KR101017853B1 - 상수 지연 제로 대기 차동 논리 수신기 및 방법 - Google Patents

상수 지연 제로 대기 차동 논리 수신기 및 방법 Download PDF

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Abstract

집적 회로 상의 차동 수신기 회로는 실질적으로 대기 전원을 소비하지 않으며, 입력 공용 모드 바이어스에 상관없이 정수의 전파 지연을 갖고, 수용가능한 공용 모드 거절을 가지며, 차동 입력 신호들을 수신하기 위한 제 1 및 제 2 패스 회로들과 버퍼들을 갖는다. 제 1 패스 회로는 "트루" 버퍼링된 신호와 상보 버퍼링된 신호 사이의 차분에 기초하여 트루 출력 신호를 제공한다. 제 2 패스 회로는 상보 버퍼링된 신호와 "트루" 버퍼링된 신호 사이의 차분에 기초하여 "상보적" 출력 신호를 제공한다. 차동 수신기 회로는 전파 지연 시간들을 변화시키지 않고, 수신된 차동 신호들 상에 존재할 수 있는 공용 모드 바이어스들을 거절한다.
Figure R1020057005790
집적 회로, 차동 수신기 회로, 대기 전원, 입력 공용 모드 바이어스, 패스 회로

Description

상수 지연 제로 대기 차동 논리 수신기 및 방법{Constant delay zero standby differential logic receiver and method}
본 발명은 반도체 집적 회로들에서의 클록 및 스트로브 신호들의 분배에 관한 것이다. 특히, 본 발명은 차동 클록(differential clock) 및 스트로브 신호들을 수신하는 수신기에 관한 것이다.
메모리 칩들과 같은 반도체 집적 회로들은 면적이 물리적으로 더 커지고, 동작 속도가 더 빨라지고 있다. 이러한 회로들서 한 가지 과제는 상승 시간(rise time), 하강 시간(fall time), 펄스폭 등에 대해 이용가능한 시간 주기들과 비교해 적어도 긴, 긴 거리들(distances)로 특징되는 거리들에 걸쳐 클록 및 데이터 스트로브(strobe) 신호들과 같은 신호들을 분배하는 것이다. 그러한 회로들의 경우에, 특히 고주파수에서, 클록 및 스트로브 신호들과 같은 특정 중요한 신호들 상에서 정확한 듀티 사이클(duty cycle)을 유지하는 것이 갈수록 더 중요해지고 있다. 그러나, 단일 펄스가 많은 드라이버 수신기 쌍들을 통해 전파(propagate)될 때, (예컨대, 양 또는 음 펄스폭에 의해 측정되는) 듀티 사이클은, 예를 들어 드라이버들 및 수신기들을 구성하는 p 채널 및 n 채널 트랜지스터의 특성들의 차이로 인하여 어느 정도는 변화될 수 있다.
그러한 스트로브 신호 중 하나는 DQS("데이터 스트로브") 신호이고, DQS 신호의 타이밍은 특히 DQS 신호의 상승 및 하강 에지들 양측이 스트로브 데이터 내 그리고 DRAM들의 밖에서 사용되는 더블 데이터율(DDR:Double Data Rate) DRAM들에 대해 중요하다. 어떠한 이유로, 스트로브의 듀티 사이클이 증가 또는 감소되는 것은 빠른 또는 늦은 데이터 클로킹을 초래한다. 고주파수에서, 빨리 클로킹되는 데이터는 정확하기 않을 수 있는데, 이는 데이터 라인들 상의 전압들이 그 데이터 값을 나타내는 레벨에 도달하는(settle) 시간을 갖지 못할 수 있기 때문이다.
많은 다중 부하로 구동되는 신호를 용이하게 하기 위해, 설계는 "팬 아웃(fan out)" 구성에서 신호원과 최종 부하 사이에 중간 드라이버들을 사용할 수 있다. 중간 드라이버들은 듀티 사이클 스큐(duty cycle skew)를 또한 도입하는 경향이 있다. 예를 들어, 3 나노초(nanosecond) 펄스폭은, 펄스가 중간 드라이버를 통해 전파될 때, 원래의 3 나노초보다 더 좁거나 더 넓게 될 수 있다. 이는 수신된 신호가 다른 상태(즉, "1"로부터 "0"으로, 또는 "0"으로부터 "1")로 스위치되었던 것을 중간 드라이버가 인식하는 문턱값(또는 트립 포인트(trip point))으로 인한 것일 수 있다. 이는 또한 중간 드라이버를 구성하는 p 채널 및 n 채널 트랜지스터의 드라이브에서의 차이(P-N 드라이브 불균형이라고도 함)로 인한 것일 수 있다. 이러한 영향들은 "1"을 "0"과 다르게 전파하도록 한다.
차동 신호 중간 드라이버들의 사용하는 것은 이러한 유형의 듀티 사이클 에러들을 제거할 수 있지만, 차동 수신기가 수신지에서 필요로 한다. 실제적으로 신호 및 그의 상보(complement)인 차동 입력 신호는 차동 수신기의 입력에 인가된다. 입력 차동 신호를 구성하는 두 신호들의 교차점은 신호들이 정확히 동일한 시점에서 정확히 동일한 전압을 갖고 교차하는 전압으로 정의된다. 그러나, 교차점은 그 고전압 신호와 저전압 신호 사이의 중간이 반드시 될 필요는 없다. 대신, 입력 차동 신호의 교차점은 차동 수신기의 문턱값을 감지하는 설계와 관련해 높거나 낮을 수 있다. 높은 또는 낮은 교차점은 반도체 처리 변화들, P-N 드라이브 차이, 온도, VCC, 차동 신호에 동일하게 접속되는 공통 모드 노이즈 등에 의해 야기될 수 있다. 차동 수신기는 입력 차동 신호를 차동 출력 신호 또는 싱글 엔드 출력 신호(single ended output signal) 중 어느 하나, 중심 출력 신호(centered output signal)로 변환하는 기능을 한다. CMOS 논리 함수들에 대해 싱글엔드 신호로서 최종적으로 이용되어야 하는 차동 드라이버의 출력 신호는 최종 애플리케이션에 대한 일정한 타이밍을 갖는다. 논리 상태들 둘다에 대해 하나의 신호는 하이(high)로 가고 다른 신호는 로우(low)로 가며 각각의 상태에 대한 교차점은 원래의 듀티 사이클 정보를 포함하기 때문에, 듀티 사이클 에러들은 수신기에서 제거될 수 있다.
차동 수신기들은 추가적인 이점을 갖는다. 스트레이 신호들(stray signals) 또는 공급 잡음(supply noise)으로부터 차동 신호에 접속된 공통 모드 바이어스는 싱글엔드 드라이버들에서 타이밍 에러들(원하지않는 지연들)을 초래할 수 있다. 그러나, 차동 수신기들은 이러한 타이밍 에러들을 제거한다. 양 차동 신호들에 공통인 어떤 커플링 또는 공급 잡음은 차동 수신들에 의해 제거될 수 있다. 하지만, 공지된 차동 수신기들의 사용에는 문제가 남아 있다. 공지된 차동 수신기들은 차동 트랜지스터 쌍 중의 하나의 트랜지스터를 통해 전파하기 위해 일정한 전류원을 필요로 하는 차동 트랜지스터 쌍들에 기초한다. 따라서, 차동 수신기들은, 차동 신호들이 특정 시간에 수신기를 통해 처리될 필요가 실제로 있는지에 상관없이 상당한 전류를 소비한다. 많은 애플리케이션에서, 높은 대기 전류(standby current)가 소비되기 때문에, 그렇지 않으면 바람직할 수 있는 만큼 많은 차동 쌍 수신기들을 중요한 클럭 경로들에서 사용하는 것은 비현실적이다.
또 다른 문제는, 이런 유형의 차동 수신기는 (공통 모드 전압 바이어스가 차동 입력 신호들에 접속될 때 처럼) 차동 입력 신호들의 교차점의 전압에 따라 상이한 전파 지연를 가진다는 것이다. 변화하는 전파 지연은, 특히 고주파수에서, 중요한 타이밍 경로들에 대해 용인되기 어렵다.
따라서, 차동 입력 신호의 타이밍 특징들을 유지하면서, 차동 입력 신호로부터 차동 출력 신호를 발생시킬 수 있는 차동 수신기에 대한 필요가 있다.
발명의 요약
본 발명에 따른 집적 회로는 실질적으로 어떤 대기 전력도 소모하지 않고, 입력 공통 모드 바이어스에 상관없이 일정한 전파 지연을 가지고, 수용가능한 공통 모드 소거(common mode rejection)를 가지며, 차동 입력 신호들을 수신하기 위해 제 1 패스 회로 및 제 2 패스 회로와 버퍼들을 포함하는 차동 수신기 회로를 포함한다. 제 1 패스 회로는, "트루(true)" 버퍼링된 회로와 "상보적인(complementary)" 버퍼링된 신호 간에 차이가 존재할 때, "트루" 출력 신호를 제공한다. 제 2 패스 회로는, "상보적인" 버퍼링된 신호와 "트루" 버퍼링된 회로 간에 차이가 존재할 때, "상보적인" 출력 신호를 제공한다. 차동 수신기 회로는 상보 상태들에서 트루 출력 신호 및 상보적인 출력 신호들을 래칭하는 교차 연결된 인버터들과, 트루 출력 신호 및 상보적인 출력 신호를 증폭하는 최종 드라이브 버퍼들을 포함한다.
본 발명은 이하의 도면들을 참조하여 양호한 실시예들에 대한 이하의 기술들에서 보다 상세히 기술될 것이다.
도 1은 기본 발명의 예에 따른 수신기의 개략도.
도 2는 본 발명의 또 다른 예에 따라 래치를 갖는 도 1의 수신기의 개략도.
도 3은 본 발명의 또 다른 예에 따라 최종 드라이버들을 갖는 도 2의 수신기의 개략도.
도 4는 도 3의 수신기로 평형된 차동 입력 신호의 그래프.
도 5는 도 4에 도시된 입력 파형으로 유도된 때 도 3에 도시된 완전한 차동 수신기로부터 차동 출력 신호의 유도된 결과의 그래프.
도 6은 스큐된 싱글 엔드 입력 신호의 그래프.
도 7은 높은 교차점을 유발하는 차동 입력 신호의 각 신호가 스큐된 차동 입력 신호의 그래프.
도 8은 도 7에 도시된 그래프와 동일하지만 도 9의 그래프로 정렬된 도 3의 수신기로 높은 교차점들을 갖는 차동 입력 신호의 그래프.
도 9는 도 8에 도시된 높은 교차점 입력 파형으로 유도된 때, 도 3에 도시된 완전한 차동 수신기로부터 차동 출력 신호의 유도된 결과의 그래프.
도 10은 도 3의 수신기로 낮은 교차점들을 갖는 차동 입력 신호의 그래프.
도 11은 도 10에 도시된 낮은 교차점 입력 파형으로 유도된 때, 도 3에 도시된 완전한 차동 수신기로부터 차동 출력 신호의 유도된 결과의 그래프.
도 12는 도 3의 수신기로 혼합된 낮고 높은 교차점을 갖는 차동 입력 신호의 그래프.
도 13은 도 12에 도시된 혼합된 교차점 입력 파형으로 유도된 때, 도 3에 도시된 완전한 차동 수신기로부터 차동 출력 신호의 유도된 결과의 그래프.
도 14는 본 발명의 또다른 예에 따라 도 3의 완전한 차동 수신기를 포함하는 집적 회로 및 시스템의 개략적인 블록도.
삭제
본 발명의 일 실시예에 따른 공통 모드 수신기(100)가 도 1에 도시된다. 수신기(100)는 인버팅된 신호 GI1OUT을 생성하기 위해 트루 입력 신호 IN에 접속된 제1 인버터 GI1를 포함하고, 상보적인 신호 GI2OUT을 생성하기 위해 상보적인 입력 신호 IN*에 접속된 제2 인버터 GI2를 또한 포함한다. 수신기(100)는 또한 트루 출력 신호 OUT를 생성하기 위해 제1 패스 회로(110)를 포함한다. 차동 출력 신호들이 바람직할 경우에, 중간 드라이버들로서, 수신기(100)는 또한 상보적인 출력 신호 OUT*를 제공하기 위해 제2 패스 회로(120)를 포함한다.
제1 패스 회로(110)는 p채널 트랜지스터(MP1)와 n채널 트랜지스터(MN1)를 포함한다. 신호 GI1OUT가 트랜지스터들(MP1,MN1)의 게이트에 인가되도록, 두 트랜지스터들(MP1,MN1)의 게이트는 제1 인버터 GI1의 출력에 접속된다. 신호 GI1OUT는 트랜지스터들(MP1,MN1)의 도전성 상태를 제어하고, 따라서 제1 패스 회로(110)의 제어 입력을 구성한다. 두 트랜지스터들(MP1,MN1)의 소스들은 제2 인버터 GI2의 출력으로부터 신호 GI2OUT를 수신하도록 접속된다. GI2OUT 신호는 GI1OUT 신호의 상태에 따라 트랜지스터들(MP1,MN1) 중 하나를 통해 트랜지스터들(MP1,MN1)의 드레인에 접속된다. 보다 상세하게, GI2OUT 신호는, GI1OUT 신호가 로우(즉, IN이 하이)일 때 트랜지스터들(MP1)을 통해 접속되고, GI1OUT 신호가 하이(즉, IN이 로우) 일 때 트랜지스터들(MN1)을 통해 접속된다. 트랜지스터들(MP1,MN1)의 드레인들은 출력 신호 OUT에 접속되고, 따라서 제1 패스 회로(110)의 출력과 수신기(100)의 트루 출력을 구성한다.
신호 GI2OUT가 트랜지스터들 둘다가 아니라 트랜지스터들(MP1 또는 MN1) 중 하나를 통해 출력 신호 OUT로 패스됨에도 불구하고, 신호 GI2OUT는 신호 GI1OUT가 트랜지스터(MP1)를 턴온시키도록 충분히 로우(low)가 될 때까지 트랜지스터(MP1)를 통해 패스되지 않으며, 신호 GI2OUT는 신호 G1IOUT가 트랜지스터(MN1)를 턴온시키도록 충분히 하이(high)가 될 때까지 트랜지스터(MN1)를 통해 패스되지 않는다. 이는 수신기(100)에 원하는 차동 효과를 제공한다. 차동 효과는 신호 GI1OUT가 신호 GI2OUT과는 다른 극성으로 이루어진 경우에만 트랜지스터들(MP1,MN2)이 도전한다(conduct)는 사실로부터 유도된다. 패스 회로(120)는, GI2OUT가 로우(즉, IN*이 하이일 때)일 때 신호 G1IOUT가 p 채널 트랜지스터(MP2)를 통해 상보적인 출력 신호 OUT*에 접속되도록, 그리고 GI2OUT가 하이(즉, IN*이 로우일 때)일 때 신호 G1IOUT가 n 채널 트랜지스터(MN2)를 통해 상보적인 출력 신호 OUT*에 접속되도록, 패스 회로(110)와 유사하게 동작한다. 다시, 신호 GI1OUT는 신호 GI2OUT가 트랜지스터(MP2)를 턴온시키도록 충분히 로우가 될 때까지 트랜지스터(MP2)를 통해 패스되지 않으며, 신호 GI1OUT는 신호 GI2OUT가 트랜지스터(MN2)를 턴온시키도록 충분히 하이가 될 때까지 트랜지스터(MN2)를 통해 패스되지 않는다. 이는 수신기(100)에 차동 출력 신호뿐만 아니라 원하는 차동 효과를 제공한다. 차동 효과는 신호 GI1OUT가 신호 GI2OUT의 극성과는 다른 극성으로 이루어지는 경우에만 트랜지스터들(MP1,MN1)이 도전한다는 사실로부터 유도된다.
기술분야의 당업자들은 제 1 및 제 2 인버터(GI1,GI2)가 이롭게는 비반전 버퍼들일 수 있음을 개시한다는 것을 이해할 것이다. 이러한 구성에서, 버퍼들로부터의 신호들은 패스 회로들(110,120)로 정확한 신호 극성을 유지하기 위해서 신호들(GI1OUT,GI2OUT)을 바꾸기 위해 교차 접속된다. 또한, 패스 회로(120)는 차동 출력 신호가 요구되지 않는 경우에 생략될 수 있다.
수신기(100)는 종래의 차동 수신기에서 발견될 수 있는 임의의 일정한 전류원을 포함하지 않는다. 따라서, 수신기(100)는 순간적인 스위칭 전력을 소비하지만, 정상 전력(steady state power)을 실질적으로 소비하지 않는다. 또한, 위에서 논의된 차동 효과는 종래 차동 수신기가 공통 모드 바이어스 및 노이즈를 소거할 수 있는 것과 상당히 동일한 방식으로 공통 모드 바이어스 및 노이즈를 소거하는 능력을 수신기(100)에 제공한다. 하지만, 종래 차동 수신기와는 달리, 수신기(100)는 부분적으로는 위에서 논의된 차동 효과로 인해, 그리고 부분적으로는 신호가 패스 회로를 패스한다는 사실로 인해 공통 모드 바이어스 또는 노이즈에 무관한 입력 신호들의 실질적으로 일정한 시간 지연에 영향을 미치며, 패스 회로(110, 120) 중 하나 또는 그 둘 모두는 결국 신호 최대와 최소 사이 중간에 고정된 디지털 문턱값과 비교된다. 종래 차동 수신기들을 통한 전파 지연들은 공통 모드 바이어스 또는 노이즈에 의존하는 것으로 알려져 있다.
본 발명의 따른 수신기(200)의 다른 실시예가 도 2에서 도시된다. 수신기(200)는 도 1의 수신기(100)에 존재하는 모든 동일한 구성요소들을 포함한다. 간결성을 위해, 이들 구성요소들은 동일한 참조 문자들로 제공되고, 이들의 동작의 설명이 반복되지 않을 것이다. 수신기(200)는 제 3 인버터(130)와 제 4 인버터(140)를 포함함으로써 수신기(100)와 상이하다. 인버터들(130, 140)은 p 채널 트랜지스터들(MP3, MP4)과, 알려진 인버터 구성에 함께 접속된 n 채널 트랜지스터들(MN3, MN4)을 각각 포함한다. 제 3 인버터(130)의 입력은 트루(true) 출력 신호(OUT)에 접속되고, 제 3 인버터(130)의 출력은 상보 출력 신호(OUT*)에 접속된다. 제 4 인버터(140)의 입력은 상보 출력 신호(out*)에 접속되고, 제 4 인버터(140)의 출력은 트루 출력 신호(out)에 접속된다. 따라서, 인버터들(130, 140)은 교차 접속되고(cross coupled), 이들은 래칭 기능을 제공한다.
제 1 및 제 2 인버터들(GI1, GI2)과 제 1 및 제 2 패스 회로들(110, 120)에서의 트랜지스터들은 제 3 및 제 4 인버터들(130, 140)의 트랜지스터들을 오버 드라이브하도록(over drive) 설계된다. 제 3 및 제 4 인버터들(130, 140)이 교차 접속되어 두 개의 안정 상태들을 갖는 래치를 형성하고, 제 1 및 제 2 인버터들(GI1, GI2) 및 제 1 및 제 2 패스 회로들(110, 120)은 필요한 경우 래치가 상태들을 변경하게 하기에 충분한 구동 전류를 제공하도록 크기조절된다(size). 트랜지스터의 구동 요량은 채널 폭 대 길이 비율에 의해 특정될 수 있다. 여기에서 기술되는 발명의 예들의 일부 구성요소들에 대한 길이 대 폭 비율들의 예는 본 발명에 따라 수신기들을 설계하기 위한 지침(guidance)으로서 이하에서 제공된다. 그러나, 일부 구성요소들의 구동은 본 발명 실시예의 단지 대표적인 것이고, 변경은 이러한 가르침의 견지에서 만들어질 수 있다는 것이 이해되어야 한다. 이하에서 기술된 시뮬레이션에 사용된 예에서, 각 p 채널 트랜지스터들(MP1, MP2) 및 각 n 채널 트랜지스터들(MN1, MN2)은 15의 폭 대 길이 비율을 갖는다. 제 1 및 제 2 인버터들(GI1, GI2)의 각각은 P채널 트랜지스터 및 n 채널 트랜지스터를 포함한다. 제 1 및 제 2 인버터들(GI1, GI2)의 p 채널 트랜지스터들의 각각은 50의 폭 대 길이 비율을 가지며, 제 1 및 제 2 인버터들(GI1, GI2)의 n 채널 트랜지스터의 각각은 20의 폭 대 길이 비율을 갖는다. 이러한 바람직한 폭 대 길이 비율들은 특정 반도체 프로세스들 및 관련된 트랜지스터들의 설계 특성들의 함수이다. 이 예의 경우, P 채널 트랜지스터(MP3, MP4)의 각각은 8의 폭 대 길이 비율을 갖고, n 채널 트랜지스터(MN3, MN4)의 각각은 6의 폭 대 길이 비율을 갖는다. 대안적으로, p 채널 트랜지스터(MP3, MP4)는 6의 폭 대 길이 비율을 가질 수 있고, n 채널 트랜지스터들(MN3, MN4)은 4의 폭 대 길이 비율을 갖는다. 이들 파라미터들의 경우, 제 3 및 제 4 인버터들(GI3, GI4)은 제 1 및 제 2 인버터들(GI1, GI2)과 제 1 및 제 2 패스 회로들(110, 120)의 구동 용량에 의해 오버 전력공급(over power)될 수 있다. 제 3 및 제 4 인버터들(GI3, GI4)은 이하에서 기술되는 바와 같이 추가로 버퍼링되는, 급격히 래칭된 중요 부하 전압들을 제공한다.
본 발명에 따라 완전한 차동 수신기(300)의 다른 실시예가 도 3에서 도시된다. 수신기(300)는 수신기(200), 및 수신기(200)의 구동 용량을 개선하기 위해 out 및 out* 신호들을 각각 수신하도록 접속된 버퍼들(GI5, GI6)의 최종 쌍을 포함한다. 버퍼들(GI5, GI6)은, (예를 들어, 긴 전송 라인에서 RC 구조에 의해 발생될 수 있는) 파형 왜곡이 거의 없거나 전혀 없도록, 바람직하게는 수신기(200)에 근접하게 위치된다. 버퍼들(GI5, GI6)의 최종 쌍의 각각은 p 채널 트랜지스터와 n 채널 트랜지스터를 포함한다. 버퍼들(GI5, GI6)의 최종 쌍의 각 p 채널 트랜지스터들은 바람직하게는 60의 폭 대 길이 비율을 갖고, 버퍼들(GI5, GI6)의 마지막 쌍의 각 n 채널 트랜지스터들은 바람직하게는 30의 폭 대 길이 비율을 갖는다.
본 발명에 따라 반도체 칩상의 집적 회로(360)의 다른 실시예가 도 3에서 도시된다. 집적 회로(360)는 수신기(300)와 저 레벨 신호들을 증폭하기 위한 구동 체인(320), 차동 신호 전송 라인으로 된 기생들(Z1, Z2) 및 부하(340)를 포함한다. 구동 체인(320)은 제 7 및 제 8 인버터들(GI7, GI8)을 포함하고, 제 9 및 제 10 인버터들(GI9, GI10)을 포함한다. 트루 및 상보 입력 신호들(INPUT, INPUT*)은 제 7 및 제 8 인버터들(GI7, GI8)의 각각의 입력들에 제공된다. 제 7 및 제 8 인버터들(GI7, GI8)의 출력들은 제 9 및 제 10 인버터들(GI9, GI10)의 입력에 각각 접속된다. 각 인버터들(GI7, GI8, GI9, GI10)은 하나의 p 채널 트랜지스터 및 하나의 n 채널 트랜지스터를 포함하고, 인버터들(GI7, GI8, GI9, GI10)은 모두 함께 트루 및 상보 입력 신호들(INPUT, INPUT*)을 증폭하기 위해 구동 체인(320)을 구성한다. 인버터들(GI9, GI10)의 출력에서 증폭된 트루 및 상보 입력 신호들은 Z1 및 Z2로 표현된 차동 전송 라인을 구동하도록 인가되며, Z1 및 Z2는 흔히 기생들 Z1 및 Z2로서 불리운다. Z1 및 Z2는 이하에 기술되는 바와 같이 고려되는 특정 설계에 의존하는, 분배된 저항들 및 커패시턴스들의 복소수(complex)이다.
상술한 바와 같이, 여기서 논의되는 것과 같은 폭 대 길이 비율들 및 기생들(Z1 및 Z2)의 특성들은 이하에 논의된 시뮬레이션에서 사용되는 한정된 발명의 예시들에만 관련되지만, 이들 가르침의 견지에서 변경들은 본 발명의 정신 및 범위 내에 있다. 상술한 폭 대 길이 비율의 스케일을 유지하면서, 제 7 및 제 8 인버터들(GI7, GI8)의 각 p 채널 트랜지스터들은 바람직하게는 80의 폭 대 길이 비율을 갖고, 제 7 및 제 8 인버터들(GI7, GI8)의 각 n 채널 트랜지스터들은 바람직하게는 40의 폭 대 길이 비율을 갖는다. 제 9 및 제 10 인버터들(GI9, GI10)의 각 p 채널 트랜지스터들은 바람직하게는 250의 폭 대 길이 비율을 갖고, 제 9 및 제 10 인버터들(GI9, GI10)의 각 n 채널 트랜지스터들은 125의 폭 대 길이 비율을 갖는다. 구동 체인(320)은, 기생(Z1 및 Z2) 상에 그리고 거기서부터 부하(340) 이상으로(예를 들어, 하나 이상의 완전한 차동 수신기들(300)), 차동 신호를 보내도록(launch) 충분한 구동 용량을 제공한다. 기생(Z1) 및 기생(Z2)이 분배된 저항들 및 커패시턴스들의 복소수일지라도, 합계해서, 각 기생의 분배된 저항은 약 629 옴의 직렬 저항(series resistance)에 의해 잘 표현되고, 각 기생의 분배된 커패시턴스는 약 0.8926 피코 패럿(pico Farads)의 (접지로의) 션트 커패시턴스에 의해 잘 표현된다. 그러나, 특정 파라미터들은 고려된 특정 설계에 의존한다. 각 기생은 저역 통과 필터로서 기능한다.
집적 회로(360)에서, 완전한 차동 수신기(300)의 차동 출력들은 제 11 및 제 12 인버터 부하들(GI11 및 GI12)에 의해 표현되는 부하들(340)에 인가된다. 제 11 및 제 12 인버터 부하들(GI11 및 GI12)의 각각은 팬 아웃 구성(fan out arrangement)에서 5개의 개별 인버터들의 실제로 포함하고, 이들 10개의 각 인버터들은 알려진 인버터 구성에서 p 채널 트랜지스터 및 n 채널 트랜지스터를 포함한다. 이들 10개의 인버터들은 완전한 차동 수신기(300)으로부터의 출력에 인가된 부하(예를 들어, 몇몇 CMOS 회로들의 입력들)를 표현하지만, 이 부하의 특정 구성은 각 집적 회로 설계마다 변경될 수 있다. 상술한 바와 같은 폭 대 길이의 비율의 스케일을 유지하면서, 제 11 및 제 12 인버터 부하들(GI11 및 GI12)의 10개의 인버터들의 각 p 채널 트랜지스터들은 바람직하게는 40의 폭 대 길이 비율을 갖고, 제 11 및 제 12 인버터 부하들(GI11 및 GI12)의 10개의 인버터들의 각 n 채널 트랜지스터들은 20의 폭 대 길이 비율을 갖는다.
도 4는, 6 나노초의 완전한 사이클(full cycle)을 갖는 이상적인 구형파가 트루 및 상보 입력 신호들 INPUT 및 INPUT*(도 3 참조)로서 입력되어, 드라이브 체인(320) 및 기생 Z1 및 기생 Z2을 통해, 완전한 차동 수신기(300)에 대해 입력들인 부하로 전달되었던 이후에, 완전한 차동 수신기(300)로의 입력 신호들의 시뮬레이션 결과의 플롯이다. 파형은 왜곡되지만 교차점들은 약 1.1 V에서 대략 중앙점에 있다(즉, 0 V와 완전한 파형 진폭 2.2 V 사이의 중간). 이러한 평형의 경우에서, 차동 수신기가 실질적으로 필요로 되지 않는다. 두 개의 논리 레벨들 간을 구별하기 위한 CMOS 문턱값(예를 들면, 이러한 경우에서 1.1 V)에서, 차동 신호의 한 측의 듀티 사이클은 평형된 50%이다. 드라이브 체인(320)은 싱글 엔드이도록 설계될 수 있으며, 부하를 구성하는 CMOS 회로는 평형 50% 듀티 사이클을 갖는 신호를 입력할 수 있기 때문에 기생 Z1로부터의 신호는 부하(340)로 직접 인가될 수 있다. 드라이브 체인(320) 내의 p 채널 및 n 채널 트랜지스터들이 평형일 때, 그리고 기생들 Z1, Z2 이 평행일 때, 이러한 결과가 얻어질 수 있다. 이러한 경우에서, 싱글 엔드 신호는 듀티 사이클의 손실 없이 사용될 수 있다.
도 5는, 도 4에 설명된 신호들이 완전한 차동 수신기(300)로의 입력들에서 제공될 때, 제 11 및 제 12 인버터 부하들(GI11) 및 (GI12)로의 완전한 차동 수신기(300)로부터의 출력 신호들의 시뮬레이션의 결과의 플롯이다. 이러한 시뮬레이션 결과는, 완전한 차동 수신기(300)가 각각의 전이 타입(transition type)(업 및 다운)에 대한 입력 교차점으로부터 출력 교차점으로의 0.54 나노초의 고정된 전파 지연을 갖는 중앙의 교차점들을 유지한다는 것을 확인한다.
도 6은 중앙에서 스큐된 듀티 사이클(skewed duty cycle)을 갖는 싱글 엔드 파형의 시뮬레이션 결과의 플롯이다. 스큐된 듀티 사이클은, 중앙, 즉 약 1.1 V에서, 양의 펄스 폭이 음의 펄스 폭과 다르다는 것을 의미한다. 도 6에서, 양의 펄스 폭은 약 3.6 나노초 폭이며, 음의 펄스 폭은 단지 2.4 나노초 폭이다. 이러한 시뮬레이션에서, 드라이브 체인(320)으로의 입력 신호는 6 나노초 완전한 사이클을 갖는 이상적인 구형파였다. 그러한 스큐된 듀티 사이클은 드라이브 체인(320)에서 p 채널 및 n 채널 트랜지스터들의 아마 축적된 불일치(mismatch)의 결과일 것이다. 그러한 스큐된 듀티 사이클들을 갖는 싱글 엔드 신호들을 사용하는 것은, 상승 및 하강 에지들 모두가 데이터를 전송하는데 사용되어야 하는 경우에 제한된다.
도 7은 차동 파형을 구성하기 위해 도 6의 플롯 상에 중첩된 중앙점(예를 들면, 1.1 V)에서 스큐된 듀티 사이클을 갖는 상보 싱글 엔드 파형의 시뮬레이션의 결과이다. 중첩된 파형들 모두는 스큐되고, 교차점들은 약 1.7 V로 약 1.1 V 중앙점 이상에서 나타난다. 듀티 사이클은 교차점에서 교차점까지 측정되고, 도 7의 중첩된 파형들은 높은 교차점에서 동일한 듀티 사이클(약 3 나노초)을 갖는다. 차동 신호 경로의 사용은 높은 교차점들의 형태에서만 원래의 (즉, 외부에서 인가된) 50% 듀티 사이클 정보를 보유한다. 이러한 경우에서, 교차점들은 약 1.1 V 중앙점 또는 CMOS 검출 문턱값 이상이며, 교차점들은 1.7 V에 있다. 유용하기 위해, 50% 듀티 사이클 정보는, 50% 듀티 사이클이 중앙점 또는 CMOS 검출 문턱값에 존재하는 COMS 논리 함수들을 위한 싱글 엔드 파형으로서 사용되도록 추출되어야 한다. 수신기(100),(200) 또는 (300)는 신호 진폭 극값 사이의 중앙점에서 문턱값을 갖는 50% 듀티 사이클 정보를 이롭게 추출한다.
도 8는 도 9에 관련하여 배열된, 완전한 차동 수신기(300)로의 입력들로서 동일한 높은 교차점 파형을 도시한다. 도 9는, 도 8에 도시된 차동 신호가 완전한 차동 수신기(300)로의 입력들에 제공될 때, 완전한 차동 수신기(300)로부터 제 11번째 및 제 12번째 인버터 부하들(GI11 및 GI12)로의 출력 신호들의 시뮬레이션의 플롯이다. 입력 교차점으로부터 출력 교차점으로 약 0.59 나노초의 지연을 갖는 완전한 차동 수신기(300)를 통해 패스한 후에, 높은 교차점 차동 신호는 도 4 및 도 5에 관하여 전술된 바와 같은 중앙 교차점과 연관되었던 지연과 거의 동일한 고정된 전파 지연을 갖는 중앙(즉, 1.1 V)에 더 가깝게 복구된다. 그후, 원래 듀티 사이클의 대부분이 차동 출력들 둘다에 대해 복구되었기 때문에, 완전한 차동 수신기(300)로부터의 차동 출력들 중 어느 하나는 싱글 엔드 신호로서 사용될 수 있다.
도 10는 도 8에 도시된 높은 교차점 파형의 반전인 낮은 교차점 파형을 도시한다. 도 11은, 도 10에 도시된 차동 신호들이 완전한 차동 수신기(300)로의 입력들에 제공될 때, 완전한 차동 수신기(300)로부터 제 11 및 제 12 인버터 부하들(GI11) 및 (GI12)로의 출력 신호들의 시뮬레이션 결과의 플롯이다. 높은 교차점의 경우와 같이, 낮은 교차점 파형은, 입력 교차점으로부터 출력 교차점으로 약 0.59 나노초의 지연을 갖는 완전한 차동 수신기(300)를 패스한다. 높은 교차점의 경우와 같이, 낮은 교차점 차동 신호는 중앙에 더 가깝게 복구된다. 완전한 차동 수신기(300)로부터의 차동 출력들 중 어느 한쪽은 싱글 엔드 신호로서 사용될 수 있는데, 원래 듀티 사이클의 대부분이 차동 출력 둘다에 대해 복구었되기 때문이다.
도 12는 차동 입력들로 커플링하는 공통 모드 바이어스 또는 공급 잡음에 의해 발생될 수 있는 혼합된 낮은 교차점 및 높은 교차점 파형을 도시한다. 도 13는, 도 12에 도시된 차동 신호들이 완전한 차동 수신기(300)로의 입력들에 제공될 때, 완전한 차동 수신기(300)로부터 제11 번째 및 제12 번째 인버터 부하들(GI11 및 GI12)로의 출력 신호들의 시뮬레이션 결과의 플롯이다. 혼합된 교차점 파형은 입력 교차점에서 출력 교차점까지 0.56 나노초와 0.59 나노초 간의 지연을 갖는 완전한 차동 수신기(300)를 패스한다. 시뮬레이션으로부터 발생하는 출력 신호들은 보다 더 중앙에 있는 출력에서 복구된 교차점들을 나타낸다. 이는 공통 모드 바이어스들 및 공급 노이즈에 의해 발생된 왜곡들을 효율적으로 제거한다.
이러한 간단한 회로는, 일정한 전류원과 변동하는 전파 지연을 갖는 차동 쌍 기반 증폭기(differential pair based amplifier)와 비교될 때, 상당히 괜찮은 성능을 제공한다.
도 14는 칩(400) 상의 반도체 집적 회로, 및 집적 회로(400)의 일부가 아닌 적어도 하나 이상의 회로 구성요소(460)를 포함하는 시스템(500)을 도시한다. 집적회로(400)는 트루 및 상보 신호들 INPUT 및 INPUT*(도 3에 관하여 상술된 바와 같은)를 발생하기 위한 차동 신호 발생기(410), 구동 체인(420)(예컨대, 도 3의 구동 트레인(320) 또는 그 동등물), 기생들(parasitic) Z1, Z2, 완전한 차동 수신기(300), 및 부하들(320)(도 3)과 유사할 수 있지만 통상 부가 회로를 포함하는 부하들(440)을 포함한다. 예컨대, 부하들(440)은 부하들(320)의 인버터들 GI11, GI12를 포함할 수 있고, 중앙 처리 장치(CPU) 또는 DRAM이라 불리는 모던 다이나믹 랜덤 액세스 메모리 칩(modern dynamic random access memory chip)과 같은 대규모의 반도체 집적 회로 내의 데이터 이동을 제어하기 위해 제어 회로를 추가적으로 포함할 수 있다.
차동 신호 발생기(410)는 집적 회로(400) 외부로부터 싱글 엔드 또는 차동 클록 또는 스트로브를 수신하기 위해 버퍼를 포함할 수 있고, 구동 체인(420)에서 증폭되기 전에 클록 또는 스트로브를 차동 신호로 변환한다. 또는, 차동 신호 발생기는 집적 회로(400)의 외부 또는 내부로부터 수신된 신호들의 논리 조합으로부터 차동 신호를 생성하는 논리 회로들을 포함할 수 있다.
집적 회로(400)의 일부가 아닌 적어도 하나 이상의 회로 구성요소(460)는 집적 회로(400)가 메모리 디바이스인 CPU 칩일 수 있다. 또는, 집적 회로(400)의 일부가 아닌 적어도 하나 이상의 회로 구성요소(460)는 집적 회로(400)가 CPU 칩인 메모리 디바이스일 수 있다. 이중 어떤 경우에서도, 시스템(500)은 2개 이상의 별개의 집적 회로 칩들을 포함한다. 이들 별개의 집적 회로들은 장치의 마더보드에 설치되기 전에 동일하거나 또는 상이한 프린트된 와이어링 어셈플리 상에 장착될 수 있거나, 또는 이들 별개의 집적 회로들은 동일하거나 상이한 장치에 어떤 방법으로도 장착될 수 있고, 데스크톱 컴퓨터가 프린터 장치에 케이블 접속된 것과 같이 케이블들에 의해 함께 접속될 수 있다.
메모리 디바이스 또는 어떤 다른 집적 회로에서, 또는 그러한 집적 회로가 별개의 프린트된 와이어링 어셈블리들 또는 별개의 장치들 상에 장착된 시스템에서, 낮은 대기 전력, 불변의 펄스 듀티 사이클, 및 반복가능한 전파 지연들(repeatable propagation delays) 이라는 종래 기술에 대한 이점들은 집적 회로(400) 및 시스템(500)에 제공된다.
(예시적이지만 제한되지 않는 것으로 의도되는) 신규의 일정한 지연 제로 대기 차동 논리 수신기의 바람직한 실시예들을 특허법에서 요구하는 상세함 및 세심함으로 기술하면서, 변경들 및 변화들이 상술된 가르침들에 비추어 당업자에 의해 이루어질 수 있음을 주지해야 한다. 따라서, 첨부된 청구항들에 의해 규정된 바와 같은 본 발명의 사상 및 범위 내에 있는, 공개된 본 발명의 특정 실시예들에서 변경들이 이루어질 수 있음을 이해해야 한다. 따라서, 무엇이 Latters Patent에 의해 청구되고 보호되기를 바라는지는 첨부된 청구항들에 설명되어 있다.

Claims (36)

  1. 수신기 회로에 있어서,
    차동 전송 라인의 제 1 출력에 결합된 제어 입력 및 상기 차동 전송 라인의 제 2 출력에 결합된 신호 입력을 갖는 제 1 패스 회로(pass circuit)로서, 상기 제 1 패스 회로의 출력이 제 1 출력 신호를 제공하는, 상기 제 1 패스 회로;
    상기 차동 전송 라인의 제 2 출력에 결합된 제어 입력 및 상기 차동 전송 라인의 제 1 출력에 결합된 신호 입력을 갖는 제 2 패스 회로로서, 상기 제 2 패스 회로의 출력이 제 2 출력 신호를 제공하는, 상기 제 2 패스 회로;
    상기 차동 전송 라인의 제 1 출력과 상기 제 1 패스 회로의 제어 입력 사이에 결합된 제 1 인버터;
    상기 차동 전송 라인의 제 2 출력과 상기 제 1 패스 회로의 신호 입력 사이에 결합된 제 2 인버터;
    상기 제 1 출력 신호에 결합된 입력, 및 상기 제 2 출력 신호에 결합된 출력을 갖는 제 3 인버터; 및
    상기 제 2 출력 신호에 결합된 입력, 및 상기 제 1 출력 신호에 결합된 출력을 갖는 제 4 인버터를 포함하는, 수신기 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 제 1 p 채널 트랜지스터를 포함하고,
    상기 제 1 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 제 1 n 채널 트랜지스터를 더 포함하고,
    상기 제 1 패스 회로의 제어 입력은 상기 제 1 p 채널 트랜지스터의 게이트 전극 및 상기 제 1 n 채널 트랜지스터의 게이트 전극을 포함하고,
    상기 제 1 패스 회로의 신호 입력은 상기 제 1 p 채널 트랜지스터의 소스 및 상기 제 1 n 채널 트랜지스터의 소스를 포함하고,
    상기 제 1 패스 회로의 출력은 상기 제 1 p 채널 트랜지스터의 드레인 및 상기 제 1 n 채널 트랜지스터의 드레인을 포함하고,
    상기 제 2 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 제 2 p 채널 트랜지스터를 포함하고,
    상기 제 2 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 제 2 n 채널 트랜지스터를 포함하고,
    상기 제 2 패스 회로의 제어 입력은 상기 제 2 p 채널 트랜지스터의 게이트 전극 및 상기 제 2 n 채널 트랜지스터의 게이트 전극을 포함하고,
    상기 제 2 패스 회로의 신호 입력은 상기 제 2 p 채널 트랜지스터의 소스 및 상기 제 2 n 채널 트랜지스터의 소스를 포함하고,
    상기 제 2 패스 회로의 출력은 상기 제 2 p 채널 트랜지스터의 드레인 및 상기 제 2 n 채널 트랜지스터의 드레인을 포함하는, 수신기 회로.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 출력 신호에 결합된 입력을 갖는 제 5 인버터; 및
    상기 제 2 출력 신호에 결합된 입력을 갖는 제 6 인버터를 더 포함하는, 수신기 회로.
  6. 제 1 항에 있어서,
    상기 제 1 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 p 채널 트랜지스터를 포함하고,
    상기 제 1 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 n 채널 트랜지스터를 더 포함하고,
    상기 제 1 패스 회로의 제어 입력은 상기 p 채널 트랜지스터의 게이트 전극 및 상기 n 채널 트랜지스터의 게이트 전극을 포함하고,
    상기 제 1 패스 회로의 신호 입력은 상기 p 채널 트랜지스터의 소스 및 상기 n 채널 트랜지스터의 소스를 포함하고,
    상기 제 1 패스 회로의 출력은 상기 p 채널 트랜지스터의 드레인 및 상기 n 채널 트랜지스터의 드레인을 포함하는, 수신기 회로.
  7. 집적 회로에 있어서,
    칩 상의 차동 전송 라인으로서, 상기 차동 전송 라인은 제 1 및 제 2 출력을 갖고 저역 통과(low band pass)를 특징으로 하는, 상기 차동 전송 라인; 및
    상기 차동 전송 라인의 상기 제 1 출력에 결합된 제어 입력 및 상기 차동 전송 라인의 상기 제 2 출력에 결합된 신호 입력을 갖는 제 1 패스 회로를 포함하는 상기 칩 상의 차동 수신기로서, 상기 제 1 패스 회로의 출력은 제 1 출력 신호를 제공하는, 상기 차동 수신기를 포함하고,
    상기 차동 수신기는, 상기 차동 전송 라인의 상기 제 2 출력에 결합된 제어 입력 및 상기 차동 전송 라인의 상기 제 1 출력에 결합된 신호 입력을 갖는 제 2 패스 회로를 더 포함하고, 상기 제 2 패스 회로의 출력은 제 2 출력 신호를 제공하고,
    상기 차동 수신기는, 상기 차동 전송 라인의 상기 제 1 출력과 상기 제 1 패스 회로의 상기 제어 입력 사이에 결합된 제 1 인버터;
    상기 차동 전송 라인의 상기 제 2 출력과 상기 제 1 패스 회로의 상기 신호 입력 사이에 결합된 제 2 인버터;
    상기 제 1 출력 신호에 결합된 입력, 및 상기 제 2 출력 신호에 결합된 출력을 갖는 제 3 인버터; 및
    상기 제 2 출력 신호에 결합된 입력, 및 상기 제 1 출력 신호에 결합된 출력을 갖는 제 4 인버터를 더 포함하는, 집적 회로.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 제 1 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 제 1 p 채널 트랜지스터를 포함하고,
    상기 제 1 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 제 1 n 채널 트랜지스터를 더 포함하고,
    상기 제 1 패스 회로의 제어 입력은 상기 제 1 p 채널 트랜지스터의 게이트 전극 및 상기 제 1 n 채널 트랜지스터의 게이트 전극을 포함하고,
    상기 제 1 패스 회로의 신호 입력은 상기 제 1 p 채널 트랜지스터의 소스 및 상기 제 1 n 채널 트랜지스터의 소스를 포함하고,
    상기 제 1 패스 회로의 출력은 상기 제 1 p 채널 트랜지스터의 드레인 및 상기 제 1 n 채널 트랜지스터의 드레인을 포함하고,
    상기 제 2 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 제 2 p 채널 트랜지스터를 포함하고,
    상기 제 2 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 제 2 n 채널 트랜지스터를 더 포함하고,
    상기 제 2 패스 회로의 제어 입력은 상기 제 2 p 채널 트랜지스터의 게이트 전극 및 상기 제 2 n 채널 트랜지스터의 게이트 전극을 포함하고,
    상기 제 2 패스 회로의 신호 입력은 상기 제 2 p 채널 트랜지스터의 소스 및 상기 제 2 n 채널 트랜지스터의 소스를 포함하고,
    상기 제 2 패스 회로의 출력은 상기 제 2 p 채널 트랜지스터의 드레인 및 상기 제 2 n 채널 트랜지스터의 드레인을 포함하는, 집적 회로.
  10. 삭제
  11. 제 7 항에 있어서,
    상기 제 1 출력 신호에 결합된 입력을 갖는 제 5 인버터; 및
    상기 제 2 출력 신호에 결합된 입력을 갖는 제 6 인버터를 더 포함하는, 집적 회로.
  12. 제 7 항에 있어서,
    상기 제 1 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 p 채널 트랜지스터를 포함하고,
    상기 제 1 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 n 채널 트랜지스터를 더 포함하고,
    상기 제 1 패스 회로의 제어 입력은 상기 p 채널 트랜지스터의 게이트 전극 및 상기 n 채널 트랜지스터의 게이트 전극을 포함하고,
    상기 제 1 패스 회로의 신호 입력은 상기 p 채널 트랜지스터의 소스 및 상기 n 채널 트랜지스터의 소스를 포함하고,
    상기 제 1 패스 회로의 출력은 상기 p 채널 트랜지스터의 드레인 및 상기 n 채널 트랜지스터의 드레인을 포함하는, 집적 회로.
  13. 메모리 장치에 있어서,
    차동 신호 발생기;
    상기 차동 신호 발생기에 결합된 칩 상의 차동 전송 라인으로서, 상기 차동 전송 라인은 제 1 및 제 2 출력을 갖고 저역 통과를 특징으로 하는, 상기 차동 전송 라인;
    상기 차동 전송 라인의 상기 제 1 출력에 결합된 제어 입력 및 상기 차동 전송 라인의 상기 제 2 출력에 결합된 신호 입력을 갖는 제 1 패스 회로를 포함하는 상기 칩 상의 차동 수신기로서, 상기 제 1 패스 회로의 출력은 제 1 출력 신호를 제공하는, 상기 차동 수신기; 및
    상기 제 1 출력 신호에 결합된 입력을 갖는 상기 칩 상의 논리 회로를 포함하고,
    상기 차동 수신기는, 상기 차동 전송 라인의 상기 제 2 출력에 결합된 제어 입력 및 상기 차동 전송 라인의 상기 제 1 출력에 결합된 신호 입력을 갖는 제 2 패스 회로를 더 포함하고, 상기 제 2 패스 회로의 출력은 제 2 출력 신호를 제공하며,
    상기 차동 수신기는,
    상기 차동 전송 라인의 상기 제 1 출력과 상기 제 1 패스 회로의 상기 제어 입력 사이에 결합된 제 1 인버터;
    상기 차동 전송 라인의 상기 제 2 출력과 상기 제 1 패스 회로의 상기 신호 입력 사이에 결합된 제 2 인버터;
    상기 제 1 출력 신호에 결합된 입력, 및 상기 제 2 출력 신호에 결합된 출력을 갖는 제 3 인버터; 및
    상기 제 2 출력 신호에 결합된 입력, 및 상기 제 1 출력 신호에 결합된 출력을 갖는 제 4 인버터를 더 포함하는, 메모리 장치.
  14. 삭제
  15. 제 13 항에 있어서,
    상기 제 1 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 제 1 p 채널 트랜지스터를 포함하고,
    상기 제 1 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 제 1 n 채널 트랜지스터를 더 포함하고,
    상기 제 1 패스 회로의 제어 입력은 상기 제 1 p 채널 트랜지스터의 게이트 전극 및 상기 제 1 n 채널 트랜지스터의 게이트 전극을 포함하고,
    상기 제 1 패스 회로의 신호 입력은 상기 제 1 p 채널 트랜지스터의 소스 및 상기 제 1 n 채널 트랜지스터의 소스를 포함하고,
    상기 제 1 패스 회로의 출력은 상기 제 1 p 채널 트랜지스터의 드레인 및 상기 제 1 n 채널 트랜지스터의 드레인을 포함하고,
    상기 제 2 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 제 2 p 채널 트랜지스터를 포함하고,
    상기 제 2 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 제 2 n 채널 트랜지스터를 더 포함하고,
    상기 제 2 패스 회로의 제어 입력은 상기 제 2 p 채널 트랜지스터의 게이트 전극 및 상기 제 2 n 채널 트랜지스터의 게이트 전극를 포함하고,
    상기 제 2 패스 회로의 신호 입력은 상기 제 2 p 채널 트랜지스터의 소스 및 상기 제 2 n 채널 트랜지스터의 소스를 포함하고,
    상기 제 2 패스 회로의 출력은 상기 제 2 p 채널 트랜지스터의 드레인 및 상기 제 2 n 채널 트랜지스터의 드레인을 포함하는, 메모리 장치.
  16. 삭제
  17. 제 13 항에 있어서,
    상기 제 1 출력 신호에 결합된 입력을 갖는 제 5 인버터; 및
    상기 제 2 출력 신호에 결합된 입력을 갖는 제 6 인버터를 더 포함하는, 메모리 장치.
  18. 제 13 항에 있어서,
    상기 제 1 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 p 채널 트랜지스터를 포함하고,
    상기 제 1 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 n 채널 트랜지스터를 더 포함하고,
    상기 제 1 패스 회로의 제어 입력은 상기 p 채널 트랜지스터의 게이트 전극 및 상기 n 채널 트랜지스터의 게이트 전극을 포함하고,
    상기 제 1 패스 회로의 상기 신호 입력은 상기 p 채널 트랜지스터의 소스 및 상기 n 채널 트랜지스터의 소스를 포함하고,
    상기 제 1 패스 회로의 출력은 상기 p 채널 트랜지스터의 드레인 및 상기 n 채널 트랜지스터의 드레인을 포함하는, 메모리 장치.
  19. 집적 회로 및 적어도 하나의 다른 회로를 포함하는 시스템에 있어서,
    상기 집적 회로는,
    차동 신호 발생기;
    상기 차동 신호 발생기에 결합된 칩 상의 차동 전송 라인으로서, 상기 차동 전송 라인은 제 1 및 제 2 출력들을 갖고 저역 통과를 특징으로 하며, 상기 적어도 하나의 다른 회로는 상기 칩 상에서 구현되지 않는 회로인, 상기 차동 전송 라인;
    상기 차동 전송 라인의 제 1 출력에 결합된 제어 입력과 상기 차동 전송 라인의 제 2 출력에 결합된 신호 입력을 갖는 제 1 패스 회로를 포함하는 상기 칩 상의 차동 수신기로서, 상기 제 1 패스 회로의 출력은 제 1 출력 신호를 제공하는, 상기 차동 수신기; 및
    상기 제 1 출력 신호에 결합된 입력을 갖는 상기 칩 상의 논리 회로를 포함하고,
    상기 차동 수신기는 상기 차동 전송 라인의 제 2 출력에 결합된 제어 입력과 상기 차동 전송 라인의 제 1 출력에 결합된 신호 입력을 갖는 제 2 패스 회로를 더 포함하며, 상기 제 2 패스 회로의 출력은 제 2 출력 신호를 제공하며,
    상기 차동 수신기는,
    상기 차동 전송 라인의 상기 제 1 출력과 상기 제 1 패스 회로의 상기 제어 입력 사이에 결합되는 제 1 인버터;
    상기 차동 전송 라인의 상기 제 2 출력과 상기 제 1 패스 회로의 상기 신호 입력 사이에 결합되는 제 2 인버터;
    상기 제 1 출력 신호에 결합된 입력, 및 상기 제 2 출력 신호에 결합된 출력을 갖는 제 3 인버터; 및
    상기 제 2 출력 신호에 결합된 입력, 및 상기 제 1 출력 신호에 결합된 출력을 갖는 제 4 인버터를 더 포함하는, 시스템.
  20. 삭제
  21. 제 19 항에 있어서,
    상기 제 1 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 제 1 p 채널 트랜지스터를 포함하며,
    상기 제 1 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 제 1 n 채널 트랜지스터를 더 포함하며,
    상기 제 1 패스 회로의 제어 입력은 상기 제 1 p 채널 트랜지스터의 게이트 전극 및 상기 제 1 n 채널 트랜지스터의 게이트 전극을 포함하며,
    상기 제 1 패스 회로의 신호 입력은 상기 제 1 p 채널 트랜지스터의 소스 및 상기 제 1 n 채널 트랜지스터의 소스를 포함하며,
    상기 제 1 패스 회로의 출력은 상기 제 1 p 채널 트랜지스터의 드레인 및 상기 제 1 n 채널 트랜지스터의 드레인을 포함하며,
    상기 제 2 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 제 2 p 채널 트랜지스터를 포함하며,
    상기 제 2 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 제 2 n 채널 트랜지스터를 더 포함하며,
    상기 제 2 패스 회로의 제어 입력은 상기 제 2 p 채널 트랜지스터의 게이트 전극 및 상기 제 2 n 채널 트랜지스터의 게이트 전극을 포함하며,
    상기 제 2 패스 회로의 신호 입력은 상기 제 2 p 채널 트랜지스터의 소스 및 상기 제 2 n 채널 트랜지스터의 소스를 포함하며,
    상기 제 2 패스 회로의 출력은 상기 제 2 p 채널 트랜지스터의 드레인 및 상기 제 2 n 채널 트랜지스터의 드레인을 포함하는, 시스템.
  22. 삭제
  23. 제 19 항에 있어서,
    상기 제 1 출력 신호에 결합된 입력을 갖는 제 5 인버터; 및
    상기 제 2 출력 신호에 결합된 입력을 갖는 제 6 인버터를 더 포함하는, 시스템.
  24. 제 19 항에 있어서,
    상기 제 1 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 p 채널 트랜지스터를 포함하며,
    상기 제 1 패스 회로는 드레인, 소스 및 게이트 전극을 갖는 n 채널 트랜지스터를 더 포함하며,
    상기 제 1 패스 회로의 제어 입력은 상기 p 채널 트랜지스터의 게이트 전극및 상기 n 채널 트랜지스터의 게이트 전극을 포함하며,
    상기 제 1 패스 회로의 신호 입력은 상기 p 채널 트랜지스터의 소스 및 상기 n 채널 트랜지스터의 소스를 포함하며,
    상기 제 1 패스 회로의 출력은 상기 p 채널 트랜지스터의 드레인 및 상기 n 채널 트랜지스터의 드레인을 포함하는, 시스템.
  25. 수신기 회로에 있어서,
    입력 차동 신호를 버퍼링하고 제 1 및 제 2 버퍼링된 신호들을 생성하는 수단;
    상기 제 1 버퍼링된 신호와 상기 제 2 버퍼링된 신호 사이의 차분에 기초하여 제 1 출력 신호를 제공하는 수단; 및
    상기 제 2 버퍼링된 신호와 상기 제 1 버퍼링된 신호 사이의 다른 차분에 기초하여 제 2 출력 신호를 제공하는 수단을 포함하고,
    상기 제 1 출력 신호 제공 수단은 상기 제 1 버퍼링된 신호에 결합된 제어 입력과 상기 제 2 버퍼링된 신호에 결합된 신호 입력을 갖는 제 1 패스 회로를 포함하며,
    상기 제 2 출력 신호 제공 수단은 상기 제 2 버퍼링된 신호에 결합된 제어 입력과 상기 제 1 버퍼링된 신호에 결합된 신호 입력을 갖는 제 2 패스 회로를 포함하는, 수신기 회로.
  26. 삭제
  27. 삭제
  28. 삭제
  29. 제 25 항에 있어서,
    상기 제 1 및 제 2 출력 신호들을 래칭하는 수단을 더 포함하는, 수신기 회로.
  30. 제 29 항에 있어서,
    래칭하는 수단은,
    상기 제 1 출력 신호에 결합된 입력, 및 상기 제 2 출력 신호에 결합된 출력을 갖는 제 1 인버터; 및
    상기 제 2 출력 신호에 결합된 입력, 및 상기 제 1 출력 신호에 결합된 출력을 갖는 제 2 인버터를 포함하는, 수신기 회로.
  31. 제 29 항에 있어서,
    상기 제 1 및 제 2 출력 신호들을 증폭하는 수단을 더 포함하는, 수신기 회로.
  32. 제 31 항에 있어서,
    증폭하는 수단은,
    상기 제 1 출력 신호에 결합된 입력을 갖는 제 1 인버터; 및
    상기 제 2 출력 신호에 결합된 입력을 갖는 제 2 인버터를 포함하는, 수신기 회로.
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060004260A (ko) * 2004-07-09 2006-01-12 삼성전자주식회사 자체 바이어스 차동 증폭기
JP4725472B2 (ja) * 2006-09-29 2011-07-13 ソニー株式会社 引き算回路および演算増幅器
US7786750B2 (en) * 2007-03-15 2010-08-31 Agere Systems Inc. Methods and apparatus for compensating for skew in a differential signal using non-complementary inverters
US8107910B2 (en) * 2007-08-29 2012-01-31 Qualcomm, Incorporated Differential to single-ended conversion for radio frequency devices
US9473120B1 (en) * 2015-05-18 2016-10-18 Qualcomm Incorporated High-speed AC-coupled inverter-based buffer with replica biasing
US10334518B2 (en) * 2015-10-20 2019-06-25 Qualcomm Incorporated Power gains and capacity gains for a relaxed frame erasure rate
US10090922B2 (en) * 2016-07-20 2018-10-02 Finisar Corporation Loss of signal detector
KR102449194B1 (ko) 2017-11-17 2022-09-29 삼성전자주식회사 공통 모드 추출기를 포함하는 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5486777A (en) * 1994-09-07 1996-01-23 National Semiconductor Corporation Low power differential receiver input circuit
US6028448A (en) * 1998-03-27 2000-02-22 Cypress Semiconductor Corp. Circuitry architecture and method for improving output tri-state time

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4754173A (en) 1985-06-13 1988-06-28 Digital Equipment Corporation Emitter coupled logic latch with boolean logic input gating network
US5216298A (en) 1989-12-14 1993-06-01 Mitsubishi Denki Kabushiki Kaisha ECL input buffer for BiCMOS
US5386207A (en) * 1992-06-23 1995-01-31 Winbond Electronics North America Corporation Comparator with application in data communication
US5436934A (en) * 1992-08-13 1995-07-25 3 Com Corporation Differential high frequency level detector and data restoration circuit including squelch offset and slicing offset
US5319259A (en) 1992-12-22 1994-06-07 National Semiconductor Corp. Low voltage input and output circuits with overvoltage protection
US5369316A (en) 1993-11-22 1994-11-29 United Microelectronics Corporation Advanced output buffer with reduced voltage swing at output terminal
US5513140A (en) 1994-06-01 1996-04-30 Micron Technology, Inc. Data output buffer
US5549476A (en) 1995-03-27 1996-08-27 Stern; Sylvan S. Method for making dental restorations and the dental restoration made thereby
US5654933A (en) 1995-06-30 1997-08-05 Micron Technology, Inc. Equilibrated sam read transfer circuit
US5657266A (en) 1995-06-30 1997-08-12 Micron Technology, Inc. Single ended transfer circuit
JP3262481B2 (ja) 1995-07-21 2002-03-04 東芝マイクロエレクトロニクス株式会社 半導体集積回路
US6115318A (en) 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
US5896047A (en) * 1997-02-05 1999-04-20 Xilinx, Inc. Balanced truth-and-complement circuit
US5963053A (en) * 1997-10-09 1999-10-05 Pericom Semiconductor Corp. Self-biasing CMOS PECL receiver with wide common-mode range and multi-level-transmit to binary decoder
US6016282A (en) 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
JP3470797B2 (ja) 2000-06-12 2003-11-25 富士通カンタムデバイス株式会社 バッファ回路
WO2002005427A1 (en) * 2000-07-10 2002-01-17 Koninklijke Philips Electronics N.V. Circuit for generating an inverse signal of a digital signal with a minimal delay difference between the inverse signal and the digital signal
US6522160B1 (en) 2001-06-13 2003-02-18 Micron Technology, Inc. Input buffer with automatic switching point adjustment circuitry, and synchronous DRAM device including same
US6552596B2 (en) 2001-08-10 2003-04-22 Micron Technology, Inc. Current saving mode for input buffers
US6650157B2 (en) * 2002-01-11 2003-11-18 Sun Microsystems, Inc. Using a push/pull buffer to improve delay locked loop performance
US6766155B2 (en) * 2002-01-24 2004-07-20 Agilent Technologies, Inc. Fixed termination scheme for differential receiver that compensates for process, voltage, and temperature variations
JP3662233B2 (ja) 2002-03-06 2005-06-22 株式会社東芝 論理回路を含むバスバッファ回路
US6593801B1 (en) * 2002-06-07 2003-07-15 Pericom Semiconductor Corp. Power down mode signaled by differential transmitter's high-Z state detected by receiver sensing same voltage on differential lines
US6784700B1 (en) 2002-09-03 2004-08-31 Cypress Semiconductor Corporation Input buffer circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5486777A (en) * 1994-09-07 1996-01-23 National Semiconductor Corporation Low power differential receiver input circuit
US6028448A (en) * 1998-03-27 2000-02-22 Cypress Semiconductor Corp. Circuitry architecture and method for improving output tri-state time

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Publication number Publication date
US7848457B2 (en) 2010-12-07
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