KR0154747B1 - 저전력 레벨 컨버터 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술 분야:

반도체 메모리에 적용되는 레벨 컨버터.

2. 발명이 해결하고자 하는 기술적 과제:

동작특성이 좋고 저전력으로 구동 가능한 레벨 컨버터를 제공한다.

3. 발명의 해결방법의 요지:

제1,2입력신호의 레벨을 비교하고 그 차를 미리 설정된 레벨신호로서 변환하여 출력하는 전류미러구조의 레벨 컨버터는 상기 전류미러구조내의 게이트와 드레인단자가 공통 접속된 소자의 소오스단자와 접지간에 연결되며 상기 제1 입력신호에 응답하여 상기 소자의 채널경로를 통과하는 전류를 감소시키는 풀다운 수단과; 상기 소자의 소오스단자와 접지간에 연결되며, 상기 제1입력신호에 대응되어 흐르는 전류를 인가되는 고전압 검출신호에 응답하여 감소시키는 전류패싱수단을 포함한다.

4. 발명의 중요한 용도:

반도체 메모리의 레벨 컨버터로서 적합하게 사용된다.

Description

저 전력 레벨 컨버터

제1도는 본 발명에 따른 회로로서, 고전압 검출기의 출력 신호를 이용한 레벨 컨버터의 회로도.

제2도는 본 발명의 적용된 데이터 출력버퍼의 구체회로도.

제3도는 고전압 검출기의 특성을 보여주는 특성그래프.

제4도는 종래기술의 레벨 컨버터의 회로도.

제5도는 종래기술의 레벨 컨버터를 이용한 데이터 출력버퍼의 회로도.

제6도는 본 발명 및 종래기술에 따른 레벨 컨버터의 동작 특성을 보여주는 특성그래프.

제7도는 본 발명 및 종래기술의 실시예인 데이터 출력버퍼의 동작특성을 보여주는 특성그래프.

본 발명은 반도체 메모리의 저 전력 레벨 컨버터에 관한 것이다.

일반적으로, 고속 반도체 메모리 분야에 있어서, 소자의 고속화를 시키는 데에 있어 증가적으로 발생되는 노이즈는 장애요인으로 등장한다. 또한, 고속화를 수행하려면 고전력의 제공부담이 수반된다. 그러나 이러한 고속화의 달성을 위해 노이즈 및 고전력의 소비문제는 반드시 해결되어야 하는 선결과제이다.

특히, 고속 스태이틱 램(SRAM)분야에 있어서 고속화를 좌우하는 레벨 컨버터를 이용한 데이터를 이용한 데이터 출력버퍼의 구조는 많은 진보가 있었음에도 불구하고, 노이즈 문제와 전력소비의 문제는 아직도 본 분야의 해결과제중의 하나로서 지적되고 있는 실정이다.

종래기술의 레벨 컨버터 31은 제4도의 일측에 도시된 바와 같은 구조를 가진다. 제4도를 참조하면, 센스앰프 10의 출력 신호들 SAS, SASB(ECL 레벨)을 받아 CMOS 레벨로 변환시키기 위한 전류미러구조는 엔모오스 트랜지스터들 MN21, 22, 23 및 피모오스 트랜지스터들 MP21, 22를 포함한다. 여기서, DC 전류를 감소시키기 위해 상기 NMOS 트랜지스터 MN22의 드레인 단자 및 소오스단자를 각기 트랜지스터 MN21의 소오스단자 및 GND(그라운드)에 접속하고, 트랜지스터 MP21의 게이트 단자에 인가되는 상기 신호 SAS 로써 상기 NMOS 트랜지스터 MN22의 게이트도 제어될 수 있도록 구성하였다. 그러나 전원전압 Vcc가 증가됨에 따라 상기 센스앰프의 출력신호 SAS 또는 SASB의 로우 레벨은 증가되고 마침내 상기 트랜지스터 MN22의 게이트-소오스간 임계전압 VGS이상으로 증가되면, 상기 DC 전류는 증가하게 된다. 이로 인해 하이에서 로우로(High to Low) 또는 로우에서 하이로(Low to High) 천이되는 트랜지션 타임(Transition Time)은 달라지게 되는 문제점이 있었다. 따라서, 이러한 제4도의 레벨 컨버터 31을 이용하여 제5도에 구체회로로서 도시된 바와 같은 데이터 출력버퍼를 설계하면, 제6도 및 제7도의 파형 PA와 같이 베이스 신호와 게이트 신호간의 마진이 부족하게 된다. 그러므로, 이에 따른 피크 전류가 증가하게 되어 전반적으로 디바이스를 불안정하게 만드는 문제점이 있다. 상기 피크 전류의 증가는 노이즈의 증가를 결국 유발하는 요인이다.

따라서, 본 발명의 목적은 상기 종래의 문제점을 감안하여 노이즈를 억제하고 최적의 소모를 가지는 반도체 메모리의 레벨 컨버터를 제공함에 있다.

본 발명의 다른 목적은 고속 스테이틱 반도체 메모리에 적용되어 안정한 동작을 보장할 수 있는 레벨 컨버터를 제공함에 있다.

본 발명의 또 다른 목적은 기존의 고전압 검출기를 이용하여 저전압에서는 고속으로 동작하게 하면서 고전압에서는 최대한 DC 전류를 억제시킬 수 있는 저전력 소모의 레벨 컨버터를 제공함에 있다.

본 발명의 또 다른 목적은 저전력 소모의 레벨 컨버터를 이용하여 고전압에서 안정된 고속 동작을 행할 수 있는 데이터 출력버퍼를 제공함에 있다.

상기의 목적들을 달성하기 위한 본 발명에 따른, 제1.2입력신호의 레벨을 비교하고 그 차를 미리 설정된 레벨신호로서 변환하여 출력하는 전류미러구조의 레벨 컨버터는 상기 전류미러구조내의 게이트와 드레인단자가 공통접속된 소자의 소오스단자와 접지간에 연결되며 상기 제1입력신호에 응답하여 상기 소자의 채널을 통과하는 전류를 감소시키는 풀다운 수단과; 상기 소자의 소오스단자와 접지간에 연결되며, 상기 제1입력신호에 대응되어 흐르는 전류를 인가되는 고전압 검출신호에 응답하여 감소시키는 전류패싱수단을 가지는 것을 특징으로 한다.

상기 전류 패싱수단은 2개의 엔모오스 트랜지스터가 직렬로 연결된 구성을 가지게 하는 것이 저전압에서는 고속을 동작하고 동시에 고전압에서는 저전압에서의 트랜지션 타임의 범위내에서 최대한 전류를 억제시키는 레벨 컨버터를 얻는데 좋다.

이하에서는 본 발명의 바람직한 일 실시예에 따른 레벨 컨버터 및 데이터 출력버퍼가 첨부된 도면과 함께 설명될 것이다. 첨부된 도면의 참조부호들중 동일한 참조부호는 가능한한 동일 구성 및 기능을 가지는 것을 가리킨다. 다음의 설명에서, 그러한 구성에 대한 상세한 항목들이 본 발명의 보다 철저한 이해를 제공하기 위해 자세하게 설명된다. 그러나, 당해 기술분야에 숙련된 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백할 것이다. 또한 잘 알려진 반도체 메모리장치의 센스앰프나 출력버퍼에 관한 소자의 특징 및 구성들은 본 발명을 모호하지 않게 하기 위해 상세히 설명하지 않는다.

먼저, 제1도의 1a에는 본 발명에 따른 레벨 컨버터 30의 블록도 및 주변소자의 연결관계가 되며, 1b도에는 센스앰프 10 및 레벨 컨버터 30의 회로가 도시된다. 제1b를 참조하면, 센스앰프 10의 출력신호들 SAS, SASB(ECL 레벨)을 받아 CMOS 레벨로 변환시키기 위한 전류미러구조는 엔모오스 트랜지스터들 MN21, 22, 23 및 피모오스 트랜지스터들 MP21, 22를 포함한다. 여기서, DC 전류를 감소시키기 위해 상기 풀다운 수단인 NMOS 트랜지스터 MN22의 드레인 단자 및 소오스단자를 각기 트랜지스터 MN21의 소오스단자 및 GND(그라운드)에 접속하고, 트랜지스터 MP21의 게이트단자에 인가되는 상기 제1입력신호 SAS로써 상기 NMOS 트랜지스터 MN22의 게이트도 제어된다. 또한, 상기 트랜지스터 MN21의 소오스단자와 접지간에 연결되며, 상기 제1입력신호에 대응되어 흐르는 전류를 인가되는 고전압 검출신호에 응답하여 감소시키는 전류패싱수단 50은 엔모오스 트랜지스터 51, 52로 이루어진다. 상기 고전압 검출기 20로부터 출력되는 신호 VDDET는 전류원으로 기능하는 엔모오스 트랜지스터 52의 게이트에 인가되어 전원전압 Vcc의 변화에 안정적인 동작이 되도록 하였다.

따라서, 상기 제1입력신호 SAS를 게이트로 수신하고 소오스단자로 전원전압 Vcc를 수신하는 PMOS 트랜지스터 MP21의 드레인단자는 전류소오스인 NMOS 트랜지스터 MN21의 드레인 및 게이트단자에 접속(N1)되고, 제2입력신호 SASB에 제어되고 상기 Vcc를 소오스단자로 수신하는 PMOS 트랜지스터 MP22의 드레인 단자는 엔모오스 트랜지스터 MN23의 드레인 단자에 접속(OUT)된다. 이와 같이 구성된 상기 트랜지스터들 MP21, 22, MN21, 23은 상기 전류미러구조를 형성한다.

상기 제1입력신호를 게이트 단자로 수신하는 NMOS 트랜지스터 MN22는 전류 소오스로서 기능한 풀다운 소자이다. 또한, 상기 트랜지스터 MN22의 드레인 단자에 드레인 단자가 연결되고 게이트단자로 상기 제1입력신호를 수신하는 엔모오스 트랜지스터 51과, 상기 트랜지스터 51의 소오스단자에 드레인 단자가 연결되고 게이트 단자로는 고전압 검출기 20의 출력신호 VDDET를 수신하고 소오스단자는 접지 GND에 접속된 엔모오스 트랜지스터 52는 고전압에서의 전류 소오스 패스가 가변될 수 있도록 하는 전류 패싱 수단 50을 구성한다.

상기한 구성을 가지는 CMOS 로직의 레벨 컨버터 30에 대한 동작을 이하에서 설명한다. 상기 레벨 컨버터 30내의 상기 전류패싱 수단에 인가되는 고전압 출력신호는 제3도의 3a, b도에 도시된 바와 같은 특성을 가지는데. 여기서, 3a도는 디지털 특성으로 이루어진 고전압 검출기의 출력특성이고, 3b 도는 아날로그 특성으로 이루어진 고전압 검출기의 출력 특성이다. 여기서, 3a, b도에서 나타나 있듯이 특정 전압 Vp이하에서는 전원전압 Vcc 의 특성을 가짐을 알 수 있다. 따라서, NMOS 트랜지스터 52는 전원전압 Vcc 을 수신하는 것이 가능하며, 결과적으로 상기 트랜지스터 MN22에 대하여 상기 트랜지스터 52는 상기 트랜지스터 51과 함께 병렬연결된 전류원으로서 동작하게 된다. 여기서, 임의의 전압 Vp상에서는 접지 GND에 근접해 가므로 상기 트랜지스터 52의 전류흐름은 급격히 감소되고, 제1입력신호 SAS에 의해 제어되는 상기 트랜지스터 51의 전류흐름도 감소된다. 따라서, 임의의 구간 Vp이상의 고전압에서는 상기 입력 신호 SAS에 의해 상기 트랜지스터 52만 전류 소오스로서 동작된다. 그러므로, 전원전압 Vcc이 증가된 상태로 입력되어 제1,2입력신호(SAS/SASB)의 로우레벨이 증가됨에도 불구하고 상기 전류 소오스인 트랜지스터 51, 52가 비도통 상태에 가까워지므로 DC 전류는 트랜지스터 52에서만 흐르게 되어 전반적으로 동작 전류를 감소시킬 수 있다. 또한, 고전압에서의 AC 전류의 측면에서는 두 입력신호의 조건이 SASSASB일 경우 노드 N1상의 빠른 충전으로 인하여 출력 노드인 OUT을 빨리 디스차아지 시킬 수 있다. 이는 제6도의 6a,b의 파형 PI로서 나타나 있는데, 저전압에서는 종래기술과 동일한 속도가 유지되면서, 고전압에서는 Low to High 와 High to Low의 평균된 속도가 나타나게 됨을 알 수 있다. 특히, 고전압에서의 DC 전류는 종래에 비해 현저하게 개선됨을 알 수 있다.

제2도에는 상기한 제1도의 저전력 특성을 가지는 레벨 컨버터 30을 이용하여 데이터 출력버퍼를 구현한 실시예의 회로가 도시된다. 개선된 상기 데이터 출력버퍼는 임의의 전압 VP이하에서는 선출원된 저전력 고속의 바이씨모오스 레벨 컨버터 및 삼상태 출력버퍼라는 제목하의 출원번호 94-619호와 동일하게 고속으로 동작하면서, 임의의 전압 Vp이상에서는 CMOS 레벨 컨버터의 전류 소오스를 감소시킴으로서 베이스와 게이트신호간의 ON/OFF 마진을 개선한다. 그러므로, 고전압에서의 피크 전류를 최대한 억제시켜 파워 노이즈를 최소화 한다.

제7도에는 이러한 특성을 인하여 나타난 시뮬레이션의 그래프가 도시된다. 이를 보면, 저전압에서는 고속으로 동작함을 알 수 있고, 고전압에서는 베이스/게이트 신호간의 ON/OFF을 저전압에서와 마찬가지로 마진을 좋게 개선함에 의해, 속도 측면에서는 저전압에서의 동작속도에 늦지않은 범위내에서 동작하면서 피크 전류는 종래기술에 비해 현저하게 개선됨을 알 수 있다.

상술한 바와 같이 본 발명의 레벨 컨버터에 따르면, 전류의 소모를 감소시킬 수 있고, 상대적으로 동작속도를 개선할 수 있는 효과가 있다.

Claims (4)

1. 제1,2입력신호의 레벨을 비교하고 그 차를 미리 설정된 레벨신호로서 변환하여 출력하는 전류미러구조의 레벨 컨버터에 있어서; 상기 전류미러구조내의 게이트와 드레인단자가 공통접속된 소자의 소오스단자와 접지간에 연결되며 상기 제1입력신호에 응답하여 상기 소자의 채널 경로를 통과하는 전류를 감소시키는 풀다운 수단과; 상기 소자의 소오스단자와 접지간에 연결되며, 상기 제1입력신호에 대응되어 흐르는 전류를 인가되는 고전압 검출신호에 응답하여 감소시키는 전류패싱수단을 가지는 것을 특징으로 하는 회로.
2. 제1항에 있어서, 상기 풀다운 수단은 상기 제1입력신호를 게이트단자로 수신하는 모오스 트랜지스터로 이루어짐을 특징으로 하는 회로.
3. 제2항에 있어서, 상기 전류패싱 수단은 상기 모오스 트랜지스터의 드레인 단자에 드레인 단자가 연결되고 게이트단자로 상기 제1입력신호를 수신하는 엔모오스 트랜지스터와, 상기 엔모오스 트랜지스터의 소오스단자에 드레인 단자가 연결되고 게이트 단자로는 고전압 검출기의 출력신호를 수신하고 소오스단자는 접지에 접속된 엔 모오스 트랜지스터로 이루어짐을 특징으로 하는 회로.
4. 센스앰프로부터 인가되는 제1.2입력신호의 레벨을 비교하고 그 차를 미리 설정된 레벨신호로서 변환하여 출력하는 데이터 출력버퍼에 있어서; 상기 제1입력신호를 게이트 단자로 수신하고 소오스단자로 전원전압을 수신하는 PMOS 트랜지스터 MP21과, 그의 드레인 단자에 드레인 및 게이트단자가 접속된 NMOS 트랜지스터 MN21과, 상기 제2입력신호를 게이트단자로 수신하고 전원전압을 소오스단자로 수신하는 PMOS 트랜지스터 MO22와, 상기 PMOS 트랜지스터 MP22의 드레인단자에 드레인 단자가 연결되고 게이트단자는 NMOS 트랜지스터 MN21의 게이트단자에 연결된 엔모오스 트랜지스터 MN23을 포함하는 전류미러구조와; 상기 전류미러구조내의 게이트와 드레인단자가 공통접속된 트랜지스터 MN21의 소오스단자와 접지간에 연결되며 상기 제1입력 신호에 응답하여 상기 트랜지스터 MN21의 채널경로를 통과하는 전류를 감소시키는 풀다운 수단과; 상기 트랜지스터 MN21의 소오스단자와 접지간에 연결되며, 상기 제1입력신호에 대응되어 흐르는 전류를 인가되는 고전압 검출 신호에 응답하여 감소시키는 전류패싱수단을 포함하는 레벨컨버터를 적어도 2개이상 구비하는 것을 특징으로 하는 회로.