JPH02105715A - シュミットトリガ回路 - Google Patents
シュミットトリガ回路Info
- Publication number
- JPH02105715A JPH02105715A JP63258411A JP25841188A JPH02105715A JP H02105715 A JPH02105715 A JP H02105715A JP 63258411 A JP63258411 A JP 63258411A JP 25841188 A JP25841188 A JP 25841188A JP H02105715 A JPH02105715 A JP H02105715A
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- JP
- Japan
- Prior art keywords
- circuit
- output signals
- output signal
- logic
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- Prior art date
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- Pending
Links
- 244000145845 chattering Species 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000007257 malfunction Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシュミットトリガ回路に関し、特に論理演算処
理回路において入力信号に含まれる微小な雑音による誤
動作を防止することを目的として使用されるシュミット
トリガ回路−に関する。
理回路において入力信号に含まれる微小な雑音による誤
動作を防止することを目的として使用されるシュミット
トリガ回路−に関する。
論理演算処理回路においては、正弦波のようにゆっくり
レベルが変動する信号を入力する場合、この信号に重畳
される雑音によって、しきい値電圧近傍でチャタリング
が生じ誤動作の原因となる。 これを防止する対策とし
て、従来のシュミットトリガ回路が多く使われている。
レベルが変動する信号を入力する場合、この信号に重畳
される雑音によって、しきい値電圧近傍でチャタリング
が生じ誤動作の原因となる。 これを防止する対策とし
て、従来のシュミットトリガ回路が多く使われている。
第５図に従来のシュミットトリガ回路の一例を示す。
この回路においては、入力信号ＩＮのレベルをインバー
タｌｃ、ｉｏで判定し、その結果を抵抗４Ａ、４Ｂで分
圧してインバータ１ｃの入力端に正帰還しており、これ
によってシュミットトリガ回路として必要なヒステリシ
ス特性を実現している。
タｌｃ、ｉｏで判定し、その結果を抵抗４Ａ、４Ｂで分
圧してインバータ１ｃの入力端に正帰還しており、これ
によってシュミットトリガ回路として必要なヒステリシ
ス特性を実現している。
ヒステリシスの幅ＶＨは、抵抗４Ａ、４Ｂの抵抗値それ
ぞれＲ，、Ｒ２、電源電圧をＶＤＤとするこの抵抗４Ａ
、４ａをＬＳＩ内で実現する場合、通常の抵抗器では
大面積を占有し実装効率が低下するため、第６図に示す
ように、トランスファゲートで形成しこのオン抵抗を利
用している。
ぞれＲ，、Ｒ２、電源電圧をＶＤＤとするこの抵抗４Ａ
、４ａをＬＳＩ内で実現する場合、通常の抵抗器では
大面積を占有し実装効率が低下するため、第６図に示す
ように、トランスファゲートで形成しこのオン抵抗を利
用している。
上述した従来のシュミットトリガ回路は、２つのインバ
ータｌｃ、ｌｏと、トランスファゲートで形成された抵
抗４Ａ 、４Ｂとを備え、出力信号がインバータ１ｃの
入力端へ正帰還される構成となっているので、出力信号
の波形の急激な変動がトランスアゲートの抵抗４Ａを介
して前段の回路の出力端に雑音となって重畳し、前段の
回路の出力端は通常他の回路の入力端に接続されている
場合が多いためにこの雑音が重大な問題となる。
ータｌｃ、ｌｏと、トランスファゲートで形成された抵
抗４Ａ 、４Ｂとを備え、出力信号がインバータ１ｃの
入力端へ正帰還される構成となっているので、出力信号
の波形の急激な変動がトランスアゲートの抵抗４Ａを介
して前段の回路の出力端に雑音となって重畳し、前段の
回路の出力端は通常他の回路の入力端に接続されている
場合が多いためにこの雑音が重大な問題となる。
これを防止するためには、従来回路では、前段に専用の
アナグロバッファ増幅器を挿入しシュミットトリガ回路
の雑音が他の回路に伝わらないようにする。
アナグロバッファ増幅器を挿入しシュミットトリガ回路
の雑音が他の回路に伝わらないようにする。
しかしながら、論理演算処理回路専用のＬＳＩの場合、
このようなアナログバッファ増幅器を内部に実装するの
は困難であり、結局、外付けという形となり、部品点数
の増大、装置規模が増大するという欠点がある。
このようなアナログバッファ増幅器を内部に実装するの
は困難であり、結局、外付けという形となり、部品点数
の増大、装置規模が増大するという欠点がある。
本発明の目的は、出力信号の急激な変動が前段の回路に
影響することを防止して前段のアナログバッファ増幅器
を不要とし、装置規模を縮減することができるシュミッ
トトリガ回路を提供することにある。
影響することを防止して前段のアナログバッファ増幅器
を不要とし、装置規模を縮減することができるシュミッ
トトリガ回路を提供することにある。
本発明のシュミットトリガ回路は、第１のしきい値電圧
をもち入力信号がこの第１のしきい値電圧より高いとき
に第１のレベルの信号分出力する第１のインバータ回路
と、前記第１のしきい値電圧より低い第２のしきい値電
圧をもち入力信号がこの第２のしきい値電圧より低いと
きに第２のレベルの信号を出力する第２のインバータ回
路と、前記第１のインバータ回路の出力信号を反転して
（またはそのまま）第１の論理出力信号とし前記第２の
インバータ回路の出力信号をそのまま（または反転して
）第２の論理出力信号とする論理回路と、前記第１及び
第２の論理出力信号の第２のレベル（または第１のレベ
ル）への変化点でそれぞれレベル変化する信号を出力す
るラッチ回路とを有している。
をもち入力信号がこの第１のしきい値電圧より高いとき
に第１のレベルの信号分出力する第１のインバータ回路
と、前記第１のしきい値電圧より低い第２のしきい値電
圧をもち入力信号がこの第２のしきい値電圧より低いと
きに第２のレベルの信号を出力する第２のインバータ回
路と、前記第１のインバータ回路の出力信号を反転して
（またはそのまま）第１の論理出力信号とし前記第２の
インバータ回路の出力信号をそのまま（または反転して
）第２の論理出力信号とする論理回路と、前記第１及び
第２の論理出力信号の第２のレベル（または第１のレベ
ル）への変化点でそれぞれレベル変化する信号を出力す
るラッチ回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、第１のしきい値電圧ＶＴ工をもち入力信
号ＩＮがこのしきい値電圧Ｖ ７１より高いときに低レ
ベルの信号（Ｖｌ）を出力する第１のインバータＩＡと
、しきい値電圧Ｖ↑１より低い第２のしきい値電圧Ｖ７
２をもち入力信号ＩＮがこのしきい値電圧■７□より低
いときに高レベルの信号（■２）を出力する第２のイン
バータＩＢと、ゲート回路Ｇｌ〜Ｇ３を備え、インバー
タＩＡの出力信号■１を反転して第１の論理出力信号■
３としインバータＩＢの出力信号Ｖ２をそのまま第２の
論理出力信号Ｖ４とする論理回路２と、ゲート回路Ｇ４
．Ｇ５を備え、第１及び第２の論理出力信号Ｖ ３ 、
Ｖ ４の高レベルへの変化点でそれぞれレベル変化す
る信号（ＯＵＴ、、ＯＵＴ２）を出力するラッチ回路３
とを有する構成となっている。
号ＩＮがこのしきい値電圧Ｖ ７１より高いときに低レ
ベルの信号（Ｖｌ）を出力する第１のインバータＩＡと
、しきい値電圧Ｖ↑１より低い第２のしきい値電圧Ｖ７
２をもち入力信号ＩＮがこのしきい値電圧■７□より低
いときに高レベルの信号（■２）を出力する第２のイン
バータＩＢと、ゲート回路Ｇｌ〜Ｇ３を備え、インバー
タＩＡの出力信号■１を反転して第１の論理出力信号■
３としインバータＩＢの出力信号Ｖ２をそのまま第２の
論理出力信号Ｖ４とする論理回路２と、ゲート回路Ｇ４
．Ｇ５を備え、第１及び第２の論理出力信号Ｖ ３ 、
Ｖ ４の高レベルへの変化点でそれぞれレベル変化す
る信号（ＯＵＴ、、ＯＵＴ２）を出力するラッチ回路３
とを有する構成となっている。
第２図はこの実施例の動作を説明するための各部信号の
波形図である。
波形図である。
インバータＩＡ、ＩＢ出力信号Ｖ１．Ｖ２及び論理回路
２の論理出力信号Ｖ ３ 、 Ｖ ４は入力信号ＩＮの
雑音成分によりレベル変化点でチャタリングするが、ラ
ッチ回路３を経由することによりこのチャタリングは無
くなり、かつ出力信号ＯＵＴ、、０ＵＴ２は入力端へ帰
還されないので、前段にアナログバッファ増幅器を設け
る必要がない。
２の論理出力信号Ｖ ３ 、 Ｖ ４は入力信号ＩＮの
雑音成分によりレベル変化点でチャタリングするが、ラ
ッチ回路３を経由することによりこのチャタリングは無
くなり、かつ出力信号ＯＵＴ、、０ＵＴ２は入力端へ帰
還されないので、前段にアナログバッファ増幅器を設け
る必要がない。
この実施例におけるヒステリシス特性は、インバータＩ
Ａ、ＩＢのしきい値電圧ＶＴ１．ＶＴ２の差によって得
られる。
Ａ、ＩＢのしきい値電圧ＶＴ１．ＶＴ２の差によって得
られる。
またインバータｌＡ、１ｎのしきい値電圧Ｖ。１ＶＴ□
は、インバータ］Ａ、Ｉｎを構成するトランジスタの大
きさを変えることにより容易に変化させることができる
。例えばＣＭ ＯＳインバータの場合、しきい値電圧は
Ｐチャネル、Ｎチャネルの各トランジスタのチャネル長
及びチャネル幅を変えることによって変えることができ
る。
は、インバータ］Ａ、Ｉｎを構成するトランジスタの大
きさを変えることにより容易に変化させることができる
。例えばＣＭ ＯＳインバータの場合、しきい値電圧は
Ｐチャネル、Ｎチャネルの各トランジスタのチャネル長
及びチャネル幅を変えることによって変えることができ
る。
第３図は本発明の第２の実施例を示す回路図である。
この実施例は、論理回路２Ａの第１の論理出力信号■、
を第１のインバータＩＡの出力信号Ｖ１のままとし、第
２の論理出力信号Ｖ６を第２のインバータの出力信号Ｖ
２を反転して出力するようにし、ラッチ回路３ＡをＮ
Ａ Ｎ Ｄ型のゲート回路Ｇ６ 、Ｇ７で構成したもの
である。
を第１のインバータＩＡの出力信号Ｖ１のままとし、第
２の論理出力信号Ｖ６を第２のインバータの出力信号Ｖ
２を反転して出力するようにし、ラッチ回路３ＡをＮ
Ａ Ｎ Ｄ型のゲート回路Ｇ６ 、Ｇ７で構成したもの
である。
第４図にこの実施例の各部信号の波形を示す。
入力信号ＩＮと出力信号ＯＵＴ、、（］Ｊ’ｌ”２との
タイミング及びレベル関係は、第１の実施例と同様にな
る。
タイミング及びレベル関係は、第１の実施例と同様にな
る。
以上説明したように本発明は、入力端を共通接続ししき
い値電圧の異なる２つのインバータと、これらインバー
タの出力信号を反転及び非反転する論理回路と、この論
理回路の論理出力信号によりレベル変化する出力信号を
得るラッチ回路とを備えた構成とすることにより、出力
信号の入力端への帰還がないために、出力信号の急激な
変動が前段の回路へ影響を及ぼさないので前段にアナロ
グバッファ増幅器を設ける必要がなく、部品点数を低減
することがてき、装置規模を縮減することができる効果
がある。
い値電圧の異なる２つのインバータと、これらインバー
タの出力信号を反転及び非反転する論理回路と、この論
理回路の論理出力信号によりレベル変化する出力信号を
得るラッチ回路とを備えた構成とすることにより、出力
信号の入力端への帰還がないために、出力信号の急激な
変動が前段の回路へ影響を及ぼさないので前段にアナロ
グバッファ増幅器を設ける必要がなく、部品点数を低減
することがてき、装置規模を縮減することができる効果
がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図に示された実施例の動作を説明するための各部信
号の波形図、第３図は本発明の第２の実施例を示す回路
図、第４図は第３図に示された実施例の動作を説明する
ための各部信号の波形図、第５図及び第６図は従来のシ
ュミットトリガ回路の一例を示す回路図である。 ■Ａ〜ＩＤ・・・インバータ、２，２Ａ・・・論理回路
、３，３Ａ・・・ラッチ回路、４Ａ 、４Ｂ・・・抵抗
、Ｇ１〜Ｇ７・・・ゲート回路。 乃 １７
第１図に示された実施例の動作を説明するための各部信
号の波形図、第３図は本発明の第２の実施例を示す回路
図、第４図は第３図に示された実施例の動作を説明する
ための各部信号の波形図、第５図及び第６図は従来のシ
ュミットトリガ回路の一例を示す回路図である。 ■Ａ〜ＩＤ・・・インバータ、２，２Ａ・・・論理回路
、３，３Ａ・・・ラッチ回路、４Ａ 、４Ｂ・・・抵抗
、Ｇ１〜Ｇ７・・・ゲート回路。 乃 １７
Claims (1)
- 第１のしきい値電圧をもち入力信号がこの第１のしきい
値電圧より高いときに第１のレベルの信号を出力する第
１のインバータ回路と、前記第１のしきい値電圧より低
い第２のしきい値電圧をもち入力信号がこの第２のしき
い値電圧より低いときに第２のレベルの信号を出力する
第２のインバータ回路と、前記第１のインバータ回路の
出力信号を反転して（またはそのまま）第１の論理出力
信号とし前記第２のインバータ回路の出力信号をそのま
ま（または反転して）第２の論理出力信号とする論理回
路と、前記第１及び第２の論理出力信号の第２のレベル
（または第１のレベル）への変化点でそれぞれレベル変
化する信号を出力するラッチ回路とを有することを特徴
とするシュミットトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258411A JPH02105715A (ja) | 1988-10-14 | 1988-10-14 | シュミットトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258411A JPH02105715A (ja) | 1988-10-14 | 1988-10-14 | シュミットトリガ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105715A true JPH02105715A (ja) | 1990-04-18 |
Family
ID=17319853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258411A Pending JPH02105715A (ja) | 1988-10-14 | 1988-10-14 | シュミットトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105715A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7279948B2 (en) | 2005-01-14 | 2007-10-09 | Nec Electronics Corporation | Schmidt trigger circuit having sensitivity adjusting function and semiconductor device including the same |
| JP2008171394A (ja) * | 2006-12-14 | 2008-07-24 | Seiko Epson Corp | クロック信号発生装置 |
| WO2018191080A1 (en) * | 2017-04-12 | 2018-10-18 | Power Integrations, Inc. | High side signal interface in a power converter |
-
1988
- 1988-10-14 JP JP63258411A patent/JPH02105715A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7279948B2 (en) | 2005-01-14 | 2007-10-09 | Nec Electronics Corporation | Schmidt trigger circuit having sensitivity adjusting function and semiconductor device including the same |
| JP2008171394A (ja) * | 2006-12-14 | 2008-07-24 | Seiko Epson Corp | クロック信号発生装置 |
| WO2018191080A1 (en) * | 2017-04-12 | 2018-10-18 | Power Integrations, Inc. | High side signal interface in a power converter |
| US10931202B2 (en) | 2017-04-12 | 2021-02-23 | Power Integrations, Inc. | High side signal interface in a power converter |
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