JPH0710044B2 - 論理回路 - Google Patents
論理回路Info
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- JPH0710044B2 JPH0710044B2 JP60284012A JP28401285A JPH0710044B2 JP H0710044 B2 JPH0710044 B2 JP H0710044B2 JP 60284012 A JP60284012 A JP 60284012A JP 28401285 A JP28401285 A JP 28401285A JP H0710044 B2 JPH0710044 B2 JP H0710044B2
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- JP
- Japan
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- output
- circuit
- level
- signal
- mos transistors
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明はMOSトランジスタを使用した論理回路に係
り、特に集積回路の出力段の出力バッファとして使用さ
れる論理回路に関する。
り、特に集積回路の出力段の出力バッファとして使用さ
れる論理回路に関する。
［発明の技術的背景］ 半導体集積回路の出力段に使用される出力バッファ回路
として、従来では第７図に示すようなCMOSインバータが
良く知られている。周知のようにこのCMOSインバータは
高電位側の電源VDDと出力端子40との間にＰチャネルのM
OSトランジスタ41を、出力端子40と基準電位となる低電
位側の電源VSSとの間にＮチャネルのMOSトランジスタ42
をそれぞれ挿入し、両トランジスタ41、42のゲートを接
続し、ここに駆動信号INを供給するようにしたものであ
る。
として、従来では第７図に示すようなCMOSインバータが
良く知られている。周知のようにこのCMOSインバータは
高電位側の電源VDDと出力端子40との間にＰチャネルのM
OSトランジスタ41を、出力端子40と基準電位となる低電
位側の電源VSSとの間にＮチャネルのMOSトランジスタ42
をそれぞれ挿入し、両トランジスタ41、42のゲートを接
続し、ここに駆動信号INを供給するようにしたものであ
る。
［背景技術の問題点］ ところで、近年、集積回路を初めとする半導体装置はそ
の製造技術の向上により高速動作が可能になり、これに
伴い出力信号の高速化も当然のことながら要求されるよ
うになってきた。ここで上記第７図の出力バッファを使
用した回路の動作を考える。出力信号の高速化とは例え
ば5Vになっていた出力信号OUTを急速にOVに、あるいは
これと反対にOVになっていた出力信号を急速に5Vに設定
することを意味する。このように出力信号OUTの電位を
急速に変化させるためには、トランジスタ41と42のチャ
ネル幅などを大きくすることによりそれぞれの出力イン
ピーダンスを十分に下げ、出力端子40に接続されている
外部負荷を等価的に示した第７図のキャパシタ43の充放
電を高速に行なう必要がある。
の製造技術の向上により高速動作が可能になり、これに
伴い出力信号の高速化も当然のことながら要求されるよ
うになってきた。ここで上記第７図の出力バッファを使
用した回路の動作を考える。出力信号の高速化とは例え
ば5Vになっていた出力信号OUTを急速にOVに、あるいは
これと反対にOVになっていた出力信号を急速に5Vに設定
することを意味する。このように出力信号OUTの電位を
急速に変化させるためには、トランジスタ41と42のチャ
ネル幅などを大きくすることによりそれぞれの出力イン
ピーダンスを十分に下げ、出力端子40に接続されている
外部負荷を等価的に示した第７図のキャパシタ43の充放
電を高速に行なう必要がある。
ところで、電源VDD及び基準の電源VSSを供給する配線に
は自己インダクタンスが存在している。第７図中の44及
び45はこの自己インダクタンス成分を等価的に示したも
のである。上記トランジスタ41及び42の出力インピーダ
ンスの主成分は抵抗であり、高速化のためこれらトラン
ジスタの出力インピーダンスを低下させると、相対的に
上記自己インダクタンス成分44,45が大きくなってく
る。すると、出力信号OUTを高電位から低電位に変化さ
せるとき、外部電源の基準電位点46からみてトランジス
タ42が接続されている内部のVSS用配線の所定の回路点4
7に大きなノイズが発生する。第８図は駆動信号INを0V
から5Vに上昇させたときの、出力端子40の出力信号OUT
及びVSS用配線の上記回路点47における信号VGNDそれぞ
れの波形を示したものである。
は自己インダクタンスが存在している。第７図中の44及
び45はこの自己インダクタンス成分を等価的に示したも
のである。上記トランジスタ41及び42の出力インピーダ
ンスの主成分は抵抗であり、高速化のためこれらトラン
ジスタの出力インピーダンスを低下させると、相対的に
上記自己インダクタンス成分44,45が大きくなってく
る。すると、出力信号OUTを高電位から低電位に変化さ
せるとき、外部電源の基準電位点46からみてトランジス
タ42が接続されている内部のVSS用配線の所定の回路点4
7に大きなノイズが発生する。第８図は駆動信号INを0V
から5Vに上昇させたときの、出力端子40の出力信号OUT
及びVSS用配線の上記回路点47における信号VGNDそれぞ
れの波形を示したものである。
ところで、上記内部のVSS用配線は同一集積回路内の他
の信号線、例えば入力信号線やクロック信号線に対する
基準電位配線として共通に使用されている。このため、
VSS用配線に上記のようなノイズが発生すると、上記入
力信号線やクロック信号線上の信号のレベルが誤って認
識され、集積回路が誤動作を引き起こす原因となる。
の信号線、例えば入力信号線やクロック信号線に対する
基準電位配線として共通に使用されている。このため、
VSS用配線に上記のようなノイズが発生すると、上記入
力信号線やクロック信号線上の信号のレベルが誤って認
識され、集積回路が誤動作を引き起こす原因となる。
近年、集積回路、特にLSIでは高機能化のためにバスの
本数が増加する傾向にある。このため、基準電位配線を
共有し、同時にスイッチングする信号線の本数が増加す
る。これにより、前記した出力インピーダンスの抵抗成
分が減少するため、基準電位配線に発生するノイズはこ
れに比例して増加する傾向にある。そしてこのことが現
在のLSIを設計する上での一つのネックとなっている。
このような問題点を解決する一つの対策として、信号線
毎に出力タイミングを調整するという手法が考えられる
が、データのビット毎に出力タイミングが異なるのはあ
まり好ましくない。さらにまた、基準電位配線の数を増
加させることにより上記インダクタンス成分44、45を減
少させることも考えられるが、この方法では集積回路の
外部ピン数が増加するために望ましくない。
本数が増加する傾向にある。このため、基準電位配線を
共有し、同時にスイッチングする信号線の本数が増加す
る。これにより、前記した出力インピーダンスの抵抗成
分が減少するため、基準電位配線に発生するノイズはこ
れに比例して増加する傾向にある。そしてこのことが現
在のLSIを設計する上での一つのネックとなっている。
このような問題点を解決する一つの対策として、信号線
毎に出力タイミングを調整するという手法が考えられる
が、データのビット毎に出力タイミングが異なるのはあ
まり好ましくない。さらにまた、基準電位配線の数を増
加させることにより上記インダクタンス成分44、45を減
少させることも考えられるが、この方法では集積回路の
外部ピン数が増加するために望ましくない。
［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は集積回路化する際に外部ピン数を増加
させることなしに、基準電位に発生するノイズのレベル
を大幅に減少させることができる論理回路を提供するこ
とにある。
あり、その目的は集積回路化する際に外部ピン数を増加
させることなしに、基準電位に発生するノイズのレベル
を大幅に減少させることができる論理回路を提供するこ
とにある。
［発明の概要］ 上記目的を達成するため、この発明にあっては、基準電
位に発生するノイズは基準電位配線に存在するインダク
タンス成分とここに流れる電流の変化分の積に比例して
いることに着目し、このインダクタンス成分に流れる変
化分を小さくすることによってノイズの発生を抑制する
ようにしたものである。すなわち、入力信号に応じた論
理信号を出力端子から出力する第１の出力回路を設け、
上記入力信号を信号遅延手段によって所定期間遅延し、
第２の出力回路の出力端子を上記第１の出力回路の出力
端子に接続し、上記入力信号と上記信号遅延手段の遅延
出力信号の値が異なるときには第２の出力回路の出力状
態を高インピーダンス状態に設定し、等しいときには上
記入力信号に応じて論理信号を出力端子から出力させる
ようにしている。これにより、入力信号のレベルが変化
した後の所定期間では第２の出力回路の出力インピーダ
ンスが高インピーダンスとなり、この期間では第１の出
力回路の出力信号のみで、すなわち小さな電流で負荷回
路を駆動するようにしている。
位に発生するノイズは基準電位配線に存在するインダク
タンス成分とここに流れる電流の変化分の積に比例して
いることに着目し、このインダクタンス成分に流れる変
化分を小さくすることによってノイズの発生を抑制する
ようにしたものである。すなわち、入力信号に応じた論
理信号を出力端子から出力する第１の出力回路を設け、
上記入力信号を信号遅延手段によって所定期間遅延し、
第２の出力回路の出力端子を上記第１の出力回路の出力
端子に接続し、上記入力信号と上記信号遅延手段の遅延
出力信号の値が異なるときには第２の出力回路の出力状
態を高インピーダンス状態に設定し、等しいときには上
記入力信号に応じて論理信号を出力端子から出力させる
ようにしている。これにより、入力信号のレベルが変化
した後の所定期間では第２の出力回路の出力インピーダ
ンスが高インピーダンスとなり、この期間では第１の出
力回路の出力信号のみで、すなわち小さな電流で負荷回
路を駆動するようにしている。
［発明の実施例］ 以下、図面を参照してこの発明の実施例を説明する。
第３図はこの発明の論理回路に使用される出力回路の構
成を示す回路図である。この出力回路は、高電位側の電
源VDDと出力端子10との間に２個のＰチャネルのMOSトラ
ンジスタ11及び12を直列に挿入し、かつ出力端子10と低
電位側の規準のVSSとの間に２個のＮチャネルのMOSトラ
ンジスタ13及び14を直列に挿入し、一方のＰチャネルの
MOSトランジスタ12と一方のＮチャネルのMOSトランジス
タ13のゲートを接続してここに入力信号Ｘを供給し、他
方のＰチャネルのMOSトランジスタ11と他方のＮチャネ
ルのMOSトランジスタ14のゲートを接続してここに入力
信号Ｙを供給するようにしたものである。
成を示す回路図である。この出力回路は、高電位側の電
源VDDと出力端子10との間に２個のＰチャネルのMOSトラ
ンジスタ11及び12を直列に挿入し、かつ出力端子10と低
電位側の規準のVSSとの間に２個のＮチャネルのMOSトラ
ンジスタ13及び14を直列に挿入し、一方のＰチャネルの
MOSトランジスタ12と一方のＮチャネルのMOSトランジス
タ13のゲートを接続してここに入力信号Ｘを供給し、他
方のＰチャネルのMOSトランジスタ11と他方のＮチャネ
ルのMOSトランジスタ14のゲートを接続してここに入力
信号Ｙを供給するようにしたものである。
第４図は上記第３図回路の入力信号Ｘ、Ｙと出力信号OU
Tの真理値状態をまとめて示す図である。ここで例え
ば、入力信号Ｘ、Ｙが共に“0"レベルにされていると
き、２個のＰチャネルMOSトランジスタ11及び12が共に
オン状態になり、２個のＮチャネルMOSトランジスタ13
及び14が共にオフ状態になるために、出力信号OUTは
“1"レベルになる。
Tの真理値状態をまとめて示す図である。ここで例え
ば、入力信号Ｘ、Ｙが共に“0"レベルにされていると
き、２個のＰチャネルMOSトランジスタ11及び12が共に
オン状態になり、２個のＮチャネルMOSトランジスタ13
及び14が共にオフ状態になるために、出力信号OUTは
“1"レベルになる。
入力信号Ｘ、Ｙが共に“1"レベルにされているときには
上記の場合とは反対に、２個のＮチャネルMOSトランジ
スタ13及び14が共にオン状態になり、２個のＰチャネル
MOSトランジスタ11及び12が共にオフ状態になるため
に、出力信号OUTは“0"レベルになる。
上記の場合とは反対に、２個のＮチャネルMOSトランジ
スタ13及び14が共にオン状態になり、２個のＰチャネル
MOSトランジスタ11及び12が共にオフ状態になるため
に、出力信号OUTは“0"レベルになる。
入力信号Ｘが“1"レベルでＹが“0"レベルにされている
とき、もしくはＸが“0"レベルでＹが“1"レベルにされ
ているときは、それぞれ２個のＰチャネル及びＮチャネ
ルMOSトランジスタのいずれか片方ずつがオフ状態にな
るために、出力信号OUTは高インピーダンス状態（これ
をＺで示す）になる。
とき、もしくはＸが“0"レベルでＹが“1"レベルにされ
ているときは、それぞれ２個のＰチャネル及びＮチャネ
ルMOSトランジスタのいずれか片方ずつがオフ状態にな
るために、出力信号OUTは高インピーダンス状態（これ
をＺで示す）になる。
すなわち、上記出力回路は、二つの入力信号Ｘ、Ｙの値
が等しいときにはその値の反対のレベルの信号を出力
し、信号Ｘ、Ｙの値が異なるときには出力状態が高イン
ピーダンス状態になる。
が等しいときにはその値の反対のレベルの信号を出力
し、信号Ｘ、Ｙの値が異なるときには出力状態が高イン
ピーダンス状態になる。
第５図は上記第３図の出力回路における一方の入力信号
Ｙを、他方の入力信号Ｘを遅延回路15により遅延して形
成するようにした出力回路の回路図である。ここで遅延
回路15は例えばインバータを偶数個、縦続接続して構成
されている。この出力回路では、第６図のタイミングチ
ャートに示すように、入力信号Ｘと遅延された信号Ｙと
が等しい値のときに出力信号OUTは入力信号Ｘの反対の
論理レベルにされ、上記遅延回路15における信号遅延期
間内では入力信号Ｘと遅延された信号Ｙとが異なる値と
なり、出力信号OUTは第６図中の破線で示すように高イ
ンピーダンス状態にされる。
Ｙを、他方の入力信号Ｘを遅延回路15により遅延して形
成するようにした出力回路の回路図である。ここで遅延
回路15は例えばインバータを偶数個、縦続接続して構成
されている。この出力回路では、第６図のタイミングチ
ャートに示すように、入力信号Ｘと遅延された信号Ｙと
が等しい値のときに出力信号OUTは入力信号Ｘの反対の
論理レベルにされ、上記遅延回路15における信号遅延期
間内では入力信号Ｘと遅延された信号Ｙとが異なる値と
なり、出力信号OUTは第６図中の破線で示すように高イ
ンピーダンス状態にされる。
従って、この出力回路では、入力信号Ｘが“0"レベルか
ら“1"レベルに、もしくは“1"レベルから“0"レベルに
変化し、これから遅延回路15の信号遅延期間が終了する
までの間ではVDDとVSSとの間には電流は流れない。
ら“1"レベルに、もしくは“1"レベルから“0"レベルに
変化し、これから遅延回路15の信号遅延期間が終了する
までの間ではVDDとVSSとの間には電流は流れない。
第１図は上記第５図に示すような構成の出力回路を使用
したこの発明の一実施例に係る論理回路の回路図であ
る。この実施例回路では上記第５図に示すような構成の
出力回路16、遅延回路15の他にＰチャネルMOSトランジ
スタ17及びＮチャネルMOSトランジスタ18からなるCMOS
インバータ19が設けられる。上記CMOSインバータ19の出
力端子は上記出力回路16の出力端子に共通に接続され、
この共通接続点に集積回路としての出力端子10が設けら
れる。そして上記出力回路16の前記入力信号Ｘに相当す
る信号として集積回路外部に出力するための駆動信号IN
が供給され、上記CMOSインバータ19にもこの信号INが供
給される。
したこの発明の一実施例に係る論理回路の回路図であ
る。この実施例回路では上記第５図に示すような構成の
出力回路16、遅延回路15の他にＰチャネルMOSトランジ
スタ17及びＮチャネルMOSトランジスタ18からなるCMOS
インバータ19が設けられる。上記CMOSインバータ19の出
力端子は上記出力回路16の出力端子に共通に接続され、
この共通接続点に集積回路としての出力端子10が設けら
れる。そして上記出力回路16の前記入力信号Ｘに相当す
る信号として集積回路外部に出力するための駆動信号IN
が供給され、上記CMOSインバータ19にもこの信号INが供
給される。
次に上記のような構成の回路の動作を第２図のタイミン
グチャートを用いて説明する。まず、駆動信号INが“0"
レベルにされているとき、CMOSインバータ19ではＰチャ
ネルMOSトランジスタ17がオン状態になっているので、
その出力信号OUT1は“1"レベルになっている。さらに遅
延回路15の出力信号INDは“0"レベルになっており、出
力回路16に対する二つの入力信号は共に“0"レベルにな
っているので、この出力回路16の出力信号OUT2も“1"レ
ベルになっている。従って、このとき、集積回路の出力
端子10からは“1"レベルの信号OUTが出力されている。
なお、CMOSインバータ19と出力回路16とは出力端子が接
続されており、それぞれの出力信号OUT1とOUT2とは実際
には同じものになるが、第２図では両出力端子が接続さ
れていない状態のときのものが示されている。
グチャートを用いて説明する。まず、駆動信号INが“0"
レベルにされているとき、CMOSインバータ19ではＰチャ
ネルMOSトランジスタ17がオン状態になっているので、
その出力信号OUT1は“1"レベルになっている。さらに遅
延回路15の出力信号INDは“0"レベルになっており、出
力回路16に対する二つの入力信号は共に“0"レベルにな
っているので、この出力回路16の出力信号OUT2も“1"レ
ベルになっている。従って、このとき、集積回路の出力
端子10からは“1"レベルの信号OUTが出力されている。
なお、CMOSインバータ19と出力回路16とは出力端子が接
続されており、それぞれの出力信号OUT1とOUT2とは実際
には同じものになるが、第２図では両出力端子が接続さ
れていない状態のときのものが示されている。
次に、駆動信号INが“1"レベルに反転する。これに伴い
CMOSインバータ19ではＮチャネルMOSトランジスタ18が
直ちにオン状態になり、その出力信号OUT1は“1"レベル
から“0"レベルに反転する。他方、遅延回路15の出力信
号INDはまだ“0"レベルのままであり、出力回路16に対
する二つの入力信号は一方（IN）が“1"レベル、他方
（遅延回路15の出力信号IND）が“0"レベルになってい
るので、この出力回路16の出力信号OUT2は第２図に破線
で示すように高インピーダンス状態になっている。従っ
て、このとき、集積回路の出力端子10からはCMOSインバ
ータ19からの“0"レベル信号のみが出力される。このと
きの電流供給能力はくはCMOSインバータ19内のＮチャネ
ルMOSトランジスタ18のみのものであり、この値が比較
的小さいために出力信号OUTはなだらかに“1"レベルか
ら“0"レベルに低下する。
CMOSインバータ19ではＮチャネルMOSトランジスタ18が
直ちにオン状態になり、その出力信号OUT1は“1"レベル
から“0"レベルに反転する。他方、遅延回路15の出力信
号INDはまだ“0"レベルのままであり、出力回路16に対
する二つの入力信号は一方（IN）が“1"レベル、他方
（遅延回路15の出力信号IND）が“0"レベルになってい
るので、この出力回路16の出力信号OUT2は第２図に破線
で示すように高インピーダンス状態になっている。従っ
て、このとき、集積回路の出力端子10からはCMOSインバ
ータ19からの“0"レベル信号のみが出力される。このと
きの電流供給能力はくはCMOSインバータ19内のＮチャネ
ルMOSトランジスタ18のみのものであり、この値が比較
的小さいために出力信号OUTはなだらかに“1"レベルか
ら“0"レベルに低下する。
次に所定期間が経過し、遅延回路15の出力信号INDが
“1"レベルに反転すると、出力回路16に対する二つの入
力信号が共に“1"レベルになる。このため、その後、出
力回路16の出力信号OUT2は“0"レベルになる。すなわ
ち、このとき出力回路16内の直列接続された２個のＮチ
ャネルMOSトランジスタ13及び14もオン状態となり、出
力端子10に対する電流供給能力（放電能力）はCMOSイン
バータ19のみの場合よりも大幅に増加する。このため、
この後、出力信号OUTは十分に“0"レベルに設定され
る。
“1"レベルに反転すると、出力回路16に対する二つの入
力信号が共に“1"レベルになる。このため、その後、出
力回路16の出力信号OUT2は“0"レベルになる。すなわ
ち、このとき出力回路16内の直列接続された２個のＮチ
ャネルMOSトランジスタ13及び14もオン状態となり、出
力端子10に対する電流供給能力（放電能力）はCMOSイン
バータ19のみの場合よりも大幅に増加する。このため、
この後、出力信号OUTは十分に“0"レベルに設定され
る。
次に、駆動信号INが“1"レベルから“0"レベルに反転す
る。これに伴いCMOSインバータ19ではＰチャネルMOSト
ランジスタ17が直ちにオン状態になり、その出力信号OU
T1は“0"レベルから“1"レベルに反転する。他方、遅延
回路15の遅延信号INDは、まだ“1"レベルのままであ
り、出力回路16に対する二つの入力信号は一方（IN）が
“0"レベル、他方（遅延回路15の出力信号IND）が“1"
レベルになっているので、出力回路16の出力信号OUT2は
再び高インピーダンス状態になる。従って、このとき、
集積回路の出力端子10からはCMOSインバータ19からの
“1"レベルが出力される。このときの電流供給能力はCM
OSインバータ19内のＰチャネルMOSトランジスタ17のみ
のものであり、この値は比較的小さいために出力信号OU
Tはなだらかに“0"レベルから“1"レベルに上昇する。
る。これに伴いCMOSインバータ19ではＰチャネルMOSト
ランジスタ17が直ちにオン状態になり、その出力信号OU
T1は“0"レベルから“1"レベルに反転する。他方、遅延
回路15の遅延信号INDは、まだ“1"レベルのままであ
り、出力回路16に対する二つの入力信号は一方（IN）が
“0"レベル、他方（遅延回路15の出力信号IND）が“1"
レベルになっているので、出力回路16の出力信号OUT2は
再び高インピーダンス状態になる。従って、このとき、
集積回路の出力端子10からはCMOSインバータ19からの
“1"レベルが出力される。このときの電流供給能力はCM
OSインバータ19内のＰチャネルMOSトランジスタ17のみ
のものであり、この値は比較的小さいために出力信号OU
Tはなだらかに“0"レベルから“1"レベルに上昇する。
次に所定期間が経過し、遅延回路15の遅延信号INDが
“0"レベルに反転すると、出力回路16に対する二つの入
力信号は共に“0"レベルになるので、その後、この出力
回路16の出力信号OUT2は、“1"レベルになる。すなわ
ち、このとき出力回路16内で直列接続された２個のＰチ
ャネルMOSトラジスタ11及び12もオン状態となり、出力
端子10に対する電流供給能力（放電能力）はCMOSインバ
ータ19のみの場合よりも大幅に増加する。このため、こ
の後、出力信号OUTは十分に“1"レベルに設定される。
“0"レベルに反転すると、出力回路16に対する二つの入
力信号は共に“0"レベルになるので、その後、この出力
回路16の出力信号OUT2は、“1"レベルになる。すなわ
ち、このとき出力回路16内で直列接続された２個のＰチ
ャネルMOSトラジスタ11及び12もオン状態となり、出力
端子10に対する電流供給能力（放電能力）はCMOSインバ
ータ19のみの場合よりも大幅に増加する。このため、こ
の後、出力信号OUTは十分に“1"レベルに設定される。
このように上記実施例回路では、駆動信号INのレベルが
変化し、VDD配線もしくはVSS配線に大きな電流が流れて
ノイズが発生し易い過渡期間にCMOSインバータ19のみを
動作させ、出力回路16の出力は高インピーダンス状態に
して、CMOSインバータ19により比較的小さな電流を流し
て出力信号OUTのレベル設定を行ない、上記過渡期間が
経過した後は出力回路16も動作させてCMOSインバータ19
と出力回路16とで出力信号OUTのレベル設定を行なうよ
うにしたものである。これにより、出力端子10の数を増
加することなしに、電源VSSの配線に発生するノイズの
レベルを大幅に減少させることができる。このようにこ
の実施例回路では、シンク電流能力などの静的な電流供
給能力は維持し、また適度なスイッチ速度を維持しつ
つ、すなわち駆動信号INのレベルの変化直後ではCMOSイ
ンバータ19のみを動作させ、上記過渡期間が経過した後
は出力回路16を動作させて出力信号のレベル設定を行う
ようにしたので、従来回路に比べてスイッチ速度がそれ
程損なわれることなく、従って出力信号の高速化がそれ
程損なわれることなく、不必要に急激な電流が流れるこ
とを避けることができるので、ノイズの発生を大幅に減
少させることができる。従来回路において10MHzで外部
に信号を出力する場合、８本につき１組のVDD配線とVSS
配線が必要であったものが、上記実施例回路によれば約
30本につき１組のVDD配線とVSS配線を設けてもノイズの
発生は大幅に抑制することができた。
変化し、VDD配線もしくはVSS配線に大きな電流が流れて
ノイズが発生し易い過渡期間にCMOSインバータ19のみを
動作させ、出力回路16の出力は高インピーダンス状態に
して、CMOSインバータ19により比較的小さな電流を流し
て出力信号OUTのレベル設定を行ない、上記過渡期間が
経過した後は出力回路16も動作させてCMOSインバータ19
と出力回路16とで出力信号OUTのレベル設定を行なうよ
うにしたものである。これにより、出力端子10の数を増
加することなしに、電源VSSの配線に発生するノイズの
レベルを大幅に減少させることができる。このようにこ
の実施例回路では、シンク電流能力などの静的な電流供
給能力は維持し、また適度なスイッチ速度を維持しつ
つ、すなわち駆動信号INのレベルの変化直後ではCMOSイ
ンバータ19のみを動作させ、上記過渡期間が経過した後
は出力回路16を動作させて出力信号のレベル設定を行う
ようにしたので、従来回路に比べてスイッチ速度がそれ
程損なわれることなく、従って出力信号の高速化がそれ
程損なわれることなく、不必要に急激な電流が流れるこ
とを避けることができるので、ノイズの発生を大幅に減
少させることができる。従来回路において10MHzで外部
に信号を出力する場合、８本につき１組のVDD配線とVSS
配線が必要であったものが、上記実施例回路によれば約
30本につき１組のVDD配線とVSS配線を設けてもノイズの
発生は大幅に抑制することができた。
［発明の効果］ 以上説明したようにこの発明によれば、集積回路化する
際に外部ピン数を増加させることなしに、基準電位に発
生するノイズのレベルを大幅に減少させることができる
論理回路を提供することができる。
際に外部ピン数を増加させることなしに、基準電位に発
生するノイズのレベルを大幅に減少させることができる
論理回路を提供することができる。
第１図はこの発明の一実施例に係る論理回路の回路図、
第２図は上記実施回路のタイミングチャート、第３図は
上記実施例回路で使用される出力回路の回路図、第４図
は上記第３図回路の真理値状態をまとめて示す図、第５
図は上記第３図の出力回路と遅延回路とを組合せて構成
した出力回路の回路図、第６図は第５図回路のタイミン
グチャト、第７図は従来回路の回路図、第８図はその波
形図である。 10.20…出力端子、11,12,17,21…ＰチャネルMOSトラン
ジスタ、13,14,18,22,27,28…ＮチャネルMOSトランジス
タ、15…遅延回路、16…出力回路、19…CMOSインバー
タ、23…オアゲート回路、24,30…アンドゲート回路、2
5…ナンドゲート回路、26,29…ノアゲート回路。
第２図は上記実施回路のタイミングチャート、第３図は
上記実施例回路で使用される出力回路の回路図、第４図
は上記第３図回路の真理値状態をまとめて示す図、第５
図は上記第３図の出力回路と遅延回路とを組合せて構成
した出力回路の回路図、第６図は第５図回路のタイミン
グチャト、第７図は従来回路の回路図、第８図はその波
形図である。 10.20…出力端子、11,12,17,21…ＰチャネルMOSトラン
ジスタ、13,14,18,22,27,28…ＮチャネルMOSトランジス
タ、15…遅延回路、16…出力回路、19…CMOSインバー
タ、23…オアゲート回路、24,30…アンドゲート回路、2
5…ナンドゲート回路、26,29…ノアゲート回路。
Claims (1)
- 【請求項１】電源電位と基準電位との間に直列に挿入さ
れたＰチャネルの第１のMOSトランジスタ及びＮチャネ
ルの第２のMOSトランジスタからなり、入力信号を反転
して出力する第１の出力回路と、 上記入力信号を所定期間遅延する信号遅延回路と、 電源電位と基準電位との間に直列に挿入されたＰチャネ
ルの第３、第４のMOSトランジスタとＮチャネルの第
５、第６のMOSトランジスタからなり、上記入力信号が
第３、第４のMOSトランジスタのうちの一方のMOSトラン
ジスタのゲートと第５、第６のMOSトランジスタのうち
の一方のMOSトランジスタのゲートに供給され、上記信
号遅延回路の出力信号が第３、第４のMOSトランジスタ
のうちの他方のMOSトランジスタのゲートと第５、第６
のMOSトランジスタのうちの他方のMOSトランジスタのゲ
ートに供給され、出力端子が上記第１の出力回路の出力
端子と共通に接続された第２の出力回路 とを具備したことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60284012A JPH0710044B2 (ja) | 1985-12-17 | 1985-12-17 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60284012A JPH0710044B2 (ja) | 1985-12-17 | 1985-12-17 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62142417A JPS62142417A (ja) | 1987-06-25 |
| JPH0710044B2 true JPH0710044B2 (ja) | 1995-02-01 |
Family
ID=17673152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60284012A Expired - Lifetime JPH0710044B2 (ja) | 1985-12-17 | 1985-12-17 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0710044B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0292112A (ja) * | 1988-09-29 | 1990-03-30 | Nec Corp | 出力バッファ回路 |
| JPH02165724A (ja) * | 1988-12-19 | 1990-06-26 | Sharp Corp | デジタル集積回路 |
| JPH0766711A (ja) * | 1993-08-27 | 1995-03-10 | Nec Corp | 出力回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196726A (ja) * | 1982-05-12 | 1983-11-16 | Hitachi Ltd | Ｍｏｓ出力回路 |
| JPS59175218A (ja) * | 1983-03-24 | 1984-10-04 | Fujitsu Ltd | Ｃｍｏｓインバ−タ |
-
1985
- 1985-12-17 JP JP60284012A patent/JPH0710044B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62142417A (ja) | 1987-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |