JPH0292112A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0292112A JPH0292112A JP63246009A JP24600988A JPH0292112A JP H0292112 A JPH0292112 A JP H0292112A JP 63246009 A JP63246009 A JP 63246009A JP 24600988 A JP24600988 A JP 24600988A JP H0292112 A JPH0292112 A JP H0292112A
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- JP
- Japan
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- mos transistor
- channel mos
- terminal
- output terminal
- gate electrode
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- Pending
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- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳ集積回路に関し、特に出力バッファ回
路に関する。
路に関する。
従来、この種の出力バッファ回路は、第３図に示す様に
Ｐチャンネル型ＭＯＳトランジスタＱＰ１とＮチャンネ
ル型ＭＯＳトランジスタＱＮＩがＶＤＤとＧＮＤ間に直
列に接続されておシ、節点Ｎ１を入力とし節点Ｎ５を出
力とする様なインバータの型をしており、出力電流を大
きくする為にはトランジスタのチャンネル幅Ｗを大きく
するのが一般的である。
Ｐチャンネル型ＭＯＳトランジスタＱＰ１とＮチャンネ
ル型ＭＯＳトランジスタＱＮＩがＶＤＤとＧＮＤ間に直
列に接続されておシ、節点Ｎ１を入力とし節点Ｎ５を出
力とする様なインバータの型をしており、出力電流を大
きくする為にはトランジスタのチャンネル幅Ｗを大きく
するのが一般的である。
上述した従来の出カバ、ファ回路は、最終段にＷの大き
なＭＯＳトランジスタを使用しているので、出力が変化
する際に、負荷容量を充放電する電流のピークが犬きく
なシ、複数個の出力バッファ回路が同時に動作するとＧ
ＮＤレベル及びＶＤＤレベルが変動し、誤動作を引き起
こし易いという欠点が有った。
なＭＯＳトランジスタを使用しているので、出力が変化
する際に、負荷容量を充放電する電流のピークが犬きく
なシ、複数個の出力バッファ回路が同時に動作するとＧ
ＮＤレベル及びＶＤＤレベルが変動し、誤動作を引き起
こし易いという欠点が有った。
本発明の出力バッファ回路は、出力端子と電源端子間に
接続された第１のＰチャンネル型ＭＯＳトランジスタと
、前記出力端子と前記電源端子間に直列に接続された第
２および第３のＰチャンネル型ＭＯＳトランジスタと、
前記出力端子と接地端子間に接続された第１のＮチャン
ネル型ＭＯＳトランジスタと、前記出力端子と前記接地
端子間に直列に接続された第２および第３のＮチャンネ
ル型ＭＯＳトランジスタと、入力端子に一端を接続した
遅延回路とを有し、前記第１のＰチャンネル型ＭＯＳト
ランジスタのゲート電極と前記第２のＰチャンネル型Ｍ
ＯＳトランジスタのゲート電極と前記第１のＮチャンネ
ル型ＭＯＳトランジスタのゲート電極と前記第２のＮチ
ャンネル型ＭＯＳトランジスタのゲート電極とが前記入
力端子に接続され、前記第３のＰチャンネル型ＭＯＳト
ランジスタのゲート電極と前記第３のＮチャンネル型Ｍ
ＯＳトランジスタのゲート電極とが前記遅延回路の他端
に接続して構成されることを特徴とする。
接続された第１のＰチャンネル型ＭＯＳトランジスタと
、前記出力端子と前記電源端子間に直列に接続された第
２および第３のＰチャンネル型ＭＯＳトランジスタと、
前記出力端子と接地端子間に接続された第１のＮチャン
ネル型ＭＯＳトランジスタと、前記出力端子と前記接地
端子間に直列に接続された第２および第３のＮチャンネ
ル型ＭＯＳトランジスタと、入力端子に一端を接続した
遅延回路とを有し、前記第１のＰチャンネル型ＭＯＳト
ランジスタのゲート電極と前記第２のＰチャンネル型Ｍ
ＯＳトランジスタのゲート電極と前記第１のＮチャンネ
ル型ＭＯＳトランジスタのゲート電極と前記第２のＮチ
ャンネル型ＭＯＳトランジスタのゲート電極とが前記入
力端子に接続され、前記第３のＰチャンネル型ＭＯＳト
ランジスタのゲート電極と前記第３のＮチャンネル型Ｍ
ＯＳトランジスタのゲート電極とが前記遅延回路の他端
に接続して構成されることを特徴とする。
本発明の出力バッファ回路は、出力端子と電源端子間に
接続された第１のＰチャンネル型ＭＯ８トランジスタと
、前記出力端子と前記電源端子間に直列に接続された第
２および第３のＰチャンネル型ＭＯＳトランジスタと、
前記出力端子と接地端子間に接続された第１のＮチャン
ネル型ＭＯＳトランジスタと、前記出力端子と前記接地
端子間に直列に接続された第２および第３のＮチャンネ
ル型ＭＯＳトランジスタと、前記出力端子に入力端を接
続したインバータ回路とを有し、前記第１のＰチャンネ
ル型ＭＯＳトランジスタのゲート電極と前記第２のＰチ
ャンネル型ＭＯＳトランジスタのゲート電極と前記第１
のＮチャンネル型ＭＯＳトランジスタのゲート電極と前
記第２のＮチャンネル型ＭＯＳトランジスタのゲート電
極とが入力端子に接続され、前記第３のＰチャンネル型
ＭＯＳトランジスタのゲート電極と前記第３のＮチャン
ネル型ＭＯＳトランジスタのゲート電極とが前記インバ
ータ回路の出力端に接続されていることを特徴とする。
接続された第１のＰチャンネル型ＭＯ８トランジスタと
、前記出力端子と前記電源端子間に直列に接続された第
２および第３のＰチャンネル型ＭＯＳトランジスタと、
前記出力端子と接地端子間に接続された第１のＮチャン
ネル型ＭＯＳトランジスタと、前記出力端子と前記接地
端子間に直列に接続された第２および第３のＮチャンネ
ル型ＭＯＳトランジスタと、前記出力端子に入力端を接
続したインバータ回路とを有し、前記第１のＰチャンネ
ル型ＭＯＳトランジスタのゲート電極と前記第２のＰチ
ャンネル型ＭＯＳトランジスタのゲート電極と前記第１
のＮチャンネル型ＭＯＳトランジスタのゲート電極と前
記第２のＮチャンネル型ＭＯＳトランジスタのゲート電
極とが入力端子に接続され、前記第３のＰチャンネル型
ＭＯＳトランジスタのゲート電極と前記第３のＮチャン
ネル型ＭＯＳトランジスタのゲート電極とが前記インバ
ータ回路の出力端に接続されていることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
出力端子Ｎ５とＶＤＤＯ間にＰチャンネル型ＭＯＳトラ
ンジスタＱＰ１が接続され、出力端子Ｎ５とＧＮＤの間
にはＮチャンネル型ＭＯＳトランジスタＱＮ１が接続さ
れ、Ｐチャンネル型ＭＯＳトランジスタＱＰ２とＱＰ３
は出力端子Ｎ５とＶＤＤの間に共通接続点Ｎ３を介して
直列に接続され、Ｎチャンネル型ＭＯＳトランジスタＱ
Ｎ２とＱＮ３は出力端子Ｎ５とＧＮＤの間に共通接続点
Ｎ４を介して直列に接続され、ＱＰＩとＱＰ２とＱＮｌ
とＱＮ２それぞれのゲート電極は全て入力端子Ｎ１に接
続され、ＱＰ３とＱＮ３のゲート電極は節点Ｎ２に接続
され、Ｎ２にはＮｌを入力とする遅延回路１の出力が接
続されている。
ンジスタＱＰ１が接続され、出力端子Ｎ５とＧＮＤの間
にはＮチャンネル型ＭＯＳトランジスタＱＮ１が接続さ
れ、Ｐチャンネル型ＭＯＳトランジスタＱＰ２とＱＰ３
は出力端子Ｎ５とＶＤＤの間に共通接続点Ｎ３を介して
直列に接続され、Ｎチャンネル型ＭＯＳトランジスタＱ
Ｎ２とＱＮ３は出力端子Ｎ５とＧＮＤの間に共通接続点
Ｎ４を介して直列に接続され、ＱＰＩとＱＰ２とＱＮｌ
とＱＮ２それぞれのゲート電極は全て入力端子Ｎ１に接
続され、ＱＰ３とＱＮ３のゲート電極は節点Ｎ２に接続
され、Ｎ２にはＮｌを入力とする遅延回路１の出力が接
続されている。
まず入力信号つまりＮｌの電位がロウレベルであった場
合を考えると、この場合にはＮ２もロウレベルであるか
らＱＰＩ 、ＱＰ２ 、ＱＰ３は全て導通状態であυ、
ＱＮｌ 、ＱＮ２ 、ＱＮ３は全てしゃ断状態であり、
出力端子Ｎ５の電位はハイレベルである。
合を考えると、この場合にはＮ２もロウレベルであるか
らＱＰＩ 、ＱＰ２ 、ＱＰ３は全て導通状態であυ、
ＱＮｌ 、ＱＮ２ 、ＱＮ３は全てしゃ断状態であり、
出力端子Ｎ５の電位はハイレベルである。
この状態から入力信号がロウレベルからノ・イレベルに
変わると、まずＮ１がハイレベルになることによ、９Ｑ
Ｐｌ、ＱＰ２はしゃ断状態になＣ１ＱＮ１とＱＮ２は導
通状態となる。ＱＰＩが遮１ＱＮＩが導通することによ
って出力端子Ｎ５の電位はＱＮＩＫよって徐々に低下し
ていくが、この時はまだＱＮ３は遮断している為ＱＮ２
には電流が流れないが、Ｎ２の電位が遅延回路１により
Ｎ１よシ遅れてハイレベルになると今度はＱＰ３がしゃ
断状態にな、Ｃ１ＱＮ３が導通状態となるのでＱＮ２と
ＱＮ３を通しても電流を流すことが出来る様になり、出
力電流（ＩＯＬ ）としてはＱＮｌを流れる電流と（Ｑ
Ｎ２＋ＱＮ３）を流れる電流の和となる。
変わると、まずＮ１がハイレベルになることによ、９Ｑ
Ｐｌ、ＱＰ２はしゃ断状態になＣ１ＱＮ１とＱＮ２は導
通状態となる。ＱＰＩが遮１ＱＮＩが導通することによ
って出力端子Ｎ５の電位はＱＮＩＫよって徐々に低下し
ていくが、この時はまだＱＮ３は遮断している為ＱＮ２
には電流が流れないが、Ｎ２の電位が遅延回路１により
Ｎ１よシ遅れてハイレベルになると今度はＱＰ３がしゃ
断状態にな、Ｃ１ＱＮ３が導通状態となるのでＱＮ２と
ＱＮ３を通しても電流を流すことが出来る様になり、出
力電流（ＩＯＬ ）としてはＱＮｌを流れる電流と（Ｑ
Ｎ２＋ＱＮ３）を流れる電流の和となる。
次にＮ１の電位がハイレベルからロウレベルに変わると
今度はまず、ＱＮＩとＱＮ２がしゃ断状態になり、ＱＰ
ｌとＱＰ２が導通状態となり、ＱＰｌを通して電流が出
力端子Ｎ５に流れ込みＮ５の電位は徐々に上がっていく
が、やはシこの時もＱＰ３がじゃ辿状態であるからＱＰ
２を通しては電流は流れず、Ｎ２の電位がＮ１より遅れ
てロウレベルになると、ＱＰ３は導通状態になり、ＱＮ
３はしゃ断状態になるので（ＱＰ２＋ＱＰ３）を通して
も出力端子Ｎ６へ電流を流すことが出来、出力電流（Ｉ
ＯＨ）としてはＱＰＩを通して流れる電流と（ＱＰ２＋
ＱＰ３）を通して流れる電流の和となる。
今度はまず、ＱＮＩとＱＮ２がしゃ断状態になり、ＱＰ
ｌとＱＰ２が導通状態となり、ＱＰｌを通して電流が出
力端子Ｎ５に流れ込みＮ５の電位は徐々に上がっていく
が、やはシこの時もＱＰ３がじゃ辿状態であるからＱＰ
２を通しては電流は流れず、Ｎ２の電位がＮ１より遅れ
てロウレベルになると、ＱＰ３は導通状態になり、ＱＮ
３はしゃ断状態になるので（ＱＰ２＋ＱＰ３）を通して
も出力端子Ｎ６へ電流を流すことが出来、出力電流（Ｉ
ＯＨ）としてはＱＰＩを通して流れる電流と（ＱＰ２＋
ＱＰ３）を通して流れる電流の和となる。
出力バッファ回路の電流のピークは、出力端子の電位が
ロウレベルからハイレベルへあるいはハイレベルからロ
ウレベルへ変化し始める時に生じるが、この時に電流が
流れるのはＱＰＩあるいはＱＮＩだけであり、この２つ
のＭＯＳ）ランジスタのサイズを小さくすることによっ
て出力バッファ動作時のＶＤＤ及びＧＮＤ電流のピーク
値を下げることが出来る。
ロウレベルからハイレベルへあるいはハイレベルからロ
ウレベルへ変化し始める時に生じるが、この時に電流が
流れるのはＱＰＩあるいはＱＮＩだけであり、この２つ
のＭＯＳ）ランジスタのサイズを小さくすることによっ
て出力バッファ動作時のＶＤＤ及びＧＮＤ電流のピーク
値を下げることが出来る。
第２図は本発明の第２の実施例を示す回路図である。こ
の実施例は第１の実施例における遅延回路を取り除き、
節点Ｎ２には出力端子Ｎ５を入力とするインバータ回路
２の出力が接続されている。
の実施例は第１の実施例における遅延回路を取り除き、
節点Ｎ２には出力端子Ｎ５を入力とするインバータ回路
２の出力が接続されている。
この様な構成にすることによシＮ５の電位がハイレベル
になった後インバータ回路２の遅延をもってＱＰ３を導
通させ、また同様にＮ５の電位がロウレベルになった後
インバータ回路２の遅延をもってＱＮ３を導通させるこ
とが出来、第１の実施例と同様に出力端子の電位が変化
し始める区間はＱＰＩ、あるいはＱＮＩだけを使用する
為にピーク電流を抑えることが出来、出力端子が変化し
た後でＱＰ３あるいはＱＮ３を導通状態とする為に出力
電流■ＯＨ＋■ＯＬの値を大きくすることが出来る。
になった後インバータ回路２の遅延をもってＱＰ３を導
通させ、また同様にＮ５の電位がロウレベルになった後
インバータ回路２の遅延をもってＱＮ３を導通させるこ
とが出来、第１の実施例と同様に出力端子の電位が変化
し始める区間はＱＰＩ、あるいはＱＮＩだけを使用する
為にピーク電流を抑えることが出来、出力端子が変化し
た後でＱＰ３あるいはＱＮ３を導通状態とする為に出力
電流■ＯＨ＋■ＯＬの値を大きくすることが出来る。
以上説明したように本発明は出力端子とＶＤＤ端子間、
および出力端子とＧＮＤ端子間にそれぞれ２本の電流経
路を設け、出力バッファとしてＶＤＤ及びＧＮＤ電流が
ピークとなる出力端子の電位が変化し始める時には２本
の経路のうち１本のみを使用し、電流を流し、その後で
残りの経路を使用してやることによってピーク電流を抑
えながらも出力電流を大きくすることが出来る。
および出力端子とＧＮＤ端子間にそれぞれ２本の電流経
路を設け、出力バッファとしてＶＤＤ及びＧＮＤ電流が
ピークとなる出力端子の電位が変化し始める時には２本
の経路のうち１本のみを使用し、電流を流し、その後で
残りの経路を使用してやることによってピーク電流を抑
えながらも出力電流を大きくすることが出来る。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来例の回路図で
ある。 Ｎ１・・・・・・入力端子、Ｎ５・・・・・・出力端子
、ＱＰｌ。 ＱＰ２．ＱＰ３・・・・・・Ｐチャンネル型Ｍｏｓトラ
ンジスタ、ＱＮＩ 、ＱＮ２ 、ＱＮ３・・・・・・Ｎ
チャンネル型ＭＯＳトランジスタ、１・・・・・・遅延
回路、２・・・・・・インバータ回路。
明の第２の実施例の回路図、第３図は従来例の回路図で
ある。 Ｎ１・・・・・・入力端子、Ｎ５・・・・・・出力端子
、ＱＰｌ。 ＱＰ２．ＱＰ３・・・・・・Ｐチャンネル型Ｍｏｓトラ
ンジスタ、ＱＮＩ 、ＱＮ２ 、ＱＮ３・・・・・・Ｎ
チャンネル型ＭＯＳトランジスタ、１・・・・・・遅延
回路、２・・・・・・インバータ回路。
Claims (2)
- （１）出力端子と電源端子間に接続された第１のＰチャ
ンネル型ＭＯＳトランジスタと、前記出力端子と前記電
源端子間に直列に接続された第２および第３のＰチャン
ネル型ＭＯＳトランジスタと、前記出力端子と接地端子
間に接続された第１のＮチャンネル型ＭＯＳトランジス
タと、前記出力端子と前記接地端子間に直列に接続され
た第２および第３のＮチャンネル型ＭＯＳトランジスタ
と、入力端子に一端を接続した遅延回路とを有し、前記
第１のＰチャンネル型ＭＯＳトランジスタのゲート電極
と前記第２のＰチャンネル型ＭＯＳトランジスタのゲー
ト電極と前記第１のＮチャンネル型ＭＯＳトランジスタ
のゲート電極と前記第２のＮチャンネル型ＭＯＳトラン
ジスタのゲート電極とが前記入力端子に接続され、前記
第３のＰチャンネル型ＭＯＳトランジスタのゲート電極
と前記第３のＮチャンネル型ＭＯＳトランジスタのゲー
ト電極とが前記遅延回路の他端に接続して構成されるこ
とを特徴とする出力バッファ回路。 - （２）出力端子と電源端子間に接続された第１のＰチャ
ンネル型ＭＯＳトランジスタと、前記出力端子と前記電
源端子間に直列に接続された第２および第３のＰチャン
ネル型ＭＯＳトランジスタと、前記出力端子と接地端子
間に接続された第１のＮチャンネル型ＭＯＳトランジス
タと、前記出力端子と前記接地端子間に直列に接続され
た第２および第３のＮチャンネル型ＭＯＳトランジスタ
と、前記出力端子に入力端を接続したインバータ回路と
を有し、前記第１のＰチャンネル型ＭＯＳトランジスタ
のゲート電極と前記第２のＰチャンネル型ＭＯＳトラン
ジスタのゲート電極と前記第１のＮチャンネル型ＭＯＳ
トランジスタのゲート電極と前記第２のＮチャンネル型
ＭＯＳトランジスタのゲート電極とが入力端子に接続さ
れ、前記第３のＰチャンネル型ＭＯＳトランジスタのゲ
ート電極と前記第３のＮチャンネル型ＭＯＳトランジス
タのゲート電極とが前記インバータ回路の出力端に接続
されていることを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246009A JPH0292112A (ja) | 1988-09-29 | 1988-09-29 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246009A JPH0292112A (ja) | 1988-09-29 | 1988-09-29 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0292112A true JPH0292112A (ja) | 1990-03-30 |
Family
ID=17142102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63246009A Pending JPH0292112A (ja) | 1988-09-29 | 1988-09-29 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0292112A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766711A (ja) * | 1993-08-27 | 1995-03-10 | Nec Corp | 出力回路 |
| WO1998023031A1 (en) * | 1996-11-21 | 1998-05-28 | Kaplinsky Cecil H | Inverter-controlled digital interface circuit with dual switching points for increased speed |
| US6181176B1 (en) * | 1998-03-20 | 2001-01-30 | Nec Corporation | Output buffer circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62142417A (ja) * | 1985-12-17 | 1987-06-25 | Toshiba Corp | 論理回路 |
-
1988
- 1988-09-29 JP JP63246009A patent/JPH0292112A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62142417A (ja) * | 1985-12-17 | 1987-06-25 | Toshiba Corp | 論理回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766711A (ja) * | 1993-08-27 | 1995-03-10 | Nec Corp | 出力回路 |
| WO1998023031A1 (en) * | 1996-11-21 | 1998-05-28 | Kaplinsky Cecil H | Inverter-controlled digital interface circuit with dual switching points for increased speed |
| US5920210A (en) * | 1996-11-21 | 1999-07-06 | Kaplinsky; Cecil H. | Inverter-controlled digital interface circuit with dual switching points for increased speed |
| US6181176B1 (en) * | 1998-03-20 | 2001-01-30 | Nec Corporation | Output buffer circuit |
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