JPH11177398A - 遅延回路 - Google Patents

遅延回路

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JPH11177398A
JPH11177398A JP10078913A JP7891398A JPH11177398A JP H11177398 A JPH11177398 A JP H11177398A JP 10078913 A JP10078913 A JP 10078913A JP 7891398 A JP7891398 A JP 7891398A JP H11177398 A JPH11177398 A JP H11177398A
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Abstract

(57)【要約】 【課題】 外部電圧VCC の変化に拘わらず所定の遅延時
間を維持し得る遅延回路を提供しようとするものであ
る。 【解決手段】 直列連結された複数個のインバータINV1
-INVn と、それらインバータINV1-INVn の出力端にゲー
トが連結され、ドレインとソースとが共通連結されて接
地電圧VSS に連結され、基板にキャパシタンス基板電圧
VBBCが印加する複数個のNMOSトランジスタNMC1-NMCn-1
と、を備えて遅延回路を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、遅延回路に係るも
ので、詳しくは、可変する外部電圧に対し所定の遅延時
間を有するように構成した遅延回路に関するものであ
る。
【０００２】
【従来の技術】従来、遅延回路においては、図６に示し
たように、直列連結された複数個のインバータIN1-INn
と、それらインバータIN1-INn の出力端にゲートが連結
され、ドレイン及びソースが接地電圧VSS に共通連結さ
れた複数個のNMOSトランジスタNM1 ′-NMn-1′と、を備
えて構成されていた。
【０００３】且つ、上記インバータIN1-INn は、外部電
圧VCC と接地電圧VSS 間に直列連結され、ゲートが共通
連結されて入力端を形成し、ドレインが共通連結されて
出力端を形成するPMOSトランジスタPM1-PMn 及びNMOSト
ランジスタNM1-NMn により構成されていた。このように
構成された従来の遅延回路の動作について、図面を用い
て説明すると次のようであった。
【０００４】先ず、入力信号VIがローレベルからハイレ
ベルに遷移するとき、第１インバータIN1 のNMOSトラン
ジスタNM1 がターンオンされる。このとき、該第１イン
バータIN1 のNMOSトランジスタNM1 の等価的オン抵抗
（Effective On Resistance）と出力端の等価的キャ
パシタンス（EffectiveCapacitance ）との積算により
上記第１インバータIN1 の出力が遷移する時間が決定さ
れるが、これを利用して人為的に遷移時間を遅らせ、入
力電圧VIより遅延された出力電圧VOを出力するようにす
る。
【０００５】ここで、上記インバータの出力端の等価的
キャパシタンスは、上記第１インバータIN1 のMOS トラ
ンジスタの成分と次の段の第２インバータIN2 のゲート
キャパシタンスとの加算値である。
【０００６】
【発明が解決しようとする課題】然るに、このような従
来の遅延回路においては、図７に示したように、外部電
圧VCC が低くなるほど、等価的キャパシタンス値は所定
状態を維持するが等価的オン抵抗が増加するため、時定
数RCにより決定される遅延時間が増加される。これは等
価的オン抵抗がゲートとソース間の電位差Vgs 及びしき
い電圧Vth 差に反比例するためであり、よって、外部電
圧VCC が高くなるほどゲート電位が高くなり、反比例し
て、等価的オン抵抗が減少すると遅延時間が短縮される
という不都合な点があった。
【０００７】本発明は、このような従来の課題に鑑みて
なされたもので、外部電圧VCC の変化に拘わらず、所定
の遅延時間を維持し得る遅延回路を提供することを目的
とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るため、請求項１に係る発明は、ゲートが共通連結され
て入力端を形成し、ソースが第１電源電圧に連結された
PMOSトランジスタと、該PMOSトランジスタにドレインが
共通連結されて出力端を形成し、ソースが第２電源電圧
に連結された第１NMOSトランジスタと、を備えたインバ
ータと、該インバータの出力端に連結された可変キャパ
シタと、を包含して構成された１次遅延回路を複数個連
結して構成したことを特徴とする。
【０００９】請求項２に係る発明は、前記各インバータ
のPMOSトランジスタは、当該PMOSトランジスタのソース
が基板のN ウエルにそれぞれ連結されたことを特徴とす
る。請求項３に係る発明は、前記各NMOSトランジスタの
連結される基板のP ウエルには、第３電源電圧が入力さ
れることを特徴とする請求項１又は２記載の遅延回路。
【００１０】請求項４に係る発明は、前記各可変キャパ
シタは、上記各インバータの出力端にゲートが連結さ
れ、ソースとドレインとが共通に上記第２電源電圧に連
結された各第２NMOSトランジスタを備えたことを特徴と
する。請求項５に係る発明は、前記各第２NMOSトランジ
スタが連結された基板のP ウエルには、第４電源電圧が
入力されることを特徴とする。
【００１１】請求項６に係る発明は、前記各インバータ
及び各可変キャパシタは、３重ウエルの構造に構成され
ることを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本発明に係る遅延回路にお
いては、図１に示したように、直列連結された複数個の
インバータINV1-INVn と、それらインバータINV1-INVn
の出力端にゲそれぞれ連結され、第4 電源電圧（基板電
圧）VBBCの印加される基板のP ウエルにそれぞれ連結さ
れた複数のキャパシタNMC1〜NMCn-1と、を備えて構成さ
れている。
【００１３】そして、上記各インバータINV1-INVn は、
第1 電源電圧（外部電圧）VCC と第2 電源電圧（接地電
圧）VSS 間にそれぞれ直列連結され、各ゲートが共通連
結されて入力端を形成し、各ドレインが共通連結されて
出力端を形成し、各ソースが基板のN ウエルに連結され
た複数のPMOSトランジスタPMI1-PMIn と、第3 電源電圧
（基板電圧）VBBIが印加する基板のP ウエルにそれぞれ
連結された複数のNMOSトランジスタNMI1-NMIn と、を備
えて構成されている。
【００１４】このように構成された本発明に係る遅延回
路の動作について、図面を用いて説明すると次のようで
ある。先ず、入力信号INがローレベルからハイレベルに
遷移するとき、第１インバータINV1のNMOSトランジスタ
NMI1がターンオンされる。このとき、該第１インバータ
INV1のNMOSトランジスタNMI1の等価的オン抵抗と出力端
の等価的キャパシタンスとの積算により上記第１インバ
ータINV1の出力が遷移する時間が決定されるが、これを
利用して人為的に遷移時間を遅らせて出力信号OUT を遅
延させる。
【００１５】併し、従来技術の問題点であった外部電圧
VCC の変化により遅延時間の変化が発生しないように、
キャパシタC1-Cn-1 の役割をするNMOSトランジスタNMI1
-NMIn-1 が連結された基板のP ウエルに任意の電圧のキ
ャパシタ基板電圧VBBCを入力させる。従って、NMOSトラ
ンジスタNMI1-NMIn-1 により構成された各キャパシタC1
-Cn-1 は、図３に示したように、しきい電圧Vth 以上の
電圧がゲートに印加するとき所定キャパシタンスCoxLW
を有するようになるため、このような特性を利用して上
記キャパシタ基板電圧VBBCを調整してしきい電圧Vth を
大きくすると、低い外部電圧LowVCCが入力する場合、各
NMOSトランジスタNMC1-NMCn-1 にて構成されたキャパシ
タC1-Cn-1 により遅延される代わりに、次の段のインバ
ータINV2-INVnのゲートキャパシタンスがインバータ出
力端の等価的キャパシタンスになるため、低い外部電圧
Low VCC が入力すると大きくなる等価的オン抵抗に対
し、所定の時定数RC遅延時間を維持するようになる。
【００１６】且つ、高い供給電圧High VCC が入力する
場合も、外部電圧VCC がNMOSトランジスタNMC1-NMCn-1
により構成されたキャパシタC1-Cn-1 のしきい電圧Vth
より大きく、時定数RCの遅延に各NMOSトランジスタNMC1
-NMCn-1 のキャパシタンスCGも寄与するため、トランジ
スタの小さいオン抵抗により時定数RCの遅延時間は低い
供給電圧LowVCCが入力する場合とほぼ同様に維持するこ
とができる。
【００１７】又、本発明に係る遅延回路において、入力
電圧VIと第１インバータINV1の出力電圧VO1 との関係に
ついては、図４に示したように、出力電圧VO1 が第１キ
ャパシタC1を構成する第１NMOSトランジスタNMC1のしき
い電圧Vth1より低いとき、傾斜が大きくなって、上記第
１インバータINV1の出力端の等価的キャパシタンスが低
減されたことを示している。
【００１８】更に、本発明に係る１次遅延回路が構成さ
れた三重ウエルにおいては、図５に示したように、P 型
基板内に第１N ウエル（N Well）及び第1 ，第2 デー
プNウエール(DN Well,DN Well) がそれぞれ独立的
に形成され、それら第1 ，第2 デープN ウエール(DN
Well,DN Well) にはそれぞれ第1 ，第2 Ｐウエルが形
成されている。そして、上記第１N ウエルにはインバー
タのPMOSトランジスタが形成され、上記第1 ，第2 Ｐウ
エルにはインバータNMI 及びキャパシタNMC の第1 ，第
2NMOS トランジスタNMI1,NC1がそれぞれ形成される。こ
のとき、上記第1 ，第2Pウエルにはそれぞれ基板電圧
（VBBI,VBBC ）が独立的に印加するように構成し、これ
と同様な構成をN 回反復して第1 〜第n 手段を有する遅
延回路を構成することができる。
【００１９】
【発明の効果】以上説明したように、請求項１の発明に
係る構成によれば、NMOSトランジスタのしきい電圧を調
節し、外部電圧の変化に拘わらず所定の遅延時間が得ら
れるという効果がある。請求項２及び３の発明に係る構
成によれば、一定の遅延率を維持して、外部電圧の変化
に拘わらず所定の遅延時間を得ることができる。
【００２０】請求項４及び５の発明に係る構成によれ
ば、所定キャパシタンスを維持し、外部電圧の変化に拘
わらず所定の遅延時間を得ることができる。請求項６の
発明に係る構成によれば、遅延回路を形成する工程を単
純化させ、遅延回路の占有面積を低減し得る効果があ
る。
【図面の簡単な説明】
【図１】 本発明に係る遅延回路の一実施形態を示した
回路図
【図２】 図１の外部電圧と遅延時間との関係を示した
グラフ
【図３】 NMOSトランジスタからなるキャパシタのゲー
ト−ソース電圧に対するキャパシタンスの関係を示した
グラフ
【図４】 入力電圧と第１インバータの出力電圧との関
係を示したグラフ
【図５】 本発明に係る遅延回路を三重のウエルに構成
した態様を示した断面図
【図６】 従来の遅延回路を示した回路図
【図７】 図６の外部電圧と遅延時間との関係を示した
グラフ
【符号の説明】
INV1-INVn ：インバータ PMI1-PMIn-1 ：PMOSトランジスタ NMI1-NMIn-1,NMC-NMCn：NMOSトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【課題を解決するための手段】このような目的を達成す
るため、請求項１に係る発明は、ゲートが共通連結され
て入力端を形成し、ソースが第１電源電圧に連結された
PMOSトランジスタと、該PMOSトランジスタにドレインが
共通連結されて出力端を形成し、ソースが第２電源電圧
に連結された第１NMOSトランジスタと、を備えたインバ
ータと、該インバータの出力端に連結され、ソースとド
レインとが共通に第２電源電圧に連結された第２NMOSト
ランジスタを備えた可変キャパシタと、を包含して構成
された１次遅延回路を複数個連結して構成する一方、前
記各インバータ及び各可変キャパシタは、３重ウエルの
構造に構成され、前記３重ウエルの構造は、P 型基板内
に第１N ウエル及び第1 ，第2 デープNウエールがそれ
ぞれ独立的に形成され、第1 ，第2 デープN ウエールに
はそれぞれ第1 ，第2 Ｐウエルが形成され、第１N ウエ
ルにはインバータのPMOSトランジスタが形成され、第1
，第2 Ｐウエルにはインバータ及び可変キャパシタの
第1，第2NMOS トランジスタがそれぞれ形成された構成
であることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】請求項４に係る発明は、前記各第２NMOSト
ランジスタが連結された基板のP ウエルには、第４電源
電圧が入力されることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】削除
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】
【発明の効果】以上説明したように、請求項１の発明に
係る構成によれば、NMOSトランジスタのしきい電圧を調
節し、外部電圧の変化に拘わらず所定の遅延時間が得ら
れるという効果があり、しかも、遅延回路を形成する工
程を単純化させ、遅延回路の占有面積を低減し得る効果
がある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】請求項４の発明に係る構成によれば、所定
キャパシタンスを維持し、外部電圧の変化に拘わらず所
定の遅延時間を得ることができる。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】ゲートが共通連結されて入力端を形成し、
    ソースが第１電源電圧に連結されたPMOSトランジスタ
    と、該PMOSトランジスタにドレインが共通連結されて出
    力端を形成し、ソースが第２電源電圧に連結された第１
    NMOSトランジスタと、を備えたインバータと、該インバ
    ータの出力端に連結された可変キャパシタと、を包含し
    て構成された１次遅延回路を複数個連結して構成したこ
    とを特徴とする遅延回路。
  2. 【請求項２】前記各インバータのPMOSトランジスタは、
    当該PMOSトランジスタのソースが基板のN ウエルにそれ
    ぞれ連結されたことを特徴とする請求項１記載の遅延回
    路。
  3. 【請求項３】前記各NMOSトランジスタの連結される基板
    のP ウエルには、第３電源電圧が入力されることを特徴
    とする請求項１又は２記載の遅延回路。
  4. 【請求項４】前記各可変キャパシタは、上記各インバー
    タの出力端にゲートが連結され、ソースとドレインとが
    共通に上記第２電源電圧に連結された各第２NMOSトラン
    ジスタを備えたことを特徴とする請求項１〜３のうちい
    ずれか１つに記載の遅延回路。
  5. 【請求項５】前記各第２NMOSトランジスタが連結された
    基板のP ウエルには、第４電源電圧が入力されることを
    特徴とする請求項４記載の遅延回路。
  6. 【請求項６】前記各インバータ及び各可変キャパシタ
    は、３重ウエルの構造に構成されることを特徴とする請
    求項１〜５のうちいずれか１つに記載の遅延回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002124858A (ja) * 2000-08-10 2002-04-26 Nec Corp 遅延回路および方法
KR100367312B1 (ko) * 2000-03-08 2003-01-09 닛뽕덴끼 가부시끼가이샤 지연 회로
KR100775942B1 (ko) 2006-09-26 2007-11-15 한국과학기술원 Ｄ급 출력단 증폭기 복수개가 캐스캐이드로 연결되는증폭장치

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000022571A (ko) * 1998-09-22 2000-04-25 김영환 알씨 지연시간 안정화 회로
US6552589B1 (en) * 1999-10-21 2003-04-22 International Business Machines Corporation Method and apparatus for process independent clock signal distribution
US6294929B1 (en) * 1999-11-18 2001-09-25 International Business Machines Corporation Balanced-delay programmable logic array and method for balancing programmable logic array delays
US20030058022A1 (en) * 1999-12-14 2003-03-27 Rajendran Nair Device and method for controlling voltage variation
US6600959B1 (en) 2000-02-04 2003-07-29 International Business Machines Corporation Method and apparatus for implementing microprocessor control logic using dynamic programmable logic arrays
CA2313286A1 (en) * 2000-06-30 2001-12-30 Mosaid Technologies Incorporated Digital delay element
JP4449193B2 (ja) * 2000-08-01 2010-04-14 ソニー株式会社 遅延回路、電圧制御遅延回路、電圧制御発振回路、遅延調整回路、ｄｌｌ回路及びｐｌｌ回路
US6917239B2 (en) * 2000-10-24 2005-07-12 Fujitsu Limited Level shift circuit and semiconductor device
US6624680B2 (en) * 2000-12-29 2003-09-23 Texas Instruments Incorporated Reduction of propagation delay dependence on supply voltage in a digital circuit
US7283005B2 (en) * 2004-02-10 2007-10-16 Stmicroelectronics S.R.L. Clock-pulse generator circuit
US7061283B1 (en) * 2004-04-30 2006-06-13 Xilinx, Inc. Differential clock driver circuit
KR100733407B1 (ko) * 2005-06-30 2007-06-29 주식회사 하이닉스반도체 반도체 메모리 소자의 벌크 바이어스 전압 레벨 검출기
US7619457B1 (en) 2006-01-20 2009-11-17 Marvell International Ltd. Programmable delay circuit
KR101575245B1 (ko) 2009-02-17 2015-12-09 삼성전자주식회사 Ｒｃ 시정수 보상기를 이용한 아날로그 디지털 변환방법 및이를 위한 아날로그 디지털 변환 장치
US9264027B1 (en) 2013-03-14 2016-02-16 Integrated Device Technology, Inc. Process compensated delay
US9083325B2 (en) * 2013-06-14 2015-07-14 Qualcomm Incorporated Low overhead hold-violation fixing solution using metal-programable cells
CN106330139B (zh) * 2015-06-17 2020-05-12 中芯国际集成电路制造(上海)有限公司 延迟单元
US10211621B2 (en) * 2016-03-31 2019-02-19 Texas Instruments Incorporated Fail-safe for shared pin
CN112367054A (zh) * 2020-11-02 2021-02-12 中国科学院上海微系统与信息技术研究所 一种3dB带宽与相位裕度可调的运放补偿电路
CN112383291B (zh) * 2020-11-10 2023-04-28 北京智芯微电子科技有限公司 数字可控延迟链
EP4033661B1 (en) 2020-11-25 2024-01-24 Changxin Memory Technologies, Inc. Control circuit and delay circuit
EP4033312A4 (en) 2020-11-25 2022-10-12 Changxin Memory Technologies, Inc. CONTROL CIRCUIT AND DELAY CIRCUIT
CN114553196A (zh) * 2020-11-25 2022-05-27 长鑫存储技术有限公司 电位产生电路、反相器、延时电路和逻辑门电路
EP4033664B1 (en) 2020-11-25 2024-01-10 Changxin Memory Technologies, Inc. Potential generation circuit, inverter, delay circuit, and logic gate circuit
US11681313B2 (en) 2020-11-25 2023-06-20 Changxin Memory Technologies, Inc. Voltage generating circuit, inverter, delay circuit, and logic gate circuit
CN114545807B (zh) * 2020-11-25 2024-03-26 长鑫存储技术有限公司 控制电路和延时电路
CN114553216A (zh) * 2020-11-25 2022-05-27 长鑫存储技术有限公司 电位产生电路、反相器、延时电路和逻辑门电路
CN114257221B (zh) * 2022-03-01 2022-06-03 成都芯翼科技有限公司 一种信号沿检测延迟电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4786824A (en) * 1984-05-24 1988-11-22 Kabushiki Kaisha Toshiba Input signal level detecting circuit
US4746823A (en) * 1986-07-02 1988-05-24 Dallas Semiconductor Corporation Voltage-insensitive and temperature-compensated delay circuit for a monolithic integrated circuit
US5028824A (en) * 1989-05-05 1991-07-02 Harris Corporation Programmable delay circuit
JP2902804B2 (ja) * 1991-04-08 1999-06-07 株式会社東芝 基板バイアス電圧発生回路
US5175452A (en) * 1991-09-30 1992-12-29 Data Delay Devices, Inc. Programmable compensated digital delay circuit
US5283631A (en) * 1991-11-01 1994-02-01 Hewlett-Packard Co. Programmable capacitance delay element having inverters controlled by adjustable voltage to offset temperature and voltage supply variations
FR2696061B1 (fr) * 1992-09-22 1994-12-02 Rainard Jean Luc Procédé pour retarder temporellement un signal et circuit à retard correspondant.
US5352945A (en) * 1993-03-18 1994-10-04 Micron Semiconductor, Inc. Voltage compensating delay element
JP3641511B2 (ja) * 1995-06-16 2005-04-20 株式会社ルネサステクノロジ 半導体装置
JP3862306B2 (ja) * 1995-06-23 2006-12-27 三菱電機株式会社 半導体装置
US5673005A (en) * 1995-08-18 1997-09-30 International Business Machine Corporation Time standard circuit with delay line oscillator
KR0179845B1 (ko) * 1995-10-12 1999-04-15 문정환 메모리의 기판전압 공급제어회로

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100367312B1 (ko) * 2000-03-08 2003-01-09 닛뽕덴끼 가부시끼가이샤 지연 회로
JP2002124858A (ja) * 2000-08-10 2002-04-26 Nec Corp 遅延回路および方法
KR100775942B1 (ko) 2006-09-26 2007-11-15 한국과학기술원 Ｄ급 출력단 증폭기 복수개가 캐스캐이드로 연결되는증폭장치

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