CN114553216A - 电位产生电路、反相器、延时电路和逻辑门电路 - Google Patents

Abstract

本申请提供一种电位产生电路、反相器、延时电路和逻辑门电路。该电位产生电路包括：第一晶体管和第二晶体管，第一晶体管的衬底端的电位随第一参数变化而变化，第一参数为电位产生电路的供电电压、工作温度和制造工艺中的任一项，第二晶体管的衬底端的电位随第一参数变化而变化。其中，第一晶体管的栅极端连接第一晶体管的漏极端，第一晶体管的衬底端作为电位产生电路的第一输出端，第二晶体管的栅极端连接第二晶体管的漏极端，第二晶体管的衬底端作为电位产生电路的第二输出端。从而，第一输出端和第二输出端可分别输出随供电电压、工作温度和制造工艺中的任一项变化而变化的电位。

Description

电位产生电路、反相器、延时电路和逻辑门电路

技术领域

本申请涉及集成电路技术领域，尤其涉及一种电位产生电路、反相器、延时电路和逻辑门电路。

背景技术

目前，在半导体元件中常使用到延时电路，延时电路为能够使脉冲信号延迟一定时间的电路。延时电路应用在动态随机存取存储器(Dynamic Random Access Memory，DRAM)中时，常常需要精确控制延时电路的延迟时间，延迟电路需要满足在电源电压、工作温度以及制造工艺等参数发生变化时，延迟时间的变化较小。

图1为一种输入信号和经过延时电路的输出信号的示意图，输入信号经过延时电路后，输出延时信号，如图1所示，输出信号为输入信号延迟时间T后的信号。图1所示的是输入信号的上升沿和下降沿均延迟时间T的情况，还有一种情况是只有输入信号的上升沿延迟时间T或只有输入信号的下降沿延迟时间T。

现有的延时电路中，延时时间T会随着电源电压、工作温度以及制造工艺的变化发生较大的变化(变大或变小)，会影响延时时间的精度。如何降低上述参数的变化对延时电路的延迟时间T的影响，使得延迟时间T的变化较小，是亟需解决的问题。

发明内容

本申请提供一种电位产生电路，可输出随供电电压、工作温度和制造工艺中的任一项变化而变化的电位。

本申请提供一种反相器，可使得反向器的延迟时间T的变化较小，提高反相器对延迟时间精度的控制能力。

本申请提供一种延时电路，以降低延时电路的制造工艺、供电电压和工作温度对延时电路的延迟时间T的影响，使得延迟时间T的变化较小。

本申请提供一种逻辑门电路，以降低逻辑门电路的制造工艺、供电电压和工作温度对逻辑门电路的延迟时间T的影响，使得延迟时间T的变化较小。

第一方面，本申请提供一种电位产生电路，包括：

第一晶体管，所述第一晶体管的衬底端的电位随第一参数变化而变化，所述第一参数为所述电位产生电路的供电电压、工作温度和制造工艺中的任一项；

第二晶体管，所述第二晶体管的衬底端的电位随所述第一参数变化而变化；

其中，所述第一晶体管的栅极端连接所述第一晶体管的漏极端，所述第一晶体管的衬底端作为所述电位产生电路的第一输出端；所述第二晶体管的栅极端连接所述第二晶体管的漏极端，所述第二晶体管的衬底端作为所述电位产生电路的第二输出端。

本申请提提供的电位产生电路，通过设置第一晶体管和第二晶体管，第一晶体管的栅极端连接第一晶体管的漏极端，第一晶体管的衬底端作为电位产生电路的第一输出端，第二晶体管的栅极端连接第二晶体管的漏极端，第二晶体管的衬底端作为电位产生电路的第二输出端，由于第一晶体管的衬底端的电位随第一参数变化而变化，第二晶体管的衬底端的电位随第一参数变化而变化，从而，第一输出端和第二输出端可分别输出随供电电压、工作温度和制造工艺中的任一项变化而变化的电位。

可选的，所述第一参数为所述电位产生电路的供电电压或工作温度，所述第一晶体管的衬底端的电位随所述第一参数升高而升高，所述第一晶体管的衬底端的电位随所述第一参数降低而降低；所述第二晶体管的衬底端的电位随所述第一参数升高而降低，所述第二晶体管的衬底端的电位随所述第一参数降低而升高。

可选的，所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管。

可选的，所述第一晶体管的源极端连接第一电压节点，所述第二晶体管的源极端连接第二电压节点，所述第一晶体管的漏极端连接所述第二晶体管的漏极端。

可选的，还包括：

恒流源，所述恒流源的第一端连接所述第二电压节点，所述恒流源的第二端连接第三电压节点。

可选的，还包括：

第一误差放大器，与所述第二晶体管构成第一反馈回路，所述第二晶体管的衬底端连接所述第一反馈回路的一个电压节点；

第二误差放大器和第三晶体管，所述第二误差放大器和所述第三晶体管构成第二反馈回路，所述第一晶体管的衬底端连接所述第二反馈回路的一个电压节点。

可选的，所述第一误差放大器的负输入端连接所述第二电压节点，所述第一误差放大器的正输入端连接第一参考电压，所述第一误差放大器的输出端连接所述第二晶体管的衬底端；

所述第二误差放大器的负输入端连接第二参考电压，所述第二误差放大器的正输入端连接第四电压节点，所述第二误差放大器的输出端连接所述第三晶体管的栅极端，所述第三晶体管的源极端连接所述第一电压节点，所述第三晶体管的漏极端通过第一电阻耦合到所述第四电压节点，所述第一误差放大器的输出端通过第二电阻耦合到所述第四电压节点。

可选的，所述第一电压节点连接电源端，所述第一参考电压连接接地端，所述第三电压节点的电位小于所述第一参考电压的电位。

可选的，还包括：

恒流源，所述恒流源的第一端连接第三电压节点，所述恒流源的第二端连接第一电压节点。

可选的，还包括：

第一误差放大器，与所述第一晶体管构成第一反馈回路，所述第一晶体管的衬底端连接所述第一反馈回路的一个电压节点；

第二误差放大器和第三晶体管，所述第二误差放大器和所述第三晶体管构成第二反馈回路，所述第二晶体管的衬底端连接所述第二反馈回路的一个电压节点。

可选的，所述第一误差放大器的负输入端连接所述第一电压节点，所述第一误差放大器的正输入端连接第一参考电压，所述第一误差放大器的输出端连接所述第一晶体管的衬底端；

所述第二误差放大器的负输入端连接第二参考电压，所述第二误差放大器的正输入端连接第四电压节点，所述第二误差放大器的输出端连接所述第三晶体管的栅极端，所述第三晶体管的源极端连接所述第二电压节点，所述第三晶体管的漏极端通过第二电阻耦合到所述第四电压节点，所述第一误差放大器的输出端通过第一电阻耦合到所述第四电压节点。

可选的，所述第二电压节点连接接地端，所述第一参考电压连接电源端，所述第三电压节点的电位大于所述第一参考电压的电位。

可选的，还包括：

第一缓冲器，所述第一缓冲器连接所述第一输出端，并输出第一衬底电位，所述第一衬底电位的值等于所述第一晶体管的衬底端的电位值；

第二缓冲器，所述第二缓冲器连接所述第二输出端，并输出第二衬底电位，所述第二衬底电位的值等于所述第二晶体管的衬底端的电位值。

第二方面，本申请提供一种延时电路，包括：如第一方面及第一方面任一种可能的实施方式中所述的电位产生电路；

延迟单元，所述延迟单元包括第一反相器，所述第一反相器包括第四晶体管和第五晶体管，所述第四晶体管的衬底端连接所述第一晶体管的衬底端的电位，所述第五晶体管的衬底端连接所述第二晶体管的衬底端的电位；

或者，

如第一方面的一种可能的实施方式中所述的电位产生电路；

延迟单元，所述延迟单元包括第一反相器，所述第一反相器包括第四晶体管和第五晶体管，所述第四晶体管的衬底端连接所述第一衬底电位，所述第五晶体管的衬底端连接所述第二衬底电位。

本申请提供的延时电路，由于电位产生电路中第一晶体管的衬底端的电位可随供电电压、工作温度和制造工艺中的任一项的变化而变化，从而可为第四晶体管的衬底端提供随第一参数变化而变化的第一衬底电位，第二晶体管的衬底端的电位可随供电电压、工作温度和制造工艺中的任一项的变化而变化，从而可为第五晶体管的衬底端提供随第一参数变化而变化的第二衬底电位，因此可调节流经第一反相器的两个晶体管的电流，对流经反相器的两个晶体管的电流的变化值进行补偿，使得延时电路的延迟时间T的变化较小，提高延时电路对延迟时间精度的控制能力。

可选的，记所述第一晶体管的沟道长度与所述第四晶体管的沟道长度之比为H，记所述第二晶体管的沟道长度与所述第五晶体管的沟道长度之比为L，记所述第一晶体管的沟道宽度与所述第四晶体管的沟道宽度之比为M，记所述第二晶体管的沟道宽度与所述第五晶体管的沟道宽度之比为N，所述H等于所述L，所述M等于所述N。

第三方面，本申请提供一种反相器，包括：

P型晶体管和N型晶体管，所述P型晶体管的源极端连接电源端，所述P型晶体管的漏极端连接所述N型晶体管的漏极端，所述N型晶体管的源极端连接接地端，所述P型晶体管的栅极端连接所述N型晶体管的栅极端，并作为所述反相器的输入端，所述P型晶体管的漏极端作为所述反相器的输出端；

所述P型晶体管的衬底端连接第一衬底电位，所述N型晶体管的衬底端连接第二衬底电位，所述第一衬底电位随第一参数变化而变化，所述第二衬底电位随所述第一参数变化而变化，所述第一参数为所述反相器的供电电压、工作温度和制造工艺中的任一项。

本申请提供的反向器，由于第一衬底电位可随供电电压、工作温度和制造工艺中的任一项的变化而变化，从而可提供随第一参数变化而变化的第一衬底电位给TP1的衬底端，第二衬底电位可随供电电压、工作温度和制造工艺中的任一项的变化而变化，从而可提供随第一参数变化而变化的第二衬底电位给TN1的衬底端，因此可调节流经反相器的P型晶体管TP1和N型晶体管TN1的电流，对流经反相器的两个晶体管的电流的变化值进行补偿，使得反向器的延迟时间T的变化较小，提高反相器对延迟时间精度的控制能力。

可选的，所述第一参数为所述反相器的供电电压或工作温度，

所述第一衬底电位随所述第一参数升高而升高，所述第一衬底电位随所述第一参数降低而降低；所述第二衬底电位随所述第一参数升高而降低，所述第二衬底电位随所述第一参数降低而升高。

第四方面，本申请提供一种延时电路，包括：

第三方面及第三方面各可能的方式中所述的反相器；

电容，其一端与所述反相器的输出端连接，其另一端连接所述电源端或所述接地端。

本申请提供的延时电路，由于可对流经反相器的两个晶体管的电流的变化值进行补偿，使得反向器的延迟时间T的变化较小，进而可使得延时电路的延迟时间T的变化较小，提高延时电路对延迟时间精度的控制能力。

可选的，所述电容为电容阵列。

第五方面，本申请提供一种逻辑门电路，包括：

P型晶体管和N型晶体管，所述P型晶体管的衬底端连接第一衬底电位，所述N型晶体管的衬底端连接第二衬底电位，所述第一衬底电位和所述第二衬底电位随第一参数变化而变化，使得所述逻辑门电路从输入端到输出端的延迟时间随所述第一参数变化的变化值在第一范围内，所述第一参数包括所述逻辑门电路的供电电压、工作温度和制造工艺中的任一项。

本申请提供的逻辑门电路，可以使得逻辑门电路从输入端到输出端的延迟时间在电源电压、工作温度和制造工艺中的任一项发生变化时的变化较小，提高逻辑门电路对延迟时间精度的控制能力。

附图说明

为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为一种输入信号和经过延时电路的输出信号的示意图；

图2为一种输入信号和经过延时电路的输出信号的示意图；

图3为一种输入信号和经过延时电路的输出信号的示意图；

图4为本申请实施例提供的一种电位产生电路的结构示意图；

图5为本申请实施例提供的一种电位产生电路的结构示意图；

图6为本申请实施例提供的一种电位产生电路的结构示意图；

图7为本申请实施例提供的一种电位产生电路的结构示意图；

图8为本申请实施例提供的一种电位产生电路的结构示意图；

图9为本申请实施例提供的一种电位产生电路的结构示意图；

图10为本申请实施例提供的一种电位产生电路的结构示意图；

图11为本申请实施例提供的一种电位产生电路的结构示意图；

图12为本申请实施例提供的一种电位产生电路的结构示意图；

图13为本申请实施例提供的一种延时电路的结构示意图；

图14为本申请实施例提供的一种延时电路的结构示意图；

图15为本申请实施例提供的一种延时电路的结构示意图；

图16为本申请实施例提供的一种反相器的结构示意图；

图17为本申请实施例提供的一种延时电路的结构示意图；

图18为本申请实施例提供的一种电位产生电路的结构示意图；

图19为本申请实施例提供的一种电位产生电路的结构示意图；

图20为本申请实施例提供的一种电位产生电路的结构示意图；

图21为本申请实施例提供的一种电位产生电路的结构示意图；

图22为本申请实施例提供的一种电位产生电路的结构示意图；

图23为本申请实施例提供的一种电位产生电路的结构示意图；

图24为本申请实施例提供的一种电位产生电路的结构示意图；

图25为本申请实施例提供的一种电位产生电路的结构示意图；

图26为本申请实施例提供的一种电位产生电路的结构示意图；

图27为本申请实施例提供的一种电位产生电路的结构示意图；

图28为本申请实施例提供的一种延时电路的结构示意图；

图29为本申请实施例提供的一种延时电路的结构示意图；

图30为本申请实施例提供的一种延时电路的结构示意图；

图31为本申请实施例提供的一种反相器的结构示意图；

图32为本申请实施例提供的一种反相器的结构示意图；

图33为本申请实施例提供的一种延时电路的结构示意图；

图34为本申请实施例提供的一种延时电路的结构示意图；

图35为本申请实施例提供的一种控制电路的结构示意图；

图36为本申请实施例提供的一种控制电路的结构示意图；

图37为本申请实施例提供的一种控制电路的结构示意图；

图38为本申请实施例提供的一种控制电路的结构示意图；

图39为本申请实施例提供的一种控制电路的结构示意图；

图40为本申请实施例提供的一种控制电路的结构示意图；

图41为本申请实施例提供的一种控制电路的结构示意图；

图42为本申请实施例提供的一种控制电路的结构示意图；

图43为本申请实施例提供的一种控制电路的结构示意图；

图44为本申请实施例提供的一种控制电路的结构示意图；

图45为本申请实施例提供的一种控制电路的结构示意图；

图46为本申请实施例提供的一种控制电路的结构示意图；

图47为本申请实施例提供的一种控制电路的结构示意图；

图48为本申请实施例提供的一种控制电路的结构示意图；

图49为本申请实施例提供的一种控制电路的结构示意图；

图50为本申请实施例提供的一种控制电路的结构示意图；

图51为本申请实施例提供的一种控制电路的结构示意图；

图52为本申请实施例提供的一种控制电路的结构示意图；

图53为本申请实施例提供的一种控制电路的结构示意图；

图54为本申请实施例提供的一种控制电路的结构示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

首先对本申请中涉及到的上升沿延迟时间和下降沿延迟时间进行解释，以便于理解。

1、上升沿延迟时间，图1为一种输入信号和经过延时电路的输出信号的示意图，如图1所示，输出信号的上升沿与输入信号的上升沿之间的延迟时间T为上升沿延迟时间。

2、下降沿延迟时间，如图1所示，输出信号的下降沿与输入信号的下降沿之间的延迟时间T为下降沿延迟时间。

本申请提供的延时电路，可以实现对输入信号的上升沿和下降沿均延迟时间T，脉冲信号的宽度不变，如图1中所示，也可以实现对输入信号的上升沿延迟时间T，还可以实现对输入信号的下降沿延迟时间T。图2为一种输入信号和经过延时电路的输出信号的示意图，如图2所示，输入信号的上升沿被延迟时间T得到输出信号，脉冲信号的宽度被缩短了时间T。图3为一种输入信号和经过延时电路的输出信号的示意图，如图3所示，输入信号的下降沿被延迟时间T得到输出信号，脉冲信号的宽度被延长了时间T。需要说明的是，图1-图3中仅示出了脉冲信号的一个周期。

本申请提供的延时电路，可应用于需要精确控制延时电路的延迟时间的场景，例如可应用于DRAM中，可同时补偿电源电压、工作温度以及制造工艺中的任一项的变化对延迟时间的影响，使得延迟时间T的变化较小，提高延时电路对延迟时间精度的控制能力。

现有的延时电路中的延迟单元包括反相器，反向器由两个晶体管(P型晶体管和N型晶体管)组成，经过延时电路的输出信号的延时时间T会随着电源电压、工作温度以及制造工艺的变化发生较大的变化，会影响延时时间的精度。为解决这一问题，本申请从延迟单元的结构出发，由于电源电压、工作温度以及制造工艺发生变化时，均会导致流经反相器的两个晶体管的电流发生变化，才会导致延时时间发生变化，因此本申请提供一种延时电路，延时电路包括电位产生电路和延迟单元，该电位产生电路包括第一晶体管和第二晶体管，第一晶体管的衬底端的电位随第一参数变化而变化，第二晶体管的衬底端的电位随第一参数变化而变化，第一参数为电位产生电路的供电电压、工作温度和制造工艺中的任一项。延迟单元包括第一反相器，第一反相器包括第四晶体管和第五晶体管，第四晶体管的衬底端连接第一晶体管的衬底端的电位，第五晶体管的衬底端连接第二晶体管的衬底端的电位。

由于第一晶体管的衬底端的电位可随供电电压、工作温度和制造工艺中的任一项的变化而变化，从而可提供随第一参数变化而变化的衬底电位给第四晶体管的衬底端，第二晶体管的衬底端的电位可随供电电压、工作温度和制造工艺中的任一项的变化而变化，从而可提供随第一参数变化而变化的衬底电位给第五晶体管的衬底端，因此可调节流经第一反相器的两个晶体管的电流，对流经反相器的两个晶体管的电流的变化值进行补偿，使得延时电路的延迟时间T的变化较小，提高延时电路对延迟时间精度的控制能力。

下面通过具体实施例，对本申请提供的电位产生电路、反相器、延时电路和逻辑门电路的具体结构进行详细说明。

实施例一

图4为本申请实施例提供的一种电位产生电路的结构示意图，如图4所示，本实施例的电位产生电路可以包括：第一晶体管T1和第二晶体管T2，其中，第一晶体管T1的衬底端的电位随第一参数变化而变化，第一参数为电位产生电路的供电电压、工作温度和制造工艺中的任一项，第二晶体管T2的衬底端的电位随第一参数变化而变化。

其中，第一晶体管T1的栅极端连接第一晶体管T1的漏极端，第一晶体管T1的衬底端作为电位产生电路的第一输出端，第二晶体管T2的栅极端连接第二晶体管T2的漏极端，第二晶体管T2的衬底端作为电位产生电路的第二输出端。

具体地，第一晶体管T1的衬底端的电位即为第一输出端输出的电位，第二晶体管T2的衬底端的电位即为第二输出端输出的电位。第一晶体管T1的衬底端的电位随第一参数变化而变化，第二晶体管T2的衬底端的电位随第一参数变化而变化，因此，本实施例提供的电位产生电路可输出随供电电压、工作温度和制造工艺中的任一项变化而变化的电位。

具体来说，若第一参数为电位产生电路的供电电压或工作温度，第一晶体管T1的衬底端的电位随第一参数变化而变化，第二晶体管T2的衬底端的电位随第一参数变化而变化，具体可以是：第一晶体管T1的衬底端的电位随第一参数升高而升高，第一晶体管T1的衬底端的电位随第一参数降低而降低，即二者是正比的关系；第二晶体管T2的衬底端的电位随第一参数升高而降低，第二晶体管T2的衬底端的电位随第一参数降低而升高。

在一种可实施的方式中，第一晶体管T1为P型晶体管，第二晶体管T2为N型晶体管。

在一种可实施的方式中，第一晶体管T1的源极端连接第一电压节点，第二晶体管T2的源极端连接第二电压节点，第一晶体管T1的漏极端连接第二晶体管T2的漏极端。

在该实施方式中，图5为本申请实施例提供的一种电位产生电路的结构示意图，如图5所示，本实施例的电位产生电路在图4所示电路的基础上，进一步地，还可以包括：恒流源11，恒流源11的第一端连接第二电压节点，恒流源11的第二端连接第三电压节点。

图6为本申请实施例提供的一种电位产生电路的结构示意图，如图6所示，本实施例的电位产生电路在图5所示电路的基础上，进一步地，还可以包括：第一误差放大器12、第二误差放大器13和第三晶体管T3，其中，

第一误差放大器12与第二晶体管T2构成第一反馈回路，第二晶体管T2的衬底端连接第一反馈回路的一个电压节点。

第二误差放大器13和第三晶体管T3构成第二反馈回路，第一晶体管的衬底端连接第二反馈回路的一个电压节点。

如图6所示，可选的，第一误差放大器12的负输入端连接第二电压节点，第一误差放大器12的正输入端连接第一参考电压V₁，第一误差放大器12的输出端连接第二晶体管T2的衬底端。

第二误差放大器13的负输入端连接第二参考电压V₂，第二误差放大器13的正输入端连接第四电压节点，第二误差放大器13的输出端连接第三晶体管T3的栅极端，第三晶体管T3的源极端连接第一电压节点，第三晶体管T3的漏极端通过第一电阻R1耦合到第四电压节点，第一误差放大器12的输出端通过第二电阻R2耦合到第四电压节点。

本实施例中，第一电压节点可以是连接电源端，第一参考电压V₁可以是连接接地端，第三电压节点的电位小于第一参考电压V₁的电位。

图6所示的电位产生电路中，第一电压节点连接电源端，第一参考电压V₁连接接地端，第三电压节点的电位小于V₁的电位，也即就是第三电压节点的电位小于0。第一电压节点的电位大于第三电压节点的电位。

下面结合图7和图8示出另一种电位产生电路，下面结合图7和图8进行详细说明。

图7为本申请实施例提供的一种电位产生电路的结构示意图，如图7所示，本实施例的电位产生电路在图4所示电路的基础上，进一步地，还可以包括：恒流源11，恒流源11的第一端连接第三电压节点，恒流源11的第二端连接第一电压节点。

图8为本申请实施例提供的一种电位产生电路的结构示意图，如图8所示，本实施例的电位产生电路在图7所示电路的基础上，进一步地，还可以包括：第一误差放大器12，与第一晶体管T1构成第一反馈回路，第一晶体管T1的衬底端连接第一反馈回路的一个电压节点。

第二误差放大器13和第三晶体管T3，第二误差放大器13和第三晶体管T3构成第二反馈回路，第二晶体管T2的衬底端连接第二反馈回路的一个电压节点。

如图8所示，可选的，第一误差放大器12的负输入端连接第一电压节点，第一误差放大器的正输入端连接第一参考电压V₁，第一误差放大器12的输出端连接第一晶体管T1的衬底端。

第二误差放大器13的负输入端连接第二参考电压V₂，第二误差放大器13的正输入端连接第四电压节点，第二误差放大器13的输出端连接第三晶体管T3的栅极端，第三晶体管T3的源极端连接第二电压节点，第三晶体管T3的漏极端通过第二电阻R2耦合到第四电压节点，第一误差放大器12的输出端通过第一电阻R1耦合到第四电压节点。

本实施例中，第二电压节点可以是连接接地端，第一参考电压V₁可以是连接电源端，第三电压节点的电位大于第一参考电压V₁的电位。

图8所示的电位产生电路中，第二电压节点连接接地端，第一参考电压V₁连接电源端，第三电压节点的电位大于V₁的电位，也即就是第三电压节点的电位大于电源端电位。第一电压节点的电位小于第三电压节点的电位。

图4至图8任一所示的电位产生电路，通过设置第一晶体管和第二晶体管，第一晶体管的栅极端连接第一晶体管的漏极端，第一晶体管的衬底端作为电位产生电路的第一输出端，第二晶体管的栅极端连接第二晶体管的漏极端，第二晶体管的衬底端作为电位产生电路的第二输出端，由于第一晶体管的衬底端的电位随第一参数变化而变化，第二晶体管的衬底端的电位随第一参数变化而变化，从而，第一输出端和第二输出端可分别输出随供电电压、工作温度和制造工艺中的任一项变化而变化的电位。

进一步地，在图4至图8任一所示电位产生电路的基础上，还可以包括：第一缓冲器14和第二缓冲器15，图9为本申请实施例提供的一种电位产生电路的结构示意图，图10为本申请实施例提供的一种电位产生电路的结构示意图，图9所示的电位产生电路在图6所示电路的基础上，还可以包括：第一缓冲器14和第二缓冲器15，图10所示的电位产生电路在图8所示电路的基础上，还可以包括：第一缓冲器14和第二缓冲器15。

参见图9和图10，第一缓冲器14连接第一输出端，并输出第一衬底电位，第一衬底电位的值等于第一晶体管T1的衬底端的电位值。第一缓冲器14的输入电位和输出电位相同，第一缓冲器14用于增强第一晶体管T1的衬底端的电位的驱动能力，还可以对第一晶体管T1的衬底端隔离，避免第一晶体管T1的衬底端的电位受到干扰。

第二缓冲器15连接第二输出端，并输出第二衬底电位，第二衬底电位的值等于第二晶体管T2的衬底端的电位值。第二缓冲器15的输入电位和输出电位相同，第二缓冲器15用于增强第二晶体管T2的衬底端的电位的驱动能力，还可以对第二晶体管T2的衬底端隔离，避免第二晶体管T2的衬底端的电位受到干扰。

下面结合具体实施例对本申请的电位产生电路的结构进行说明，本申请的电位产生电路的具体结构并不局限于下面任一种结构。

图11为本申请实施例提供的一种电位产生电路的结构示意图，本实施例的电位产生电路可以包括：第一晶体管T1、第二晶体管T2、恒流源11、第一误差放大器12、第二误差放大器13、第一电阻R1、第二电阻R2、第三晶体管T3、第一缓冲器14和第二缓冲器15。

本实施例中，其中，第一晶体管T1为P型晶体管，第二晶体管T2为N型晶体管。第一晶体管T1的栅极端连接第一晶体管T1的漏极端，第二晶体管T2的栅极端连接第二晶体管T2的漏极端，第一晶体管T1的源极端连接电源端Vcc，第二晶体管T2的源极端连接恒流源11的第一端，第一晶体管T1的漏极端连接第二晶体管T2的漏极端。恒流源11第二端连接Vkb，Vkb的电位小于0。

其中，第一误差放大器12与第二晶体管T2构成第一反馈回路，第一误差放大器12的负输入端连接第二晶体管T2的源极端和恒流源11的第一端，第一误差放大器12的正输入端连接接地端，第一误差放大器12的输出端连接第二晶体管T2的衬底端。

其中，第二误差放大器13的负输入端连接电源端(例如可以为Vcc/2)，第二误差放大器13的正输入端连接第四电压节点，第二误差放大器13的输出端连接第三晶体管T3的栅极端，第三晶体管T3的源极端连接电源端Vcc，第三晶体管T3的漏极端通过第一电阻R1耦合到第四电压节点，第一误差放大器12的输出端通过第二电阻R2耦合到第四电压节点。

其中，第一缓冲器14连接第一晶体管的衬底端，并输出第一衬底电位，第一衬底电位的值等于第一晶体管T1的衬底端的电位值。第二缓冲器15连接第二晶体管的衬底端，并输出第二衬底电位，第二衬底电位的值等于第二晶体管T2的衬底端的电位值。

可选的，第一电阻R1和第二电阻R2的阻值可以设置较大，例如设置为100MΩ，通过将第一电阻R1和第二电阻R2的阻值设置较大，第一误差放大器12的输出只会缓慢的影响第二误差放大器13的输入，而对第一衬底电位的影响较小。

本实施例中，第一晶体管T1的衬底端的电位随第一参数升高而升高，第一晶体管T1的衬底端的电位随第一参数降低而降低；第二晶体管T2的衬底端的电位随第一参数升高而降低，第二晶体管T2的衬底端的电位随第一参数降低而升高，第一参数为电位产生电路的供电电压、工作温度和制造工艺中的任一项。

以第一参数为工作温度为例，下面详细介绍第一晶体管T1的衬底端的电位随第一参数变化而变化的原理，以及第二晶体管T2的衬底端的电位随第一参数变化而变化的原理。

流经第一晶体管T1的电流Id＝μ*Cox*(W/L)*(Vgs-Vth)²，其中，μ为电子迁移率，Cox为栅极电容，Vgs为栅极与源极之间的电压差，Vth为阈值电压，例如工作温度升高时，电子迁移率μ变小，会导致流经第一晶体管T1的电流Id变小，对应的反相器的延迟时间变长，此时若调整Vgs-Vth变大可以补偿电子迁移率μ变小导致的电流变化，具体调整的数值可根据实际需求设置。图11所示的电位产生电路中，若温度升高，电子迁移率μ变小，流经第一晶体管T1的电流Id变小，为了保持恒流源的电流不变，需要将第一衬底电位增大，例如变成Vcc+100mV，同时需要将第二衬底电位减小，例如变成-100mV。当温度升高，流经第一晶体管T1和第二晶体管T2的电流Id减小，对于恒流源11而言，上方提供的电流减小，而流向下方的电流不变，从而使得第一误差放大器12的负输入端电位减小，进而第二衬底电位减小，这时候会导致第一误差放大器12的输出逐渐变为-100mV，然后第二误差放大器13的正输入端减小，导致第二误差放大器13的输出电压变小，然后再导致第三晶体管T3的上拉能力增强，进而使得第一衬底电位的电压变高，第一衬底电位逐渐变为Vcc+100mV。

第一参数为供电电压和制造工艺时，供电电压和制造工艺的变化均会导致流经第一晶体管T1的电流Id发生变化，进而导致延迟时间发生变化，补偿的原理和上述原理类似，此处不再赘述。

图12为本申请实施例提供的一种电位产生电路的结构示意图，本实施例的电位产生电路可以包括：第一晶体管T1、第二晶体管T2、恒流源11、第一误差放大器12、第二误差放大器13、第一电阻R1、第二电阻R2、第三晶体管T3、第一缓冲器14和第二缓冲器15。

本实施例中，其中，第一晶体管T1为P型晶体管，第二晶体管T2为N型晶体管。第一晶体管T1的栅极端连接第一晶体管T1的漏极端，第二晶体管T2的栅极端连接第二晶体管T2的漏极端，第一晶体管T1的源极端连接恒流源11的第一端，第二晶体管T2的源极端连接接地端，第一晶体管T1的漏极端连接第二晶体管T2的漏极端。恒流源11第二端连接电源端Vdd。

其中，第一误差放大器12与第一晶体管T1构成第一反馈回路，第一误差放大器12的负输入端连接恒流源11的第一端，第一误差放大器的正输入端连接电源端Vcc，第一误差放大器12的输出端连接第一晶体管T1的衬底端。

其中，Vdd大于Vcc。

其中，第二误差放大器13的负输入端连接电源端(例如可以为Vcc/2)，第二误差放大器13的正输入端连接第四电压节点，第二误差放大器13的输出端连接第三晶体管T3的栅极端，第三晶体管T3的源极端连接接地端，第三晶体管T3的漏极端通过第二电阻R2耦合到第四电压节点，第一误差放大器12的输出端通过第一电阻R1耦合到第四电压节点。

其中，第一缓冲器14连接第一晶体管的衬底端，并输出第一衬底电位，第一衬底电位的值等于第一晶体管T1的衬底端的电位值。第二缓冲器15连接第二晶体管的衬底端，并输出第二衬底电位，第二衬底电位的值等于第二晶体管T2的衬底端的电位值。

本实施例中，第一晶体管T1的衬底端的电位随第一参数升高而升高，第一晶体管T1的衬底端的电位随第一参数降低而降低；第二晶体管T2的衬底端的电位随第一参数升高而降低，第二晶体管T2的衬底端的电位随第一参数降低而升高，第一参数为电位产生电路的供电电压、工作温度和制造工艺中的任一项。

以第一参数为工作温度为例，下面详细介绍第一晶体管T1的衬底端的电位随第一参数变化而变化的原理，以及第二晶体管T2的衬底端的电位随第一参数变化而变化的原理。

流经第一晶体管T1的电流Id＝μ*Cox*(W/L)*(Vgs-Vth)²，其中，μ为电子迁移率，Vth为阈值电压，例如工作温度升高时，电子迁移率μ变小，会导致流经第一晶体管T1的电流Id变小，对应的反相器的延迟时间变长，此时若调整Vgs-Vth变大可以补偿电子迁移率μ变小导致的电流变化，具体调整的数值可根据实际需求设置。图12所示的电位产生电路中，若温度升高，电子迁移率μ变小，流经第一晶体管T1的电流Id变小，为了保持恒流源的电流不变，需要将第二衬底电位减小，例如变成-100mV，同时需要把第一衬底电位增大，例如变成Vcc+100mV。若温度升高，恒流源上方提供的电流不变，恒流源流向下方的电流等于流经第一晶体管T1和第二晶体管T2的电流Id，Id变小，因此第一误差放大器12的负输入端电位增大，第一衬底电位增大，这时候会导致第一误差放大器12的输出逐渐变为Vcc+100mV，然后第二误差放大器13的正输入端增大，导致第二误差放大器13的输出电压变大，然后再导致第三晶体管T3的下拉能力增强，使得第二衬底电位的电压变小。

第一参数为供电电压和制造工艺时，供电电压和制造工艺的变化均会导致流经第一晶体管T1的电流Id发生变化，进而导致延迟时间发生变化，补偿的原理和上述原理类似，此处不再赘述。

本申请实施例还提供一种延时电路，包括图4至图12任一所示的电位产生电路和延迟单元，延迟单元包括第一反相器，第一反相器包括第四晶体管和第五晶体管，第四晶体管的衬底端连接第一晶体管T1的衬底端的电位，第五晶体管的衬底端连接第二晶体管T2的衬底端的电位。

本实施例提供的延时电路，由于电位产生电路中第一晶体管的衬底端的电位可随供电电压、工作温度和制造工艺中的任一项的变化而变化，从而可为第四晶体管的衬底端提供随第一参数变化而变化的第一衬底电位，第二晶体管的衬底端的电位可随供电电压、工作温度和制造工艺中的任一项的变化而变化，从而可为第五晶体管的衬底端提供随第一参数变化而变化的第二衬底电位，因此可调节流经第一反相器的两个晶体管的电流，对流经反相器的两个晶体管的电流的变化值进行补偿，使得延时电路的延迟时间T的变化较小，提高延时电路对延迟时间精度的控制能力。

当第一晶体管为为P型晶体管，第二晶体管为N型晶体管，第四晶体管为P型晶体管，第五晶体管为N型晶体管时，通过为P型晶体管的衬底端提供随第一参数变化而变化的第一衬底电位，可调节延时电路的上升沿延迟时间的变化值，使得延时电路的上升沿延迟时间的变化较小，通过为N型晶体管的衬底端提供随第一参数变化而变化的第二衬底电位时，可调节延时电路的下降沿延迟时间的变化值，使得延时电路的下降沿延迟时间的变化较小。

需要说明的是，本申请实施例中可根据延时电路所包括的反相器的个数及延迟时间补偿的需求设置电位产生电路与反相器的连接关系，例如两个反相器串联，反相器中P型晶体管的衬底端连接电位产生电路中P型晶体管的衬底端，可调节延时电路的上升沿延迟时间的变化值，反相器中N型晶体管的衬底端连接电位产生电路中N型晶体管的衬底端，可调节延时电路的下降沿延迟时间的变化值，具体可根据所需调节的上升沿和/或下降沿延迟时间的变化值，设置电位产生电路与反相器的连接关系。本申请实施例提供的电位产生电路，可应用于上升沿和/或下降沿均延迟的延时电路中，可降低延时电路的制造工艺、供电电压和工作温度对延时电路的延迟时间T的影响，使得延迟时间T(包括上升沿和/或下降沿)的变化较小，提高延时电路对延迟时间精度的控制能力。

下面结合图13至图15给出三种延时电路的示例，图13为本申请实施例提供的一种延时电路的结构示意图，如图13所示，本实施例的延时电路包括电位产生电路1和延迟单元2，电位产生电路1为图11所示的电路，具体结构描述可参见图11所示实施例中的描述，此处不再赘述，电位产生电路1输出第一衬底电位BP和第二衬底电位BN，延迟单元2包括反相器和电容C1，反相器包括P型晶体管TP1和N型晶体管TN1，P型晶体管TP1的衬底端连接第一衬底电位BP，N型晶体管TN1的衬底端连接第二衬底电位BN。本实施例的延时电路中，电位产生电路1为延迟单元2中的P型晶体管的衬底端提供随第一参数变化而变化的第一衬底电位，当延迟单元2的输入端为下降沿时，第一衬底电位BP可调节延时电路的上升沿延迟时间的变化值，使得延时电路的上升沿延迟时间的变化较小，电位产生电路1为延迟单元2中的N型晶体管的衬底端提供随第一参数变化而变化的第二衬底电位，当延迟单元2的输入端为上升沿时，第二衬底电位BN可调节延时电路的下降沿延迟时间的变化值，使得延时电路的下降沿延迟时间的变化较小，从而，可降低延时电路的制造工艺、供电电压和工作温度对延时电路的延迟时间T的影响，使得延迟时间T(包括上升沿和下降沿)的变化较小，提高延时电路对延迟时间精度的控制能力。

图14为本申请实施例提供的一种延时电路的结构示意图，如图14所示，本实施例的延时电路包括电位产生电路1和延迟单元2，电位产生电路1为图11所示的电路，具体结构描述可参见图11所示实施例中的描述，此处不再赘述，电位产生电路1输出第一衬底电位BP和第二衬底电位BN，延迟单元2包括第一反相器、第二反相器和电容C1，第一反相器包括P型晶体管TP1和N型晶体管TN1，第二反相器包括P型晶体管TP2和N型晶体管TN2。其中，延迟单元2中N型晶体管TN1的衬底端连接第二衬底电位BN，N型晶体管TN2的衬底端连接第二衬底电位BN。本实施例的延时电路中，电位产生电路1为延迟单元2中N型晶体管TN1和N型晶体管TN2的衬底端提供随第一参数变化而变化的第二衬底电位BN，当延迟单元2的输入端为上升沿时，可调节延时电路的下降沿延迟时间的变化值，使得延时电路的上升沿延迟时间的变化较小，从而，可降低延时电路的制造工艺、供电电压和工作温度对延时电路的上升沿延迟时间T的影响，使得上升沿延迟时间T的变化较小，提高延时电路对延迟时间精度的控制能力。

可以理解的是，在另一中延时电路中，还可以是延迟单元2中P型晶体管TP1的衬底端连接第一衬底电位BP，P型晶体管TP2的衬底端连接第一衬底电位BP，可调节延时电路的下降沿延迟时间的变化值，使得延时电路的下降沿延迟时间的变化较小。

图15为本申请实施例提供的一种延时电路的结构示意图，如图15所示，本实施例中的延时电路和图13所示的延时电路的区别在于，本实施例中的电位产生电路1为图12所示的电路，其它结构相同，所达到的效果也相同，此处不再赘述。

本申请实施例还提供一种延时电路，包括图9至图12任一所示的电位产生电路和延迟单元，延迟单元包括第一反相器，第一反相器包括第四晶体管和第五晶体管，第四晶体管的衬底端连接第一衬底电位，第五晶体管的衬底端连接第二衬底电位。

本实施例提供的延时电路，由于电位产生电路中第一衬底电位可随供电电压、工作温度和制造工艺中的任一项的变化而变化，从而可提供随第一参数变化而变化的第一衬底电位给第四晶体管的衬底端，第二衬底电位可随供电电压、工作温度和制造工艺中的任一项的变化而变化，从而可提供随第一参数变化而变化的第二衬底电位给第五晶体管的衬底端，因此可调节流经第一反相器的两个晶体管的电流，对流经反相器的两个晶体管的电流的变化值进行补偿，使得延时电路的延迟时间T的变化较小，提高延时电路对延迟时间精度的控制能力。

在上述两种延时电路中，记第一晶体管T1的沟道长度与第四晶体管的沟道长度之比为H，记第二晶体管T2的沟道长度与第五晶体管的沟道长度之比为L，记第一晶体管T1的沟道宽度与第四晶体管的沟道宽度之比为M，记第二晶体管T2的沟道宽度与第五晶体管的沟道宽度之比为N，H等于L，M等于N，可选的，H、L、M和N可以是1。可选的，第一晶体管和第四晶体管的类型可以相同，第二晶体管和第五晶体管的类型可以相同。

本申请实施例还提供一种反相器，图16为本申请实施例提供的一种反相器的结构示意图，如图16所示，该反相器包括：

P型晶体管TP1和N型晶体管TN1，P型晶体管TP1的源极端连接电源端，P型晶体管TP1的漏极端连接N型晶体管TN1的漏极端，N型晶体管TN1的源极端连接接地端，P型晶体管TP1的栅极端连接N型晶体管TN1的栅极端，并作为反相器的输入端，P型晶体管的漏极端作为反相器的输出端。

P型晶体管TP1的衬底端连接第一衬底电位，N型晶体管TN1的衬底端连接第二衬底电位，第一衬底电位随第一参数变化而变化，第二衬底电位随第一参数变化而变化，第一参数为反相器的供电电压、工作温度和制造工艺中的任一项。

其中，第一参数为反相器的供电电压或工作温度时，第一衬底电位随第一参数升高而升高，第一衬底电位随第一参数降低而降低；第二衬底电位随第一参数升高而降低，第二衬底电位随第一参数降低而升高。

本实施例提供的反相器，由于第一衬底电位可随供电电压、工作温度和制造工艺中的任一项的变化而变化，从而可提供随第一参数变化而变化的第一衬底电位给TP1的衬底端，第二衬底电位可随供电电压、工作温度和制造工艺中的任一项的变化而变化，从而可提供随第一参数变化而变化的第二衬底电位给TN1的衬底端，因此可调节流经反相器的P型晶体管TP1和N型晶体管TN1的电流，对流经反相器的两个晶体管的电流的变化值进行补偿，使得反向器的延迟时间T的变化较小，提高反相器对延迟时间精度的控制能力。

本申请实施例还提供一种延时电路，图17为本申请实施例提供的一种延时电路的结构示意图，如图17所示，本实施例的延时电路可以包括图16所示的反相器和电容C1，电容C1的一端连接接地端。在一种可实施的方式中，电容C1可以为电容阵列。

本实施例提供的延时电路，由于可对流经反相器的两个晶体管的电流的变化值进行补偿，使得反向器的延迟时间T的变化较小，进而可使得延时电路的延迟时间T的变化较小，提高延时电路对延迟时间精度的控制能力。

本申请实施例还提供一种逻辑门电路，包括：P型晶体管和N型晶体管，P型晶体管的衬底端连接第一衬底电位，N型晶体管的衬底端连接第二衬底电位，第一衬底电位和第二衬底电位随第一参数变化而变化，使得逻辑门电路从输入端到输出端的延迟时间随第一参数变化的变化值在第一范围内，第一参数包括逻辑门电路的供电电压、工作温度和制造工艺中的任一项。

具体来说，第一范围为一个较小的范围，例如为接近0的范围，如第一范围为1％或3％或5％，可以使得逻辑门电路从输入端到输出端的延迟时间在电源电压、工作温度和制造工艺中的任一项发生变化时的变化较小，提高逻辑门电路对延迟时间精度的控制能力。

实施例二

图18为本申请实施例提供的一种电位产生电路的结构示意图，如图18所示，本实施例的电位产生电路可以包括：第一晶体管T1和第二晶体管T2，其中，第一晶体管T1的衬底端的电位随第一参数变化而变化，第一参数为电位产生电路的供电电压、工作温度和制造工艺中的任一项。

其中，第一晶体管T1的栅极端连接第一晶体管T1的漏极端，第一晶体管T1的衬底端作为电位产生电路的输出端，第二晶体管T2的栅极端连接第二晶体管T2的漏极端。

具体地，第一晶体管T1的衬底端的电位即为输出端输出的电位，第一晶体管T1的衬底端的电位随第一参数变化而变化，因此，本实施例提供的电位产生电路可输出随供电电压、工作温度和制造工艺中的任一项变化而变化的电位。

具体来说，若第一参数为电位产生电路的供电电压或工作温度，第一晶体管T1的衬底端的电位随第一参数变化而变化，具体可以是：第一晶体管T1的衬底端的电位随第一参数升高而升高，第一晶体管T1的衬底端的电位随第一参数降低而降低，即二者是正比的关系。

在一种可实施的方式中，第一晶体管T1为P型晶体管，第二晶体管T2为N型晶体管。

在一种可实施的方式中，第一晶体管T1的源极端连接第一电压节点，第二晶体管T2的源极端连接第二电压节点，第一晶体管T1的漏极端连接第二晶体管T2的漏极端，第二晶体管T2的衬底端连接第二电压节点。

在该实施方式中，图19为本申请实施例提供的一种电位产生电路的结构示意图，如图19所示，本实施例的电位产生电路在图18所示电路的基础上，进一步地，还可以包括：恒流源21，恒流源21的第一端连接第一电压节点，恒流源21的第二端连接第三电压节点。

图20为本申请实施例提供的一种电位产生电路的结构示意图，如图20所示，本实施例的电位产生电路在图19所示电路的基础上，进一步地，还可以包括：误差放大器22，与第一晶体管T1构成反馈回路，第一晶体管T1的衬底端连接第一反馈回路的一个电压节点。

如图20所示，可选的，误差放大器22的负输入端连接第一电压节点，误差放大器22的正输入端连接第一参考电压V₁，误差放大器22的输出端连接第一晶体管T1的衬底端。

本实施例中，第一参考电压V₁可以是连接电源端，第三电压节点的电位大于第一参考电压V₁的电位。

图20所示的电位产生电路中，第三电压节点的电位大于第一参考电压V₁的电位，第一电压节点的电位小于第三电压节点的电位，例如第三电压节点电压可以为Vdd，第一参考电压V₁可以等于Vcc，Vdd大于Vcc。

图18至图20任一所示的电位产生电路，通过设置第一晶体管和第二晶体管，第一晶体管的栅极端连接第一晶体管的漏极端，第一晶体管的衬底端作为电位产生电路的输出端，第二晶体管的栅极端连接第二晶体管的漏极端，由于第一晶体管的衬底端的电位随第一参数变化而变化，从而，输出端可输出随供电电压、工作温度和制造工艺中的任一项变化而变化的电位。

图21为本申请实施例提供的一种电位产生电路的结构示意图，如图21所示，在图20所示电位产生电路的基础上，进一步地，还可以包括：缓冲器23，缓冲器23连接输出端，并输出衬底电位，衬底电位的值等于第一晶体管T1的衬底端的电位值。缓冲器23的输入电位和输出电位相同，缓冲器23用于增强第一晶体管T1的衬底端的电位的驱动能力，还可以对第一晶体管T1的衬底端隔离，避免第一晶体管T1的衬底端的电位受到干扰。

下面结合图22至图25示出另一种电位产生电路，图22为本申请实施例提供的一种电位产生电路的结构示意图，如图22所示，本实施例的电位产生电路可以包括：第一晶体管T1和第二晶体管T2，其中，第二晶体管T2的衬底端的电位随第一参数变化而变化，第一参数为电位产生电路的供电电压、工作温度和制造工艺中的任一项。

其中，第一晶体管T1的栅极端连接第一晶体管T1的漏极端,第二晶体管T2的栅极端连接第二晶体管T2的漏极端，第二晶体管的衬底端作为电位产生电路的输出端。

具体地，第二晶体管T2的衬底端的电位即为输出端输出的电位，第二晶体管T2的衬底端的电位随第一参数变化而变化，因此，本实施例提供的电位产生电路可输出随供电电压、工作温度和制造工艺中的任一项变化而变化的电位。

具体来说，若第一参数为电位产生电路的供电电压或工作温度，第二晶体管T2的衬底端的电位随第一参数变化而变化，具体可以是：第二晶体管T2的衬底端的电位随第一参数升高而降低，第二晶体管T2的衬底端的电位随第一参数降低而升高。

在一种可实施的方式中，第一晶体管T1为P型晶体管，第二晶体管T2为N型晶体管。

在一种可实施的方式中，第一晶体管T1的源极端连接第一电压节点，第二晶体管T2的源极端连接第二电压节点，第一晶体管T1的漏极端连接第二晶体管T2的漏极端，第一晶体管T1的衬底端连接第一电压节点。

在该实施方式中，图23为本申请实施例提供的一种电位产生电路的结构示意图，如图23所示，本实施例的电位产生电路在图22所示电路的基础上，进一步地，还可以包括：恒流源21，恒流源21的第一端连接第三电压节点，恒流源21的第二端连接第二电压节点。

图24为本申请实施例提供的一种电位产生电路的结构示意图，如图24所示，本实施例的电位产生电路在图23所示电路的基础上，进一步地，还可以包括：误差放大器22，与第二晶体管T2构成反馈回路，第二晶体管T2的衬底端连接第一反馈回路的一个电压节点。

如图24所示，可选的，误差放大器22的负输入端连接第二电压节点，误差放大器22的正输入端连接第一参考电压V₁，误差放大器22的输出端连接第二晶体管T2的衬底端。

本实施例中，第一电压节点可以是连接电源端Vcc，第一参考电压V₁可以是连接接地端Vss，第三电压节点的电位小于第一参考电压V₁的电位。

图24所示的电位产生电路中，第一电压节点连接电源端Vcc，第一参考电压V₁连接接地端Vss，第三电压节点的电位小于V₁的电位，例如，第三电压节点的电位小于0，第二电压节点的电位大于第三电压节点的电位。

图22至图24任一所示的电位产生电路，通过设置第一晶体管和第二晶体管，第一晶体管的栅极端连接第一晶体管的漏极端，第二晶体管的栅极端连接第二晶体管的漏极端，第二晶体管T2的衬底端的电位随第一参数变化而变化，第二晶体管的衬底端作为电位产生电路的输出端，由于第二晶体管的衬底端的电位随第一参数变化而变化，从而，输出端可输出随供电电压、工作温度和制造工艺中的任一项变化而变化的电位。

图25为本申请实施例提供的一种电位产生电路的结构示意图，如图25所示，在图24所示电位产生电路的基础上，进一步地，还可以包括：缓冲器23，缓冲器23连接输出端，并输出衬底电位，衬底电位的值等于第二晶体管T2的衬底端的电位值。缓冲器23的输入电位和输出电位相同，缓冲器23用于增强第二晶体管T2的衬底端的电位的驱动能力，还可以对第二晶体管T2的衬底端隔离，避免第二晶体管T2的衬底端的电位受到干扰。

下面结合具体实施例对本申请的电位产生电路的结构进行说明，本申请的电位产生电路的具体结构并不局限于下面任一种结构。

图26为本申请实施例提供的一种电位产生电路的结构示意图，如图26所示，本实施例的电位产生电路可以包括：第一晶体管T1、第二晶体管T2、恒流源21、误差放大器22和缓冲器23。

本实施例中，其中，第一晶体管T1为P型晶体管，第二晶体管T2为N型晶体管。第一晶体管T1的栅极端连接第一晶体管T1的漏极端，第二晶体管T2的栅极端连接第二晶体管T2的漏极端，第一晶体管T1的源极端连接电源端Vcc，第二晶体管T2的源极端连接恒流源21的第一端，第一晶体管T1的漏极端连接第二晶体管T2的漏极端。恒流源21的第二端连接Vkb，Vkb的电位小于0。

其中，误差放大器22与第二晶体管T2构成第一反馈回路，误差放大器22的负输入端连接第二晶体管T2的源极端和恒流源21的第一端，误差放大器22的正输入端连接接地端，误差放大器22的输出端连接第二晶体管T2的衬底端。

其中，缓冲器23连接第二晶体管T2的衬底端，并输出衬底电位，衬底电位的值等于第二晶体管T2的衬底端的电位值。

本实施例中，第二晶体管T2的衬底端的电位随第一参数变化而变化，具体地，第二晶体管T2的衬底端的电位随第一参数升高而降低，第二晶体管T2的衬底端的电位随第一参数降低而升高，第一参数为电位产生电路的供电电压、工作温度和制造工艺中的任一项。

以第一参数为工作温度为例，下面详细介绍第二晶体管T2的衬底端的电位随第一参数变化而变化的原理。

流经第二晶体管T2的电流Id＝μ*Cox*(W/L)*(Vgs-Vth)²，其中，μ为电子迁移率，Vth为阈值电压，例如工作温度升高时，电子迁移率μ变小，会导致流经第二晶体管T2的电流Id变小，对应的反相器的延迟时间变长，此时若调整Vgs-Vth变大可以补偿电子迁移率μ变小导致的电流变化，具体调整的数值可根据实际需求设置。图26所示的电位产生电路中，若温度升高，电子迁移率μ变小，流经第二晶体管T2的电流Id变小，为了保持恒流源的电流不变，需要将第二晶体管T2的衬底电位减小，此时衬底电位是随着温度升高而降低的。

第一参数为供电电压和制造工艺时，供电电压和制造工艺的变化均会导致流经第二晶体管T2的电流Id发生变化，进而导致延迟时间发生变化，补偿的原理和上述原理类似，此处不再赘述。

图27为本申请实施例提供的一种电位产生电路的结构示意图，如图27所示，本实施例的电位产生电路可以包括：第一晶体管T1、第二晶体管T2、恒流源21、误差放大器22和缓冲器23。

本实施例中，其中，第一晶体管T1为P型晶体管，第二晶体管T2为N型晶体管。第一晶体管T1的栅极端连接第一晶体管T1的漏极端，第二晶体管T2的栅极端连接第二晶体管T2的漏极端，第一晶体管T1的源极端连接恒流源21的第一端，第二晶体管T2的源极端连接接地端，第一晶体管T1的漏极端连接第二晶体管T2的漏极端。恒流源21的第二端连接Vdd。

其中，误差放大器22与第一晶体管T1构成第一反馈回路，误差放大器22的负输入端连接第一晶体管T1的源极端和恒流源21的第一端，误差放大器22的正输入端连接电源端Vcc，误差放大器22的输出端连接第一晶体管T1的衬底端。

其中，Vdd大于Vcc。

其中，缓冲器23连接第一晶体管T1的衬底端，并输出衬底电位，衬底电位的值等于第一晶体管T1的衬底端的电位值。

本实施例中，第一晶体管T1的衬底端的电位随第一参数变化而变化，具体地，第一晶体管T1的衬底端的电位随第一参数升高而升高，第一晶体管T1的衬底端的电位随第一参数降低而降低，第一参数为电位产生电路的供电电压、工作温度和制造工艺中的任一项。

以第一参数为工作温度为例，下面详细介绍第一晶体管T1的衬底端的电位随第一参数变化而变化的原理。

流经第一晶体管T1的电流Id＝μ*Cox*(W/L)*(Vgs-Vth)²，其中，μ为电子迁移率，Vth为阈值电压，例如工作温度升高时，电子迁移率μ变小，会导致流经第一晶体管T1的电流Id变小，对应的反相器的延迟时间变长，此时若调整Vgs-Vth变大可以补偿电子迁移率μ变小导致的电流变化，具体调整的数值可根据实际需求设置。图26所示的电位产生电路中，若温度升高，电子迁移率μ变小，流经第一晶体管T1的电流Id变小，为了保持恒流源的电流不变，需要将第一晶体管T1的衬底电位减小，此时衬底电位是随着温度升高而降低的。

第一参数为供电电压和制造工艺时，供电电压和制造工艺的变化均会导致流经第二晶体管T2的电流Id发生变化，进而导致延迟时间发生变化，补偿的原理和上述原理类似，此处不再赘述。

本申请实施例还提供一种延时电路，包括图18或图19或图20图21或图27所示的电位产生电路和延迟单元，延迟单元包括第一反相器，第一反相器包括第四晶体管和第五晶体管，第四晶体管的衬底端连接第一晶体管的衬底端的电位，第五晶体管的衬底端连接接地端，第四晶体管为P型晶体管，第五晶体管为N型晶体管。

其中，可选的，记第一晶体管的沟道长度与第四晶体管的沟道长度之比为H，记第二晶体管的沟道长度与第五晶体管的沟道长度之比为L，记第一晶体管的沟道宽度与第四晶体管的沟道宽度之比为M，记第二晶体管的沟道宽度与第五晶体管的沟道宽度之比为N，H等于L，M等于N。可选的，H、L、M和N可以是1。可选的，第一晶体管和第四晶体管的类型可以相同，第二晶体管和第五晶体管的类型可以相同。

本实施例提供的延时电路，由于电位产生电路中第一晶体管的衬底端的电位可随供电电压、工作温度和制造工艺中的任一项的变化而变化，从而可为反相器中的P型晶体管的衬底端提供随第一参数变化而变化的衬底电位，因此可调节流经反相器中的P型晶体管的电流，对流经反相器中的P型晶体管的电流的变化值进行补偿，使得延时电路的上升沿延迟时间T的变化较小，提高延时电路对上升沿延迟时间精度的控制能力。

本实施例提供的延时电路，可应用于需要精确控制延时电路的上升沿延迟时间的场景，例如可应用于DRAM中，可同时补偿电源电压、工作温度以及制造工艺中的任一项的变化对上升沿延迟时间的影响，使得上升沿延迟时间T的变化较小，提高延时电路对上升沿延迟时间精度的控制能力。

本申请实施例还提供一种延时电路，包括图22至图26任一所示的电位产生电路和延迟单元，延迟单元包括第一反相器，第一反相器包括第四晶体管和第五晶体管，第四晶体管的衬底端连接第一晶体管的衬底端的电位，第五晶体管的衬底端连接电源端，第四晶体管为P型晶体管，第五晶体管为N型晶体管。

其中，可选的，记第一晶体管的沟道长度与第四晶体管的沟道长度之比为H，记第二晶体管的沟道长度与第五晶体管的沟道长度之比为L，记第一晶体管的沟道宽度与第四晶体管的沟道宽度之比为M，记第二晶体管的沟道宽度与第五晶体管的沟道宽度之比为N，H等于L，M等于N。可选的，H、L、M和N可以是1。可选的，第一晶体管和第四晶体管的类型可以相同，第二晶体管和第五晶体管的类型可以相同。

本实施例提供的延时电路，由于电位产生电路中第二晶体管的衬底端的电位可随供电电压、工作温度和制造工艺中的任一项的变化而变化，从而可为反相器中的N型晶体管的衬底端提供随第一参数变化而变化的衬底电位，因此可调节流经反相器中的N型晶体管的电流，对流经反相器中的N型晶体管的电流的变化值进行补偿，使得延时电路的下降沿延迟时间T的变化较小，提高延时电路对下降沿延迟时间精度的控制能力。

本实施例提供的延时电路，可应用于需要精确控制延时电路的下降沿延迟时间的场景，例如可应用于DRAM中，可同时补偿电源电压、工作温度以及制造工艺中的任一项的变化对下降沿延迟时间的影响，使得下降沿延迟时间T的变化较小，提高延时电路对下降沿延迟时间精度的控制能力。

本申请实施例还提供一种延时电路，包括：第一电位产生电路、第二电位产生电路和延迟单元，其中，

第一电位产生电路为如图18或图19或20或图21或图27所示的电位产生电路；

第二电位产生电路为如图22至图26任一所示的电位产生电路；

延迟单元，延迟单元包括第一反相器，第一反相器包括第四晶体管和第五晶体管，第四晶体管的衬底端连接第一电位产生电路中的第一晶体管的衬底端的电位，第五晶体管的衬底端连接第二电位产生电路中的第二晶体管的衬底端的电位，第四晶体管为P型晶体管，第五晶体管为N型晶体管。

其中，可选的，记第一电位产生电路中的第一晶体管的沟道长度与第四晶体管的沟道长度之比为H1，记第一电位产生电路中的第二晶体管的沟道长度与第五晶体管的沟道长度之比为L1，记第一电位产生电路中的第一晶体管的沟道宽度与第四晶体管的沟道宽度之比为M1，记第一电位产生电路中的第二晶体管的沟道宽度与第五晶体管的沟道宽度之比为N1，H1等于L1，M1等于N1。可选的，H1、L1、M1和N1可以是1。

记第二电位产生电路中的第一晶体管的沟道长度与第四晶体管的沟道长度之比为H2，记第二电位产生电路中的第二晶体管的沟道长度与第五晶体管的沟道长度之比为L2，记第二电位产生电路中的第一晶体管的沟道宽度与第四晶体管的沟道宽度之比为M2，记第二电位产生电路中的第二晶体管的沟道宽度与第五晶体管的沟道宽度之比为N2，H2等于L2，M2等于N2。可选的，H2、L2、M2和N2可以是1。

本实施例提供的延时电路，可应用于需要精确控制延时电路的上升沿延时时间和下降沿延迟时间的场景，例如可应用于DRAM中，可同时补偿电源电压、工作温度以及制造工艺中的任一项的变化对上升沿延时时间和下降沿延迟时间的影响，使得上升沿延时时间T和下降沿延迟时间T的变化较小，提高延时电路对上升沿延时时间和下降沿延迟时间精度的控制能力。

需要说明的是，本申请实施例提供的延时电路，可根据延迟单元所实现的上升沿延迟和/或下降沿延迟来设置上述两个实施例中所示的电位产生电路与延迟单元中的反相器的连接关系，例如，某一延时电路实现的是上升沿延迟，该延时电路包括反相器，反相器包括P型晶体管和N型晶体管，则在该延时电路中设置第一电位产生电路，第一电位产生电路可为反相器中的P型晶体管的衬底端提供随第一参数变化而变化的衬底电位，从而可调节流经反相器中的P型晶体管的电流，对流经反相器中的P型晶体管的电流的变化值进行补偿，使得延时电路的上升沿延迟时间T的变化较小。又例如，某一延时电路实现的是下降沿延迟，该延时电路包括反相器，反相器包括P型晶体管和N型晶体管，则在该延时电路中设置第二电位产生电路，第二电位产生电路可为反相器中的N型晶体管的衬底端提供随第一参数变化而变化的衬底电位，从而可调节流经反相器中的N型晶体管的电流，对流经反相器中的N型晶体管的电流的变化值进行补偿，使得延时电路的下降沿延迟时间T的变化较小。又例如，某一延时电路实现的是上升沿和下降沿均延迟，该延时电路包括反相器，反相器包括P型晶体管和N型晶体管，则在该延时电路中设置第一电位产生电路和第二电位产生电路，第一电位产生电路可为反相器中的P型晶体管的衬底端提供随第一参数变化而变化的衬底电位，从而可调节流经反相器中的P型晶体管的电流，对流经反相器中的P型晶体管的电流的变化值进行补偿，使得延时电路的上升沿延迟时间T的变化较小，第二电位产生电路可为反相器中的N型晶体管的衬底端提供随第一参数变化而变化的衬底电位，从而可调节流经反相器中的N型晶体管的电流，对流经反相器中的N型晶体管的电流的变化值进行补偿，使得延时电路的下降沿延迟时间T的变化较小。从而，可使得延时电路的上升沿延迟时间T和下降沿延迟时间T的变化较小。提高延时电路对延迟时间(包括上升沿延迟时间和下降沿延迟时间)精度的控制能力。

下面结合图28-图30给出三种延时电路的示例，图28为本申请实施例提供的一种延时电路的结构示意图，如图28所示，本实施例的延时电路包括电位产生电路1和延迟单元2，电位产生电路1为图26所示的电路，具体结构描述可参见图26所示实施例中的描述，此处不再赘述，电位产生电路1输出衬底电位BN，延迟单元2包括反相器和电容C1，反相器包括P型晶体管TP1和N型晶体管TN1，P型晶体管TP1的衬底端连接电源端Vcc，N型晶体管TN1的衬底端连接衬底电位BN。本实施例的延时电路中，电位产生电路1为延迟单元2中的N型晶体管的衬底端提供随第一参数变化而变化的衬底电位，可调节延时电路的下降沿延迟时间的变化值，使得延时电路的下降沿延迟时间的变化较小，从而，可降低延时电路的制造工艺、供电电压和工作温度对延时电路的下降沿延迟时间T的影响，使得下降沿延迟时间T的变化较小，提高延时电路对下降沿延迟时间精度的控制能力。

图29为本申请实施例提供的一种延时电路的结构示意图，如图29所示，本实施例的延时电路包括电位产生电路1和延迟单元2，电位产生电路1为图27所示的电路，具体结构描述可参见图27所示实施例中的描述，此处不再赘述，电位产生电路1输出衬底电位BP，延迟单元2包括反相器和电容C1，反相器包括P型晶体管TP1和N型晶体管TN1，P型晶体管TP1的衬底端连接衬底电位BP，N型晶体管TN1的衬底端连接接地端。本实施例的延时电路中，电位产生电路1为延迟单元2中的P型晶体管的衬底端提供随第一参数变化而变化的衬底电位，可调节延时电路的上升沿延迟时间的变化值，使得延时电路的上升沿延迟时间的变化较小，从而，可降低延时电路的制造工艺、供电电压和工作温度对延时电路的上升沿延迟时间T的影响，使得上升沿延迟时间T的变化较小，提高延时电路对上升沿延迟时间精度的控制能力。

图30为本申请实施例提供的一种延时电路的结构示意图，如图30所示，本实施例的延时电路包括第一电位产生电路1、第二电位产生电路3和延迟单元2，第一电位产生电路1为图27所示的电路，具体结构描述可参见图27所示实施例中的描述，此处不再赘述，第一电位产生电路1输出衬底电位BN。第二电位产生电路3为图28所示的电路，具体结构描述可参见图28所示实施例中的描述，此处不再赘述，第二电位产生电路3输出衬底电位BP。延迟单元2包括反相器和电容C1，反相器包括P型晶体管TP1和N型晶体管TN1，P型晶体管TP1的衬底端连接第二电位产生电路3输出的衬底电位BP，N型晶体管TN1的衬底端连接第一电位产生电路1输出的衬底电位BN。本实施例的延时电路中，电位产生电路1为延迟单元2中的N型晶体管的衬底端提供随第一参数变化而变化的衬底电位，可调节延时电路的上升沿延迟时间的变化值，使得延时电路的上升沿延迟时间的变化较小，电位产生电路3为延迟单元2中的P型晶体管的衬底端提供随第一参数变化而变化的衬底电位，可调节延时电路的下降沿延迟时间的变化值，使得延时电路的下降沿延迟时间的变化较小，从而，可降低延时电路的制造工艺、供电电压和工作温度对延时电路的延迟时间T(包括上升沿延迟时间和下降沿延迟时间)的影响，使得延迟时间T的变化较小，提高延时电路对延迟时间精度的控制能力。

本申请实施例还提供一种反相器，图31为本申请实施例提供的一种反相器的结构示意图，如图31所示，该反相器包括：

P型晶体管TP2和N型晶体管TN2，P型晶体管TP2的源极端连接电源端，P型晶体管TP2的漏极端连接N型晶体管TN2的漏极端，N型晶体管TN2的源极端连接接地端，P型晶体管TP2的栅极端连接N型晶体管TN2的栅极端，并作为反相器的输入端，P型晶体管TP2的漏极端作为反相器的输出端。

P型晶体管TP2的衬底端连接衬底电位，N型晶体管TN2的衬底端连接接地端，衬底电位随第一参数变化而变化，第一参数为反相器的供电电压、工作温度和制造工艺中的任一项。

若第一参数为反相器的供电电压或工作温度，衬底电位随第一参数升高而升高，衬底电位随第一参数降低而降低。

本实施例提供的反相器，由于衬底电位可随供电电压、工作温度和制造工艺中的任一项的变化而变化，从而可提供随第一参数变化而变化的衬底电位给P型晶体管TP2的衬底端，因此可调节流经反相器的P型晶体管TP2的电流，对流经P型晶体管TP2的电流的变化值进行补偿，使得反向器的上升沿延迟时间T的变化较小，提高反相器对上升沿延迟时间精度的控制能力。

图32为本申请实施例提供的一种反相器的结构示意图，如图32所示，该反相器包括：P型晶体管TP2和N型晶体管TN2，P型晶体管TP2的源极端连接电源端，P型晶体管TP2的漏极端连接N型晶体管TN2的漏极端，N型晶体管TN2的源极端连接接地端，P型晶体管TP2的栅极端连接N型晶体管TN2的栅极端，并作为反相器的输入端，P型晶体管TP2的漏极端作为反相器的输出端。

N型晶体管TN2的衬底端连接衬底电位，P型晶体管TP2的衬底端连接电源端，衬底电位随第一参数变化而变化，第一参数为反相器的供电电压、工作温度和制造工艺中的任一项。

若第一参数为反相器的供电电压或工作温度，衬底电位随第一参数升高而降低，衬底电位随第一参数降低而升高。

本实施例提供的反相器，由于衬底电位可随供电电压、工作温度和制造工艺中的任一项的变化而变化，从而可提供随第一参数变化而变化的衬底电位给N型晶体管TN2的衬底端，因此可调节流经反相器的N型晶体管TN2的电流，对流经N型晶体管TN2的电流的变化值进行补偿，使得反向器的下降沿延迟时间T的变化较小，提高反相器对下降沿延迟时间精度的控制能力。

本申请实施例还提供一种延时电路，图33为本申请实施例提供的一种延时电路的结构示意图，如图33所示，本实施例的延时电路可以包括图31所示的反相器和电容C1，电容C1的一端连接接地端。在一种可实施的方式中，电容C1可以为电容阵列。

本实施例提供的延时电路，由于可对流经反相器的P型晶体管TP2的电流的变化值进行补偿，使得反向器的上升沿延迟时间T的变化较小，进而可使得延时电路的上升沿延迟时间T的变化较小，提高延时电路对上升沿延迟时间精度的控制能力。

本申请实施例还提供一种延时电路，图34为本申请实施例提供的一种延时电路的结构示意图，如图34所示，本实施例的延时电路可以包括图32所示的反相器和电容C1，电容C1的一端连接接地端。在一种可实施的方式中，电容C1可以为电容阵列。

本实施例提供的延时电路，由于可对流经反相器的N型晶体管TN2的电流的变化值进行补偿，使得反向器的下降沿延迟时间T的变化较小，进而可使得延时电路的下降沿延迟时间T的变化较小，提高延时电路对下降沿延迟时间精度的控制能力。

本申请实施例还提供一种逻辑门电路，包括：P型晶体管和N型晶体管，P型晶体管的衬底端连接衬底电位，N型晶体管的衬底端连接接地端，衬底电位随第一参数变化而变化，使得逻辑门电路从输入端到输出端的延迟时间随第一参数变化的变化值在第一范围内，第一参数包括逻辑门电路的供电电压、工作温度和制造工艺中的任一项。

具体来说，第一范围为一个较小的范围，例如为接近0的范围，如第一范围为1％或3％或5％，可以使得逻辑门电路从输入端到输出端的上升沿延迟时间在电源电压、工作温度和制造工艺中的任一项发生变化时的变化较小，提高逻辑门电路对上升沿延迟时间精度的控制能力。

本申请实施例还提供一种逻辑门电路，包括：P型晶体管和N型晶体管，N型晶体管的衬底端连接衬底电位，P型晶体管的衬底端连接电源端，衬底电位随第一参数变化而变化，使得逻辑门电路从输入端到输出端的延迟时间随第一参数变化的变化值在第一范围内，第一参数包括逻辑门电路的供电电压、工作温度和制造工艺中的任一项。

具体来说，第一范围为一个较小的范围，例如为接近0的范围，如第一范围为1％或3％或5％，可以使得逻辑门电路从输入端到输出端的下降沿延迟时间在电源电压、工作温度和制造工艺中的任一项发生变化时的变化较小，提高逻辑门电路对下降沿延迟时间精度的控制能力。

实施例三

图35为本申请实施例提供的一种控制电路的结构示意图，如图35所示，本实施例的控制电路电路可以包括：控制单元41、第一反馈单元42和第二反馈单元43，其中，第一反馈单元42用于根据控制单元41的电压和第一参考电压，输出第一反馈信号，第一反馈单元42的第一端与控制单元的第一端连接，第一反馈单元42的第二端为第一参考电压的输入端，第一反馈单元42的输出端与控制单元41的第二端及第二反馈单元43的第一端连接。

第二反馈单元43用于根据第一反馈单元42输出的电压和第二参考电压，输出第二反馈信号，第二反馈单元43的第二端为第二参考电压的输入端，第二反馈单元43的输出端与控制单元41的第三端连接。

控制单元41用于根据第一反馈信号，调节控制单元41的第二端的电压，根据第二反馈信号，调节控制单元41的第三端的电压，以使控制单元41的电流随第一参数变化的变化值在第一范围内，第一参数包括控制电路的制造工艺、供电电压和工作温度中的至少一项，控制单元41的第四端连接第一电源端，控制单元41的第五端连接负电源端。其中，具体来说，第一范围为一个较小的范围，例如为接近0的范围，如第一范围为1％或3％或5％，从而可使得控制单元41的电流随第一参数变化的变化较小。

图36为本申请实施例提供的一种控制电路的结构示意图，如图36所示，本实施例与图35所示实施例的区别在于，控制单元41的第四端连接第二电源端，控制单元41的第五端连接接地端Vgg。

图35和图36所示的控制电路，通过设置控制单元、第一反馈单元和第二反馈单元，第一反馈单元的第一端与控制单元的第一端连接，第一反馈单元的第二端为第一参考电压的输入端，第一反馈单元的输出端与控制单元的第二端及第二反馈单元的第一端连接，第二反馈单元的第二端为第二参考电压的输入端，第二反馈单元的输出端与控制单元的第三端连接。第一反馈单元用于根据控制单元的电压和第一参考电压，输出第一反馈信号，第二反馈单元用于根据第一反馈单元输出的电压和第二参考电压，输出第二反馈信号，控制单元用于根据第一反馈信号，调节控制单元的第二端的电压，根据第二反馈信号，调节控制单元的第三端的电压，以使控制单元的电流随第一参数变化的变化值在第一范围内，第一参数为供电电压、工作温度和制造工艺中的任一项，从而，控制单元的第二端和控制单元的第三端可分别输出随供电电压、工作温度和制造工艺中的任一项变化而变化的电压。

图37为本申请实施例提供的一种控制电路的结构示意图，如图37所示，本实施例的控制电路电路在图35所示电路的基础上，进一步地，控制单元41可以包括反相器411和恒流源412，其中，反相器411的第一端连接第一电源端；

恒流源412的第一端与反相器411的第二端连接，恒流源412的第二端连接负电源端；

反相器411的输入端与反相器411的输出端短接。

图38为本申请实施例提供的一种控制电路的结构示意图，如图38所示，本实施例的控制电路电路在图37所示电路的基础上，进一步地，反相器411包括第一晶体管T1和第二晶体管T2，第一晶体管T1的衬底端连接第二反馈单元43的输出端，第二晶体管T2的衬底端连接第一反馈单元42的输出端；

第一晶体管T1的第一端接第一电源端，第一晶体管T1的第二端接第二晶体管T2的第一端，第一晶体管T1的控制端和第二晶体管T2的控制端连接，第二晶体管T2的第二端与恒流源412的第一端连接。

本实施例中，控制单元41用于根据第一反馈信号，调节第二晶体管T2的衬底端的电压，根据第二反馈信号，调节第一晶体管T1的衬底端的电压。

本实施例提供的控制电路，控制单元用于根据第一反馈信号，调节第二晶体管的衬底端的电压，根据第二反馈信号，调节第一晶体管的衬底端的电压，以使控制单元的电流随第一参数变化的变化值在第一范围内，第一参数为供电电压、工作温度和制造工艺中的任一项，从而，第一晶体管的衬底端和第二晶体管的衬底端可分别输出随供电电压、工作温度和制造工艺中的任一项变化而变化的电压。

图39为本申请实施例提供的一种控制电路的结构示意图，如图39所示，本实施例的控制电路电路在图36所示电路的基础上，进一步地，控制单元41可以包括反相器411和恒流源412，反相器411的第一端连接接地端；

恒流源412的第一端与反相器411的第二端连接，恒流源412的第二端连接第二电源端；

反相器411的输入端与反相器411的输出端短接。

图40为本申请实施例提供的一种控制电路的结构示意图，如图40所示，本实施例的控制电路电路在图39所示电路的基础上，进一步地，反相器411包括第一晶体管T1和第二晶体管T2，第一晶体管T1的衬底端连接第一反馈单元的输出端，第二晶体管T2的衬底端连接第二反馈单元43的输出端。

第一晶体管T1的第一端接恒流源的第一端，第一晶体管T1的第二端接第二晶体管T2的第一端，第一晶体管T1的控制端和第二晶体管T2的控制端连接，第二晶体管T2的第二端连接接地端。

本实施例中，控制单元41用于根据第一反馈信号，调节第二晶体管T2的衬底端的电压，根据第二反馈信号，调节第一晶体管T1的衬底端的电压。

本实施例提供的控制电路，控制单元用于根据第一反馈信号，调节第二晶体管的衬底端的电压，根据第二反馈信号，调节第一晶体管的衬底端的电压，以使控制单元的电流随第一参数变化的变化值在第一范围内，第一参数为供电电压、工作温度和制造工艺中的任一项，从而，第一晶体管的衬底端和第二晶体管的衬底端可分别输出随供电电压、工作温度和制造工艺中的任一项变化而变化的电压。

在图38和图40所示的控制电路中，第一晶体管为P型晶体管，第二晶体管为N型晶体管。

下面结合附图详细说明第一反馈单元和第二反馈单元的具体可实施的结构。

图41为本申请实施例提供的一种控制电路的结构示意图，如图41所示，本实施例的控制电路电路在图38所示电路的基础上，进一步地，第一反馈单元42包括第一误差放大器421，第一误差放大器421的负输入端与控制单元41的第一端连接，第一误差放大器421的正输入端为第一参考电压的输入端，第一误差放大器421的输出端与控制单元41的第二端及第二反馈单元43的第一端连接。

如图41所示，进一步地，第二反馈单元43包括第二误差放大器431、第一电阻R1、第二电阻R2和第三晶体管T3，其中，第二误差放大器431的负输入端为第二参考电压的输入端，第二误差放大器431的正输入端与第一电阻R1的第一端和第二电阻R2的第一端连接，第二误差放大器431的输出端连接第三晶体管T3的控制端；

第一电阻R1的第二端连接第三晶体管T3的第一端与控制单元41的第三端；

第二电阻R2的第二端连接第一反馈单元的输出端与控制单元41的第二端；

第三晶体管的第二端连接第一电源端。

图42为本申请实施例提供的一种控制电路的结构示意图，如图42所示，本实施例的控制电路电路在图40所示电路的基础上，进一步地，第一反馈单元42包括第一误差放大器421，第一误差放大器421的负输入端与控制单元41的第一端连接，第一误差放大器421的正输入端为第一参考电压的输入端，第一误差放大器421的输出端与控制单元41的第二端及第二反馈单元43的第一端连接。

如图42所示，进一步地，第二反馈单元43包括第二误差放大器431、第一电阻R1、第二电阻R2和第三晶体管T3，其中，第二误差放大器431的负输入端为第二参考电压的输入端，第二误差放大器431的正输入端与第一电阻R1的第一端和第二电阻R2的第一端连接，第二误差放大器431的输出端连接第三晶体管T3的控制端；

第一电阻R1的第二端连接第一反馈单元的输出端与控制单元41的第二端；

第二电阻R2的第二端连接第三晶体管T3的第一端与控制单元41的第三端；

第三晶体管的第二端连接接地端。

在图41或图42所示的控制电路中，进一步地，还可以包括第一缓冲器和第二缓冲器，图43为本申请实施例提供的一种控制电路的结构示意图，图44为本申请实施例提供的一种控制电路的结构示意图，如图43和图44所示，在图41或图42所示的控制电路的基础上，进一步地，还可以包括：第一缓冲器44和第二缓冲器45，其中，第一缓冲器44连接第一晶体管T1的衬底端，并输出第一衬底电压，第一衬底电压的值等于第一晶体管T1的衬底端的电压值，第一缓冲器44的输入电压和输出电压相同，第一缓冲器44用于增强第一晶体管T1的衬底端的电位的驱动能力，还可以对第一晶体管T1的衬底端隔离，避免第一晶体管T1的衬底端的电位受到干扰。

第二缓冲器45连接第二晶体管T2的衬底端，并输出第二衬底电压，第二衬底电压的值等于第一晶体管T1的衬底端的电压值，第二缓冲器45用于增强第二晶体管T2的衬底端的电位的驱动能力，还可以对第二晶体管T2的衬底端隔离，避免第二晶体管T2的衬底端的电位受到干扰。

需要说明的是，在图35-图44所示的控制电路中，第一电源端的电压例如为Vcc，第二参考电压可以为Vcc/2，负电源端的电压可以为小于0的电压值，第一参考电压可以为0。

第二电源端的电压大于第一参考电压的电压，第二参考电压的值可以为第一参考电压的一半，例如，第二电源端的电压为Vdd，第一参考电压为Vcc，Vdd大于Vcc，第二参考电压的值可以为Vcc/2。

下面结合具体实施例对本申请的控制电路的结构进行说明，本申请的控制电路的具体结构并不局限于下面任一种结构。

具体地，本实施例的控制电路的具体结构可参见图11和图12所示的电路结构，图11和图12所示的电位产生电路即为本实施例中的控制电路，工作原理相同，详细可参见图11和图12所示实施例的描述，此处不再赘述。

申请实施例还提供一种延时电路，包括图35-图44任一所示的控制电路和延迟单元，其中，控制电路中的控制单元的第二端与延迟单元的第一端连接，控制单元的第三端与延迟单元的第二端连接，控制电路用于控制延迟单元的上升沿延迟时间和/或下降沿延迟时间随第一参数变化的变化值在第一范围内。

可选的，延迟单元包括反相器，反相器包括第四晶体管和第五晶体管，控制单元的第三端与第四晶体管的衬底端连接，控制单元的第二端与第五晶体管的衬底端连接。

可选的，第四晶体管为P型晶体管，第五晶体管为N型晶体管。

本实施例中，可选的，延时电路中控制电路为图38或图40或图41-图44任一所示的控制电路时，记第一晶体管的沟道长度与第四晶体管的沟道长度之比为H，记第二晶体管的沟道长度与第五晶体管的沟道长度之比为L，记第一晶体管的沟道宽度与第四晶体管的沟道宽度之比为M，记第二晶体管的沟道宽度与第五晶体管的沟道宽度之比为N，H等于L，M等于N。

本实施例提供的延时电路，由于控制单元的第二端和控制单元的第三端可分别输出随第一参数(为供电电压、工作温度和制造工艺中的任一项)变化而变化的电压。从而可为第四晶体管的衬底端提供随第一参数变化而变化的第一衬底电压，可为第五晶体管的衬底端提供随第一参数变化而变化的第二衬底电压，因此可调节流经反相器的两个晶体管的电流随第一参数变化的变化值在第一范围内，对流经反相器的两个晶体管的电流的变化值进行补偿，使得延时电路的延迟时间T的变化较小，提高延时电路对延迟时间精度的控制能力。

需要说明的是，本申请实施例中可根据延时电路所包括的反相器的个数及延迟时间补偿的需求设置控制电路与反相器的连接关系，反相器中P型晶体管的衬底端连接控制电路中P型晶体管的衬底端，可调节延时电路的上升沿延迟时间的变化值，反相器中N型晶体管的衬底端连接控制电路中N型晶体管的衬底端，可调节延时电路的下降沿延迟时间的变化值，具体可根据所需调节的上升沿和/或下降沿延迟时间的变化值，设置控制电路与反相器的连接关系。本申请实施例提供的控制电路，可应用于上升沿和/或下降沿均延迟的延时电路中，可降低延时电路的制造工艺、供电电压和工作温度对延时电路的延迟时间T的影响，使得延迟时间T(包括上升沿和/或下降沿)的变化较小，提高延时电路对延迟时间精度的控制能力。

图13-图15给出两种延时电路的示例，也适用于本实施例中，图13-图15中所示的电位产生电路即为本实施例中具体的控制电路，可参见图13-图15中具体的描述，此处不再赘述。

实施例四

图45为本申请实施例提供的一种控制电路的结构示意图，如图45所示，本实施例的控制电路电路可以包括：控制单元51和反馈单元52，其中，

反馈单元52用于根据控制单元51的电压和参考电压，输出反馈信号，其第一端与控制单元51的第一端连接，其第二端为参考电压的输入端，其输出端与控制单元51的第二端连接。

控制单元51用于根据反馈信号，调节控制单元51的第二端的电压，以使控制单元51的电流随第一参数变化的变化值在第一范围内，第一参数包括控制电路的制造工艺、供电电压和工作温度中的至少一项，控制单元51的第三端连接第一电源端，控制单元51的第四端连接负电源端。

具体来说，第一范围为一个较小的范围，例如为接近0的范围，如第一范围为1％或3％或5％，从而可使得控制单元41的电流随第一参数变化的变化较小。

图46为本申请实施例提供的一种控制电路的结构示意图，如图46所示，本实施例与图45所示实施例的区别在于，控制单元51的第三端连接第二电源端，控制单元51的第四端连接接地端Vgg。

图45和图46所示的控制电路，通过设置控制单元和反馈单元，反馈单元用于根据控制单元的电压和参考电压，输出反馈信号，控制单元用于根据反馈信号，调节控制单元的第二端的电压，以使控制单元的电流随第一参数变化的变化值在第一范围内，第一参数为供电电压、工作温度和制造工艺中的任一项，从而，控制单元的第二端可输出随供电电压、工作温度和制造工艺中的任一项变化而变化的电压。

图47为本申请实施例提供的一种控制电路的结构示意图，如图47所示，本实施例的控制电路电路在图45所示电路的基础上，进一步地，控制单元51可以包括反相器511和恒流源512，反相器511的第一端连接第一电源端，恒流源512的第一端与反相器511的第二端连接，恒流源512的第二端连接负电源端，反相器511的输入端与反相器511的输出端短接。

图48为本申请实施例提供的一种控制电路的结构示意图，如图48所示，本实施例的控制电路电路在图47所示电路的基础上，进一步地，反相器411包括第一晶体管T1和第二晶体管T2，第一晶体管T1的衬底端连接第一电源端，第二晶体管T2的衬底端连接反馈单元52的输出端；

第一晶体管T1的第一端接第一电源端，第一晶体管T1的第二端接第二晶体管T2的第一端，第一晶体管T1的控制端和第二晶体管T2的控制端连接，第二晶体管T2的第二端与恒流源的第一端连接。

本实施例中，控制单元41用于根据反馈信号，调节第二晶体管T2的衬底端的电压。

本实施例提供的控制电路，控制单元用于根据反馈信号，调节第二晶体管的衬底端的电压，以使控制单元的电流随第一参数变化的变化值在第一范围内，第一参数为供电电压、工作温度和制造工艺中的任一项，从而，第二晶体管的衬底端可分别输出随供电电压、工作温度和制造工艺中的任一项变化而变化的电压。

图49为本申请实施例提供的一种控制电路的结构示意图，如图49所示，本实施例的控制电路电路在图46所示电路的基础上，进一步地，控制单元51可以包括反相器511和恒流源512，其中，反相器511的第一端连接接地端，恒流源512的第一端与反相器511的第二端连接，恒流源512的第二端连接第二电源端，反相器511的输入端与反相器511的输出端短接。

图50为本申请实施例提供的一种控制电路的结构示意图，如图50所示，本实施例的控制电路电路在图49所示电路的基础上，进一步地，反相器511包括第一晶体管T1和第二晶体管T2，第一晶体管T1的衬底端连接反馈单元的输出端，第二晶体管的衬底端连接接地端；

第一晶体管T1的第一端连接恒流源的第一端，第一晶体管T1的第二端连接第二晶体管T2的第一端，第一晶体管T1的控制端和第二晶体管T2的控制端连接，第二晶体管T2的第二端连接接地端。

本实施例中，控制单元51用于根据反馈信号，调节第一晶体管T1的衬底端的电压。

本实施例提供的控制电路，控制单元用于根据反馈信号，调节第一晶体管的衬底端的电压，以使控制单元的电流随第一参数变化的变化值在第一范围内，第一参数为供电电压、工作温度和制造工艺中的任一项，从而，第一晶体管的衬底端可分别输出随供电电压、工作温度和制造工艺中的任一项变化而变化的电压。

在图48和图50所示的控制电路中，第一晶体管为P型晶体管，第二晶体管为N型晶体管。

下面结合附图详细说明反馈单元的具体可实施的结构。

图51为本申请实施例提供的一种控制电路的结构示意图，如图51所示，本实施例的控制电路电路在图48所示电路的基础上，进一步地，反馈单元52包括误差放大器521，误差放大器521的负输入端与恒流源512的第一端和第二晶体管T2的第二端连接，误差放大器521的正输入端为参考电压输入端，误差放大器521的输出端与第二晶体管T2的衬底端连接。

图52为本申请实施例提供的一种控制电路的结构示意图，如图52所示，本实施例的控制电路电路在图51所示电路的基础上，进一步地，还可以包括：

缓冲器53，缓冲器53连接第二晶体管T2的衬底端，并输出第一衬底电压，第一衬底电压的值等于第二晶体管T2的衬底端的电压值。

图53为本申请实施例提供的一种控制电路的结构示意图，如图53所示，本实施例的控制电路电路在图50所示电路的基础上，进一步地，反馈单元52包括误差放大器521，误差放大器521的负输入端与恒流源512的第一端和第一晶体管T1的第一端连接，误差放大器521的负输入端为参考电压输入端，误差放大器521的输出端与述第一晶体管T1的衬底端连接。

图54为本申请实施例提供的一种控制电路的结构示意图，如图54所示，本实施例的控制电路电路在图53所示电路的基础上，进一步地，还可以包括：缓冲器53，缓冲器53连接第一晶体管T1的衬底端，并输出第二衬底电压，第二衬底电压的值等于第一晶体管T1的衬底端的电压值。

需要说明的是，在图45-图54所示的控制电路中，第一电源端的电压例如为Vcc，第二参考电压可以为Vcc/2，负电源端的电压可以为0或小于0，第一参考电压可以为0。

第二电源端的电压大于第一参考电压的电压，第二参考电压的值可以为第一参考电压的一半，例如，第二电源端的电压为Vdd，第一参考电压为Vcc，Vdd大于Vcc，第二参考电压的值可以为Vcc/2。

下面结合具体实施例对本申请的控制电路的结构进行说明，本申请的控制电路的具体结构并不局限于下面任一种结构。

具体地，本实施例的控制电路的具体结构可参见图26和图27所示的电路结构，图26和图27所示的电位产生电路即为本实施例中的控制电路，工作原理相同，详细可参见图26和图27所示实施例的描述，此处不再赘述。

本申请实施例还提供一种延时电路，包括图45-图54任一所示的控制电路和延迟单元，其中，控制单元的第二端与延迟单元的第一端连接，控制电路用于控制延迟单元的上升沿延迟时间和/或下降沿延迟时间随第一参数变化的变化值在第一范围内。

可选的，延迟单元包括反相器，反相器包括第四晶体管和第五晶体管，控制单元的第二端与第四晶体管的衬底端或第五晶体管的衬底端连接。

可选的，第四晶体管为P型晶体管，第五晶体管为N型晶体管。

控制单元的第五端连接负电源端时，控制单元的第二端与第五晶体管的衬底端连接。

控制单元的第三端连接第二电源端，控制单元的第四端连接接地端时，控制单元的第二端与第四晶体管的衬底端连接。

本实施例中，可选的，延时电路中控制电路为图48或图50或图51-图54任一所示的控制电路时，记第一晶体管的沟道长度与第四晶体管的沟道长度之比为H，记第二晶体管的沟道长度与第五晶体管的沟道长度之比为L，记第一晶体管的沟道宽度与第四晶体管的沟道宽度之比为M，记第二晶体管的沟道宽度与第五晶体管的沟道宽度之比为N，H等于L，M等于N。

本实施例提供的延时电路，由于控制单元的第二端可输出随第一参数(为供电电压、工作温度和制造工艺中的任一项)变化而变化的电压。从而可为第四晶体管的衬底端提供随第一参数变化而变化的第一衬底电压，因此可调节流经反相器的第四晶体管的电流随第一参数变化的变化值在第一范围内，对流经反相器的第四晶体管的电流的变化值进行补偿，使得延时电路的上升沿延迟时间T的变化较小，提高延时电路对上升沿延迟时间精度的控制能力。

或者可为第五晶体管的衬底端提供随第一参数变化而变化的第一衬底电压，因此可调节流经反相器的第五晶体管的电流随第一参数变化的变化值在第一范围内，对流经反相器的第五晶体管的电流的变化值进行补偿，使得延时电路的下降沿延迟时间T的变化较小，提高延时电路对下降沿延迟时间精度的控制能力。

需要说明的是，本申请实施例提供的延时电路，可根据延迟单元所实现的上升沿延迟和/或下降沿延迟来设置上述两个实施例中所示的控制电路与延迟单元中的反相器的连接关系，例如，某一延时电路实现的是上升沿延迟，该延时电路包括反相器，反相器包括P型晶体管和N型晶体管，则在该延时电路中设置第一控制电路，第一控制电路可调节反相器中的P型晶体管的衬底端的电压，从而可调节流经反相器中的P型晶体管的电流，使得流经反相器中的P型晶体管的电流随第一参数变化的变化值在第一范围内，对流经反相器中的P型晶体管的电流的变化值进行补偿，使得延时电路的上升沿延迟时间T的变化较小。又例如，某一延时电路实现的是下降沿延迟，该延时电路包括反相器，反相器包括P型晶体管和N型晶体管，则在该延时电路中设置第二控制电路，第二控制电路可调节反相器中的N型晶体管的衬底端的电压，从而可调节流经反相器中的N型晶体管的电流，使得流经反相器中的N型晶体管的电流随第一参数变化的变化值在第一范围内，对流经反相器中的N型晶体管的电流的变化值进行补偿，使得延时电路的下降沿延迟时间T的变化较小。又例如，某一延时电路实现的是上升沿和下降沿均延迟，该延时电路包括反相器，反相器包括P型晶体管和N型晶体管，则在该延时电路中设置第一控制电路和第二控制电路，第一控制电路可调节反相器中的P型晶体管的衬底端的电压，从而可调节流经反相器中的P型晶体管的电流，使得流经反相器中的P型晶体管的电流随第一参数变化的变化值在第一范围内，对流经反相器中的P型晶体管的电流的变化值进行补偿，使得延时电路的上升沿延迟时间T的变化较小，第二控制电路可调节反相器中的N型晶体管的衬底端的电压，从而可调节流经反相器中的N型晶体管的电流，使得流经反相器中的N型晶体管的电流随第一参数变化的变化值在第一范围内，对流经反相器中的N型晶体管的电流的变化值进行补偿，使得延时电路的下降沿延迟时间T的变化较小。从而，可使得延时电路的上升沿延迟时间T和下降沿延迟时间T的变化较小。提高延时电路对延迟时间(包括上升沿延迟时间和下降沿延迟时间)精度的控制能力。

图28-图30给出两种延时电路的示例，也适用于本实施例中，图28-图30中所示的电位产生电路即为本实施例中具体的控制电路，可参见图28-图30中具体的描述，此处不再赘述。

上述实施例中的恒流源例如可以用镜像电流源，镜像端的电流可以是与温度系数无关的电流，或者该电流与温度、电压等均无关；上述实施例中的恒流源也可以采用其他方式实现。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (20)

1.一种电位产生电路，其特征在于，包括：

第一晶体管，所述第一晶体管的衬底端的电位随第一参数变化而变化，所述第一参数为所述电位产生电路的供电电压、工作温度和制造工艺中的任一项；

第二晶体管，所述第二晶体管的衬底端的电位随所述第一参数变化而变化；

其中，所述第一晶体管的栅极端连接所述第一晶体管的漏极端，所述第一晶体管的衬底端作为所述电位产生电路的第一输出端；所述第二晶体管的栅极端连接所述第二晶体管的漏极端，所述第二晶体管的衬底端作为所述电位产生电路的第二输出端。

2.根据权利要求1所述的电位产生电路，其特征在于，所述第一参数为所述电位产生电路的供电电压或工作温度，所述第一晶体管的衬底端的电位随所述第一参数升高而升高，所述第一晶体管的衬底端的电位随所述第一参数降低而降低；所述第二晶体管的衬底端的电位随所述第一参数升高而降低，所述第二晶体管的衬底端的电位随所述第一参数降低而升高。

3.根据权利要求1所述的电位产生电路，其特征在于，所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管。

4.根据权利要求3所述的电位产生电路，其特征在于，所述第一晶体管的源极端连接第一电压节点，所述第二晶体管的源极端连接第二电压节点，所述第一晶体管的漏极端连接所述第二晶体管的漏极端。

5.根据权利要求4所述的电位产生电路，其特征在于，还包括：

恒流源，所述恒流源的第一端连接所述第二电压节点，所述恒流源的第二端连接第三电压节点。

6.根据权利要求5所述的电位产生电路，其特征在于，还包括：

第一误差放大器，与所述第二晶体管构成第一反馈回路，所述第二晶体管的衬底端连接所述第一反馈回路的一个电压节点；

第二误差放大器和第三晶体管，所述第二误差放大器和所述第三晶体管构成第二反馈回路，所述第一晶体管的衬底端连接所述第二反馈回路的一个电压节点。

7.根据权利要求6所述的电位产生电路，其特征在于，所述第一误差放大器的负输入端连接所述第二电压节点，所述第一误差放大器的正输入端连接第一参考电压，所述第一误差放大器的输出端连接所述第二晶体管的衬底端；

所述第二误差放大器的负输入端连接第二参考电压，所述第二误差放大器的正输入端连接第四电压节点，所述第二误差放大器的输出端连接所述第三晶体管的栅极端，所述第三晶体管的源极端连接所述第一电压节点，所述第三晶体管的漏极端通过第一电阻耦合到所述第四电压节点，所述第一误差放大器的输出端通过第二电阻耦合到所述第四电压节点。

8.根据权利要求7所述的电位产生电路，其特征在于，所述第一电压节点连接电源端，所述第一参考电压连接接地端，所述第三电压节点的电位小于所述第一参考电压的电位。

9.根据权利要求4所述的电位产生电路，其特征在于，还包括：

恒流源，所述恒流源的第一端连接第三电压节点，所述恒流源的第二端连接第一电压节点。

10.根据权利要求9所述的电位产生电路，其特征在于，还包括：

第一误差放大器，与所述第一晶体管构成第一反馈回路，所述第一晶体管的衬底端连接所述第一反馈回路的一个电压节点；

第二误差放大器和第三晶体管，所述第二误差放大器和所述第三晶体管构成第二反馈回路，所述第二晶体管的衬底端连接所述第二反馈回路的一个电压节点。

11.根据权利要求10所述的电位产生电路，其特征在于，所述第一误差放大器的负输入端连接所述第一电压节点，所述第一误差放大器的正输入端连接第一参考电压，所述第一误差放大器的输出端连接所述第一晶体管的衬底端；

所述第二误差放大器的负输入端连接第二参考电压，所述第二误差放大器的正输入端连接第四电压节点，所述第二误差放大器的输出端连接所述第三晶体管的栅极端，所述第三晶体管的源极端连接所述第二电压节点，所述第三晶体管的漏极端通过第二电阻耦合到所述第四电压节点，所述第一误差放大器的输出端通过第一电阻耦合到所述第四电压节点。

12.根据权利要求11所述的电位产生电路，其特征在于，所述第二电压节点连接接地端，所述第一参考电压连接电源端，所述第三电压节点的电位大于所述第一参考电压的电位。

13.根据权利要求1-12任一项所述的电位产生电路，其特征在于，还包括：

第一缓冲器，所述第一缓冲器连接所述第一输出端，并输出第一衬底电位，所述第一衬底电位的值等于所述第一晶体管的衬底端的电位值；

第二缓冲器，所述第二缓冲器连接所述第二输出端，并输出第二衬底电位，所述第二衬底电位的值等于所述第二晶体管的衬底端的电位值。

14.一种延时电路，其特征在于，包括：

如权利要求1-12任一项所述的电位产生电路；

延迟单元，所述延迟单元包括第一反相器，所述第一反相器包括第四晶体管和第五晶体管，所述第四晶体管的衬底端连接所述第一晶体管的衬底端的电位，所述第五晶体管的衬底端连接所述第二晶体管的衬底端的电位；

或者，

如权利要求13所述的电位产生电路；

延迟单元，所述延迟单元包括第一反相器，所述第一反相器包括第四晶体管和第五晶体管，所述第四晶体管的衬底端连接所述第一衬底电位，所述第五晶体管的衬底端连接所述第二衬底电位。

15.根据权利要求14所述的延时电路，其特征在于，记所述第一晶体管的沟道长度与所述第四晶体管的沟道长度之比为H，记所述第二晶体管的沟道长度与所述第五晶体管的沟道长度之比为L，记所述第一晶体管的沟道宽度与所述第四晶体管的沟道宽度之比为M，记所述第二晶体管的沟道宽度与所述第五晶体管的沟道宽度之比为N，所述H等于所述L，所述M等于所述N。

16.一种反相器，其特征在于，包括：

P型晶体管和N型晶体管，所述P型晶体管的源极端连接电源端，所述P型晶体管的漏极端连接所述N型晶体管的漏极端，所述N型晶体管的源极端连接接地端，所述P型晶体管的栅极端连接所述N型晶体管的栅极端，并作为所述反相器的输入端，所述P型晶体管的漏极端作为所述反相器的输出端；

所述P型晶体管的衬底端连接第一衬底电位，所述N型晶体管的衬底端连接第二衬底电位，所述第一衬底电位随第一参数变化而变化，所述第二衬底电位随所述第一参数变化而变化，所述第一参数为所述反相器的供电电压、工作温度和制造工艺中的任一项。

17.根据权利要求16所述的反相器，其特征在于，

所述第一参数为所述反相器的供电电压或工作温度，

所述第一衬底电位随所述第一参数升高而升高，所述第一衬底电位随所述第一参数降低而降低；所述第二衬底电位随所述第一参数升高而降低，所述第二衬底电位随所述第一参数降低而升高。

18.一种延时电路，其特征在于，包括：

如权利要求16或17所述的反相器；

电容，其一端与所述反相器的输出端连接，其另一端连接所述电源端或所述接地端。

19.根据权利要求18所述的延时电路，其特征在于，所述电容为电容阵列。

20.一种逻辑门电路，其特征在于，包括：

P型晶体管和N型晶体管，所述P型晶体管的衬底端连接第一衬底电位，所述N型晶体管的衬底端连接第二衬底电位，所述第一衬底电位和所述第二衬底电位随第一参数变化而变化，使得所述逻辑门电路从输入端到输出端的延迟时间随所述第一参数变化的变化值在第一范围内，所述第一参数包括所述逻辑门电路的供电电压、工作温度和制造工艺中的任一项。

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