JPH07240670A - リング発振回路 - Google Patents

リング発振回路

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JPH07240670A
JPH07240670A JP6029195A JP2919594A JPH07240670A JP H07240670 A JPH07240670 A JP H07240670A JP 6029195 A JP6029195 A JP 6029195A JP 2919594 A JP2919594 A JP 2919594A JP H07240670 A JPH07240670 A JP H07240670A
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JP
Japan
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cmos inverter
inverter circuit
circuit
power supply
supply voltage
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JP6029195A
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English (en)
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Masaru Morishita
賢 森下
Hideki Takase
英樹 高瀬
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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    • H03K3/354—Astable circuits

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  • Oscillators With Electromechanical Resonators (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Abstract

(57)【要約】 【目的】リング発振回路で使用している電源電圧および
ＣＭＯＳインバータ回路の閾値および温度に対する発振
周波数の依存性を軽減し、発振周波数のばらつきを抑制
する。 【構成】奇数段直列に接続されたＣＭＯＳインバータ回
路１１と、この奇数段のＣＭＯＳインバータ回路の各段
間ノードと接地ノードとの間にそれぞれ接続され、ＣＭ
ＯＳインバータ回路の動作電源電圧に依存した所定電位
がゲートに供給されるＭＯＳトランジスタＮ２およびキ
ャパシタ１２が直列に接続された直列回路１３と、奇数
段のＣＭＯＳインバータ回路の最終段の出力信号を初段
の入力ノードに帰還させる帰還経路１５とを具備するこ
とを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路内に形
成されるリング発振回路に係り、例えばＥＥＰＲＯＭの
昇圧回路などに高周波クロック信号を供給するために使
用される。
【０００２】
【従来の技術】この種の従来のリング発振回路は、図８
に示すように、ＣＭＯＳインバータ回路１１が奇数段直
列に接続され、各段間ノードと接地ノードとの間にキャ
パシタ１２が接続され、最終段のインバータ回路１１の
出力信号が初段のインバータ回路１１の入力ノードに帰
還するように構成されている。
【０００３】上記リング発振回路の動作は、よく知られ
ているのでその説明を省略するが、発振周波数は、各段
間におけるキャパシタ１２の容量ＣとＣＭＯＳインバー
タ回路１１のオン抵抗Ｒとの時定数ＣＲにより決まる。
【０００４】しかし、上記ＣＭＯＳインバータ回路１１
のオン抵抗Ｒは、ＣＭＯＳインバータ回路１１の電源電
圧、閾値および温度に大きく依存するので、リング発振
回路の発振周波数が上記電源電圧およびＣＭＯＳインバ
ータ回路１１の閾値に依存して大きくばらついてしま
う。
【０００５】
【発明が解決しようとする課題】上記したように従来の
ＣＭＯＳインバータ回路を使用したリング発振回路は、
発振周波数が電源電圧およびＣＭＯＳインバータ回路の
閾値および温度に依存して大きくばらつくという問題が
あった。
【０００６】本発明は上記の問題点を解決すべくなされ
たもので、使用している電源電圧およびＣＭＯＳインバ
ータ回路の閾値および温度に対する発振周波数の依存性
を軽減し、発振周波数のばらつきを抑制し得るリング発
振回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明のリング発振回路
は、奇数段直列に接続されたＣＭＯＳインバータ回路
と、この奇数段のＣＭＯＳインバータ回路の各段間ノー
ドと接地ノードとの間にそれぞれ接続され、前記ＣＭＯ
Ｓインバータ回路の動作電源電圧に依存した所定電位が
ゲートに供給されるＭＯＳトランジスタおよびキャパシ
タが直列に接続された直列回路と、前記奇数段のＣＭＯ
Ｓインバータ回路の最終段の出力信号を初段の入力ノー
ドに帰還させる帰還経路とを具備することを特徴とす
る。
【０００８】
【作用】直列回路のＭＯＳトランジスタのオン抵抗がＣ
ＭＯＳインバータ回路の動作電源電圧に依存して変化
し、これにより各段間におけるキャパシタの容量ＣとＣ
ＭＯＳインバータ回路のオン抵抗Ｒとの時定数ＣＲに影
響を及ぼす。
【０００９】即ち、ＣＭＯＳインバータ回路の動作電源
電圧Ｖccが例えば低下するにつれて、ＣＭＯＳインバー
タ回路のオン抵抗Ｒが増加し、時定数ＣＲのうちのＲが
増大するが、ＭＯＳトランジスタのオン抵抗も増加して
等価的に時定数ＣＲのうちのＣを減少させる。これによ
り、上記Ｒの増大分が相殺されるので、時定数ＣＲの電
源電圧Ｖccに対する依存性、ひいては、発振周波数の電
源電圧Ｖccに対する依存性が軽減し、発振周波数のばら
つきが抑制されるようになる。
【００１０】また、例えば製造プロセスのばらつきなど
によりＣＭＯＳインバータ回路の閾値が例えば高くなっ
た場合にも、ＣＭＯＳインバータ回路のオン抵抗Ｒが増
加し、時定数ＣＲのうちのＲが増大するが、ＭＯＳトラ
ンジスタのオン抵抗も増加して等価的に時定数ＣＲのう
ちのＣを減少させるので、時定数ＣＲのＣＭＯＳインバ
ータ回路の閾値に対する依存性が軽減し、発振周波数の
ばらつきが抑制されるようになる。さらに、温度が高く
なった場合にもＣＭＯＳインバータ回路のオン抵抗Ｒが
増加し、時定数ＣＲのうちのＲが増大するが、ＭＯＳト
ランジスタのオン抵抗も増加して等価的に時定数ＣＲの
うちのＣを減少させるので、時定数ＣＲの温度依存性が
軽減し、発振周波数のばらつきが抑制されるようにな
る。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るリング発
振回路を示している。このリング発振回路において、奇
数段直列に接続されたＣＭＯＳインバータ回路１１は、
例えば図２に示すように、それぞれＰＭＯＳトランジス
タＰ１とＮＭＯＳトランジスタＮ１とが直列に接続され
てなり、上記両トランジスタの各ゲートが入力ノードと
なり、上記両トランジスタの各ドレインが出力ノードと
なり、上記ＰＭＯＳトランジスタＰ１のソースに電源電
圧Ｖccが供給され、上記ＮＭＯＳトランジスタＮ１のソ
ースが接地電位Ｖssノードに接続されている。
【００１２】この奇数段のＣＭＯＳインバータ回路１１
の各段間ノードと接地ノードとの間には、ＮＭＯＳトラ
ンジスタＮ２およびキャパシタ１２が直列に接続された
直列回路１３がそれぞれ接続されている。上記ＮＭＯＳ
トランジスタＮ２のゲートには、前記電源電圧Ｖccを抵
抗素子Ｒ１およびＲ２により分割する電源電圧分割回路
１４から分割電圧が供給される。さらに、前記奇数段の
ＣＭＯＳインバータ回路１１の最終段の出力信号を初段
の入力ノードに帰還させる帰還経路１５が形成されてい
る。
【００１３】上記構成のリング発振回路において、ＮＭ
ＯＳトランジスタＮ２のオン抵抗が零であるとすれば、
発振周波数は、従来のリング発振回路と同様に、各段間
におけるキャパシタ１２の容量ＣとＣＭＯＳインバータ
回路１１のオン抵抗Ｒとの時定数ＣＲにより決まる。し
かし、直列回路のＭＯＳトランジスタＮ２のオン抵抗が
ＣＭＯＳインバータ回路１１の動作電源電圧に依存して
変化し、これにより上記時定数ＣＲに影響を及ぼす。
【００１４】即ち、電源電圧Ｖccが例えば低下するにつ
れて、ＣＭＯＳインバータ回路１１のオン抵抗Ｒが増加
し、時定数ＣＲのうちのＲが増大するが、ＮＭＯＳトラ
ンジスタＮ２のオン抵抗も増加して等価的に時定数ＣＲ
のうちのＣを減少させる。これにより、上記Ｒの増大分
が相殺されるので、時定数ＣＲの電源電圧Ｖccに対する
依存性、ひいては、発振周波数の電源電圧Ｖccに対する
依存性が軽減し、発振周波数のばらつきが抑制されるよ
うになる。
【００１５】また、例えば製造プロセスのばらつきなど
により前記ＣＭＯＳインバータ回路１１の閾値が例えば
高くなった場合にも、上記した電源電圧Ｖccが低下する
場合と同様に、ＣＭＯＳインバータ回路１１のオン抵抗
Ｒが増加し、時定数ＣＲのうちのＲが増大するが、ＮＭ
ＯＳトランジスタＮ２のオン抵抗も増加して等価的に時
定数ＣＲのうちのＣを減少させる。これにより、上記Ｒ
の増大分が相殺されるので、時定数ＣＲのＣＭＯＳイン
バータ回路１１の閾値に対する依存性、ひいては、発振
周波数のＣＭＯＳインバータ回路１１の閾値に対する依
存性が軽減し、発振周波数のばらつきが抑制されるよう
になる。さらに、温度が高くなった場合にもＣＭＯＳイ
ンバータ回路１１のオン抵抗Ｒが増加し、時定数ＣＲの
うちのＲが増大するが、ＮＭＯＳトランジスタＮ２のオ
ン抵抗も増加して等価的に時定数ＣＲのうちのＣを減少
させるので、時定数ＣＲの温度依存性が軽減し、発振周
波数のばらつきが抑制されるようになる。
【００１６】上記したような発振周波数の電源電圧Ｖcc
およびＣＭＯＳインバータ回路１１の閾値および温度に
対する依存性は、電源電圧分割回路１４の電圧分割比や
ＣＭＯＳインバータ回路１１のゲートの入力ゲート容量
とキャパシタ１２の容量Ｃとの相対比を変化させること
により制御することが可能である。
【００１７】また、上記したようにＮＭＯＳトランジス
タＮ２を付加しても、従来例のリング発振回路と比べ
て、素子数、パターン面積および消費電流の増大は僅か
で済む。
【００１８】なお、上記実施例では、ＮＭＯＳトランジ
スタＮ２のゲートに、電源電圧分割回路１４から分割電
圧を供給したが、これに代えて、図３に示すように、電
源電圧Ｖccを直接に供給するように変更しても、上記実
施例と同様の効果が得られる。
【００１９】また、前記ＮＭＯＳトランジスタＮ２に代
えて、図４あるいは図５に示すように、ＰＭＯＳトラン
ジスタＰ２を用い、そのゲートに電源電圧分割回路１４
からの分割電圧あるいは接地電位を供給するように変更
しても、上記実施例と同様の効果が得られる。
【００２０】図６は、本発明の第２実施例に係るリング
発振回路を示している。このリング発振回路は、図１に
示したリング発振回路に対して、前記ＮＭＯＳトランジ
スタＮ２と並列にＰＭＯＳトランジスタＰ２を付加接続
し、これらのＮＭＯＳトランジスタＮ２のゲートおよび
ＰＭＯＳトランジスタＰ２のゲートに電源電圧分割回路
１４からの分割電圧を供給するようにしたものである。
【００２１】このような構成によっても、前記実施例と
同様の動作原理により、実施例と同様の効果が得られ
る。さらに、図７に示すように、図６中のＮＭＯＳトラ
ンジスタＮ２のゲートに電源電圧Ｖccを供給し、ＰＭＯ
ＳトランジスタＰ２のゲートに接地電位を供給するよう
に変更しても、上記実施例と同様の効果が得られる。
【００２２】
【発明の効果】上述したように本発明のリング発振回路
によれば、使用している電源電圧およびＣＭＯＳインバ
ータ回路の閾値および温度に対する発振周波数の依存性
を軽減し、発振周波数のばらつきを抑制することができ
る。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るリング発振回路を示
す回路図。
【図２】図１中のＣＭＯＳインバータ回路の一例を示す
回路図。
【図３】図１のリング発振回路の変形例を示す回路図。
【図４】図１のリング発振回路の他の変形例を示す回路
図。
【図５】図１のリング発振回路のさらに他の変形例を示
す回路図。
【図６】本発明の第２実施例に係るリング発振回路を示
す回路図。
【図７】図６のリング発振回路の変形例を示す回路図。
【図８】従来のリング発振回路を示す回路図。
【符号の説明】
１１…ＣＭＯＳインバータ回路、Ｐ１、Ｐ２…ＰＭＯＳ
トランジスタ、Ｎ１、Ｎ２…ＮＭＯＳトランジスタ、１
２…キャパシタ、１３…直列回路、Ｒ１、Ｒ２…抵抗素
子、１４…電源電圧分割回路、１５…帰還経路。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 奇数段直列に接続されたＣＭＯＳインバ
    ータ回路と、 この奇数段のＣＭＯＳインバータ回路の各段間ノードと
    接地ノードとの間にそれぞれ接続され、前記ＣＭＯＳイ
    ンバータ回路の動作電源電圧に依存した所定電位がゲー
    トに供給されるＭＯＳトランジスタおよびキャパシタが
    直列に接続された直列回路と、 前記奇数段のＣＭＯＳインバータ回路の最終段の出力信
    号を初段の入力ノードに帰還させる帰還経路とを具備す
    ることを特徴とするリング発振回路。
JP6029195A 1994-02-28 1994-02-28 リング発振回路 Pending JPH07240670A (ja)

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KR1019950003629A KR950026101A (ko) 1994-02-28 1995-02-24 링 발진 회로
EP95102656A EP0670632A1 (en) 1994-02-28 1995-02-24 Ring oscillation circuit
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