KR20190107564A - 발진 회로 - Google Patents

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KR20190107564A
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고타로 와타나베
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에이블릭 가부시키가이샤
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Abstract

(과제) 회로 규모가 작고, 발진 주파수에 대한 온도의 영향이 작은 발진 회로를 제공하는 것.
(해결 수단) 제 1 디프레션형의 MOS 트랜지스터에 기초하는 전류를 공급하는 정전류 회로와, 제 1 용량과, 제 2 용량과, 제 1 용량을 충전하는 전류 경로에 형성한 제 2 디프레션형의 MOS 트랜지스터와, 제 2 용량을 충전하는 전류 경로에 형성한 제 3 디프레션형의 MOS 트랜지스터를 갖고, 제 1 ∼ 제 3 디프레션형의 MOS 트랜지스터는 임계값 전압이 동일하고 임계값 전압의 온도 특성이 동일하고, 정전류 회로에 기초하는 전류로 제 1 용량을 충전하여 제 1 용량의 충전이 완료되면 리셋 신호를 출력하고, 정전류 회로에 기초하는 전류로 제 2 용량을 충전하여 제 2 용량의 충전이 완료되면 세트 신호를 출력하는 충방전 회로와, 리셋 신호의 입력으로 내려가고, 세트 신호의 입력으로 올라가는 파형을 출력하는 RS 래치 회로를 구비하는 것을 특징으로 하는 발진 회로로 하였다.

Description

발진 회로{OSCILLATION CIRCUIT}
본 발명은, 발진 회로에 관한 것이다.
종래의 발진 회로는, 특허문헌 1 에 나타내는 바와 같은 구성이 알려져 있다. 도 6 은 종래의 발진 회로 (700) 를 나타내는 것이다.
MOS 트랜지스터 (702 와 704) 는, 커런트 미러 회로를 구성하고 있다. MOS 트랜지스터 (706) 는, 제어 전압 (V1) 에 의해 커런트 미러 회로에 흐르는 전류 (I1) 를 제어하고 있다. MOS 트랜지스터 (704) 의 드레인을 노드 (N6) 로 한다.
저항 (708) 은, 제 1 전원 (VDD) 과 노드 (N6) 사이에 접속되어 있고, 전류 (I2) 를 흘린다. 용량 (710) 은, 노드 (N6) 와 제 2 전원 (VSS) (GND) 사이에 접속되어 있다.
차동 증폭기 (712) 는, 노드 (N6) 의 전압과, 기준 전압 (VREF) 이 입력되고, 출력은 펄스 발생기 (716) 에 접속된다. 펄스 발생기 (716) 는, 리셋 신호와 발진 출력 신호 (OUT) 를 출력하고, 리셋 신호 출력은 리셋 트랜지스터 (714) 의 게이트에 접속되고, 발진 출력 신호 (OUT) 는 외부에 출력된다.
용량 (710) 은, 전류 (I1) 와 전류 (I2) 가 합산된 전류 (I3) 에 의해 충전된다. 전류 (I1) 는 온도가 상승하면 전류가 증가하는 특성을 가진다. 전류 (I2) 는 온도가 상승하면 전류가 감소하는 특성을 가진다. 용량 (710) 의 충전이 진행되어, 노드 (N6) 의 전압이 기준 전압 (VREF) 까지 달하면, 차동 증폭기 (712) 는, 출력을 반전시켜, 펄스 발생기 (716) 를 통하여 리셋 트랜지스터 (714) 를 온시킨다. 리셋 트랜지스터 (714) 는, 온이 되면 용량 (710) 을 방전시킨다. 노드 (N6) 의 전압이 기준 전압 (VREF) 을 하회하면, 차동 증폭기 (712) 는, 출력을 다시 반전시켜, 펄스 발생기 (716) 를 통하여 리셋 트랜지스터 (714) 를 오프시킨다. 펄스 발생기 (716) 는, 동시에 발진 출력 신호 (OUT) 를 출력하여 발진 회로로서 기능한다.
전류 (I3) 는, 온도에 대해 반대의 의존성을 가지는 전류 (I1) 와 전류 (I2) 의 합으로 구성되기 때문에, 전류 (I3) 는, 온도에 의존하지 않는 전류로 할 수 있고, 이로써 발진 주파수가 온도에 의존하지 않는 특성의 발진 회로를 얻는 것이 가능하였다.
일본 공개특허공보 평11-168358호
그러나, 종래의 발진 회로 (700) 는, 온도에 대해 반대의 특성을 가지는 2 개의 전류원과 콤퍼레이터와 온도에 의존하지 않는 BGR (Band Gap Reference) 회로와 같은 기준 전압 (VREF) 이 필요하여 회로 규모가 컸다. 또, 저항 (708) 의 온도 특성이 제조 편차에 의해 변동된 경우에는, 발진 주파수가 온도에 따라 변동되는 과제가 있었다.
본 발명은, 이상과 같은 과제를 해결하기 위해서 이루어진 것으로, 회로 규모가 작고, 발진 주파수에 대한 온도의 영향이 작은 발진 회로를 제공하는 것을 목적으로 한다.
본 발명의 발진 회로는, 제 1 디프레션형의 MOS 트랜지스터를 갖고 제 1 디프레션형의 MOS 트랜지스터에 기초하는 전류를 공급하는 정전류 회로와, 제 1 용량과, 제 2 용량과, 제 1 용량을 충전하는 전류 경로에 형성되고 제 1 디프레션형의 MOS 트랜지스터와 임계값 전압이 동일하고 임계값 전압의 온도 특성이 동일한 제 2 디프레션형의 MOS 트랜지스터와, 제 2 용량을 충전하는 전류 경로에 형성되고 제 1 디프레션형의 MOS 트랜지스터와 임계값 전압이 동일하고 임계값 전압의 온도 특성이 동일한 제 3 디프레션형의 MOS 트랜지스터를 갖고, 제 1 디프레션형의 MOS 트랜지스터에 기초하는 정전류 회로의 전류로 제 1 용량을 충전하여 제 1 용량의 충전이 완료되면 리셋 신호를 출력하고, 제 1 디프레션형의 MOS 트랜지스터에 기초하는 정전류 회로의 전류로 제 2 용량을 충전하여 제 2 용량의 충전이 완료되면 세트 신호를 출력하는 충방전 회로와, 리셋 신호의 입력으로 내려가고, 세트 신호의 입력으로 올라가는 파형을 출력하는 RS 래치 회로를 구비하는 발진 회로인 것을 특징으로 한다.
본 발명에 의하면, 회로 규모가 종래의 발진 회로보다 작고, 온도 상승에 의해 정전류 회로의 전류가 증가해도 충방전 회로의 MOS 트랜지스터의 임계값 전압이 상승하게 되기 때문에, 발진 주파수에 대한 온도의 영향이 작은 발진 회로를 얻을 수 있다.
도 1 은 제 1 실시형태의 발진 회로를 나타내는 도면이다.
도 2 는 제 1 실시형태의 발진 회로의 동작을 나타내는 타이밍 차트이다.
도 3 은 제 2 실시형태의 발진 회로를 나타내는 도면이다.
도 4 는 제 3 실시형태의 발진 회로를 나타내는 도면이다.
도 5 는 제 4 실시형태의 발진 회로를 나타내는 도면이다.
도 6 은 종래의 발진 회로를 나타내는 도면이다.
이하, 본 실시형태를, 도면을 참조하여 설명한다.
＜제 1 실시형태＞
도 1 은 제 1 실시형태의 발진 회로 (100) 를 나타내는 도면으로, 정전류 회로 (1), 충방전 회로 (2), 제어 회로 (3) 로 구성된다.
정전류 회로 (1) 는, 전류원이 되는 디프레션형의 PMOS 트랜지스터 (30), 커런트 미러 회로가 되는 인핸스먼트형의 PMOS 트랜지스터 (11, 12), 동일하게 커런트 미러 회로가 되는 인핸스먼트형의 NMOS 트랜지스터 (21, 22) 로 구성된다. 디프레션형의 PMOS 트랜지스터 (30) 는, 소스 및 게이트가 제 1 전원 (VDD) 에 접속되고, 드레인이 PMOS 트랜지스터 (11) 의 소스에 접속된다. PMOS 트랜지스터 (11) 는, 게이트가 PMOS 트랜지스터 (12) 의 게이트에 접속되고, 드레인이 NMOS 트랜지스터 (21) 의 드레인 및 게이트에 접속된다. PMOS 트랜지스터 (11) 의 드레인을 노드 (N1) 라고 부르는 것으로 한다. PMOS 트랜지스터 (12) 는, 소스가 제 1 전원 (VDD) 에 접속되고, 드레인 및 게이트가 NMOS 트랜지스터 (22) 의 드레인에 접속된다. NMOS 트랜지스터 (21) 는, 소스가 제 2 전원 (VSS) 에 접속된다. NMOS 트랜지스터 (22) 는, 게이트가 노드 (N1) 에 접속되고, 소스가 제 2 전원 (VSS) 에 접속된다.
충방전 회로 (2) 는, 내부에 동일 구성의 2 개의 충방전 회로, 예를 들어, 제 1 충방전 회로 (2A) 및 제 2 충방전 회로 (2B) 를 구비한다. 제 1 충방전 회로 (2A) 는, 디프레션형의 PMOS 트랜지스터 (31), 인핸스먼트형의 PMOS 트랜지스터 (13), 인핸스먼트형의 NMOS 트랜지스터 (23, 27), 용량 (C1) 으로 구성된다.
용량 (C1) 은, 일단이 제 1 전원 (VDD) 에 접속되고, 타단이 디프레션형의 PMOS 트랜지스터 (31) 의 소스 및 PMOS 트랜지스터 (13) 의 드레인에 접속된다. 즉, 디프레션형의 PMOS 트랜지스터 (31) 는, 용량 (C1) 을 충전하는 전류 경로에 형성된다. 디프레션형의 PMOS 트랜지스터 (31) 는, 게이트가 제 1 전원 (VDD) 에 접속되고, 드레인이 NMOS 트랜지스터 (27) 의 드레인 및 노드 (N2) 를 통하여 RS 래치 회로 (40) 의 입력 (NR) 에 접속된다. NMOS 트랜지스터 (27) 는, 게이트가 PMOS 트랜지스터 (13) 의 게이트 및 노드 (N4) 를 통하여 RS 래치 회로 (40) 의 일방의 출력 (Q) 에 접속되고, 소스가 NMOS 트랜지스터 (23) 의 드레인에 접속된다. NMOS 트랜지스터 (23) 는, 게이트가 정전류 회로 (1) 의 노드 (N1) 에 접속되고, 소스가 제 2 전원 (VSS) 에 접속된다. NMOS 트랜지스터 (23) 와 NMOS 트랜지스터 (21) 는, 커런트 미러 회로를 구성한다. PMOS 트랜지스터 (13) 는, 소스가 제 1 전원 (VDD) 에 접속된다.
제 2 충방전 회로 (2B) 는, 디프레션형의 PMOS 트랜지스터 (32), 인핸스먼트형의 PMOS 트랜지스터 (14), 인핸스먼트형의 NMOS 트랜지스터 (24, 28), 용량 (C2) 으로 구성된다.
용량 (C2) 은, 일단이 제 1 전원 (VDD) 에 접속되고, 타단이 디프레션형의 PMOS 트랜지스터 (32) 의 소스 및 PMOS 트랜지스터 (14) 의 드레인에 접속된다. 즉, 디프레션형의 PMOS 트랜지스터 (32) 는, 용량 (C2) 을 충전하는 전류 경로에 형성된다. 디프레션형의 PMOS 트랜지스터 (32) 는, 게이트가 제 1 전원 (VDD) 에 접속되고, 드레인이 NMOS 트랜지스터 (28) 의 드레인 및 노드 (N3) 를 통하여 RS 래치 회로 (40) 의 입력 (NS) 에 접속된다. NMOS 트랜지스터 (28) 는, 게이트가 PMOS 트랜지스터 (14) 의 게이트 및 노드 (N5) 를 통하여 인버터 (50) 의 출력에 접속되고, 소스가 NMOS 트랜지스터 (24) 의 드레인에 접속된다. NMOS 트랜지스터 (24) 는, 게이트가 정전류 회로 (1) 의 노드 (N1) 에 접속되고, 소스가 제 2 전원 (VSS) 에 접속된다. NMOS 트랜지스터 (24) 와 NMOS 트랜지스터 (21) 는, 커런트 미러 회로를 구성한다. PMOS 트랜지스터 (14) 는, 소스가 제 1 전원 (VDD) 에 접속된다.
제어 회로 (3) 는, RS 래치 회로 (40) 와 인버터 (50) 로 구성된다.
RS 래치 회로 (40) 는, 일방의 입력 (NR) 이 전술한 바와 같이 노드 (N2) 를 통하여 제 1 충방전 회로 (2A) 에 접속되고, 타방의 입력 (NS) 이 전술한 바와 같이 노드 (N3) 를 통하여 제 2 충방전 회로 (2B) 에 접속되고, 일방의 출력 (Q) 이 인버터 (50) 의 입력과 노드 (N4) 를 통하여 PMOS 트랜지스터 (13) 의 게이트에 접속된다. 인버터 (50) 는, 출력이 노드 (N5) 를 통하여 PMOS 트랜지스터 (14) 의 게이트에 접속된다.
다음으로 제 1 실시형태의 발진 회로 (100) 의 동작에 대해 설명한다.
정전류 회로 (1) 는, 디프레션형의 PMOS 트랜지스터 (30) 에 기초하는 전류를 충방전 회로 (2) 에 공급한다. 정전류 회로 (1) 에 있어서, NMOS 트랜지스터 (21, 22) 는, 커런트 미러 회로를 구성하고, NMOS 트랜지스터 (21, 22) 의 W/L 의 값이 동일하게 설정되어 있다. 여기서 W 는 MOS 트랜지스터의 채널폭이고, L 은 MOS 트랜지스터의 채널 길이이다. PMOS 트랜지스터 (11, 12) 는, 동일하게 커런트 미러 회로를 구성하고, PMOS 트랜지스터 (11, 12) 의 W/L 의 값이 PMOS 트랜지스터 (11) 의 W/L 이 PMOS 트랜지스터 (12) 의 W/L 보다 크게 설정되고, 디프레션형의 PMOS 트랜지스터 (30) 의 소스·드레인간 전압 (VDS) 을 적절한 값으로 조정하고 있다. PMOS 트랜지스터 (11, 12) 에 있어서, 임계값 전압이 동일하고 임계값 전압의 온도 특성이 동일한 MOS 트랜지스터를 사용하여, NMOS 트랜지스터 (21, 22) 에 있어서도 동일하게, 임계값 전압이 동일하고 임계값 전압의 온도 특성이 동일한 MOS 트랜지스터를 사용함으로써, 디프레션형의 PMOS 트랜지스터 (30) 의 소스·드레인간 전압 (VDS) 은, 거의 온도에 의존하지 않고 일정해진다. 그 때문에, 정전류 회로 (1) 는, 흐르는 전류 (I) 의 크기가 디프레션형의 PMOS 트랜지스터 (30) 의 W/L 의 값에 의존하고, 흐르는 전류 (I) 의 온도 특성이 디프레션형의 PMOS 트랜지스터 (30) 의 온도 특성에 의존하여 정해진다. 디프레션형의 PMOS 트랜지스터 (30) 는, 디프레션형의 트랜지스터의 일례이고, 소스·드레인간 전압 (VDS) 이 일정할 때, 온도가 상승하면 전류 (I) 가 증가하는 특성으로 되어 있다.
도 2 는 제 1 실시형태의 노드 (N2 ∼ N5) 의 타이밍 차트를 나타낸다. 도 2 를 사용하여 제 1 실시형태의 발진 회로 (100) 의 동작을 설명한다. 도 2 는 가로축이 시간을 나타내고, 세로축이 노드 (N2, N3) 는 각각의 노드의 전압, 노드 (N4, N5) 는 각각의 노드의 논리 레벨을 나타내고 있다. 초기 상태는, 노드 (N4) 가 로우 (Low), 노드 (N5) 가 하이 (High) 의 상태로 한다. 제 2 충방전 회로 (2B) 는, 충전 동작 상태이고, 용량 (C2) 의 충전이 진행되고, 후술하는 동작으로 노드 (N3) 의 전압이 RS 래치 회로 (40) 의 부논리 입력인 입력 (NS) 의 임계값 전압 (Vth)(NS) 을 하회하면, RS 래치 회로 (40) 의 출력 (Q) 에 이어지는 노드 (N4, N5) 는 각각의 논리 레벨이 반전된다. 제 2 충방전 회로 (2B) 는, 노드 (N5) 가 로우가 되기 때문에, PMOS 트랜지스터 (14) 가 온이 되고, NMOS 트랜지스터 (28) 가 오프가 되고, 노드 (N3) 가 VDD 레벨이 되어, 방전 상태가 된다 (시각 t1). 이 때, PMOS 트랜지스터 (14) 의 구동 능력이 충분히 높은 경우에는 NMOS 트랜지스터 (28) 를 삭제하여 회로 면적을 작게 해도 된다. 한편, 노드 (N4) 가 하이가 되기 때문에, 제 1 충방전 회로 (2A) 는, PMOS 트랜지스터 (13) 가 오프가 되고, NMOS 트랜지스터 (27) 가 온이 되고, 용량 (C1) 에 대한 충전이 개시되어, 제 1 충방전 회로 (2A) 는, 충전 동작 상태가 된다. NMOS 트랜지스터 (23) 가 NMOS 트랜지스터 (21) 와 커런트 미러 회로를 구성하고 있기 때문에, 용량 (C1) 에 대한 충전 전류는, 정전류 회로 (1) 에 기초하여 정전류 회로 (1) 의 디프레션형의 PMOS 트랜지스터 (30) 에 의존한 전류가 된다.
제 1 충방전 회로 (2A) 는, 충전 동작 상태이고, 용량 (C1) 의 충전 경로에 형성되어 있는 디프레션형의 PMOS 트랜지스터 (31) 의 게이트·소스간 전압이, 디프레션형의 PMOS 트랜지스터 (31) 의 임계값 전압의 절대치보다 커지면, 디프레션형의 PMOS 트랜지스터 (31) 가 오프가 된다 (시각 t2).
제 1 충방전 회로 (2A) 는, 디프레션형의 PMOS 트랜지스터 (31) 가 오프가 되면 노드 (N2) 의 전압이 급격하게 VSS 측으로 변화한다. 제 1 충방전 회로 (2A) 는, 노드 (N2) 의 전압이 제어 회로 (3) 의 RS 래치 회로 (40) 의 부논리 입력인 입력 (NR) 의 임계값 전압 (Vth)(NR) 을 하회하면, 노드 (N2) 의 전압이 리셋 신호로서 RS 래치 회로 (40) 의 입력 (NR) 에 입력되고, RS 래치 회로 (40) 의 출력 (Q) 에 이어지는 노드 (N4, N5) 는 각각의 논리 레벨이 반전된다. 제 1 충방전 회로 (2A) 는, 노드 (N4) 가 로우가 되기 때문에, PMOS 트랜지스터 (13) 가 온이 되고, NMOS 트랜지스터 (27) 가 오프가 되어 노드 (N2) 가 VDD 레벨이 되어, 방전 상태가 된다 (시각 t3).
제 2 충방전 회로 (2B) 는, 노드 (N5) 가 하이가 되기 때문에, PMOS 트랜지스터 (14) 가 오프가 되고, NMOS 트랜지스터 (28) 가 온이 되어 용량 (C2) 에 대한 충전이 개시되어, 충전 동작 상태가 된다.
여기서 (시각 t3 에 있어서), 초기 상태와 동일한 제 1 충방전 회로 (2A) 가 방전 상태, 제 2 충방전 회로 (2B) 가 충전 동작 상태가 된다. 제어 회로 (3) 는, 시각 t5 에서 노드 (N3) 의 전압이 세트 신호로서 RS 래치 회로 (40) 의 부논리 입력인 입력 (NS) 에 입력되고, RS 래치 회로 (40) 의 출력 (Q) 에 접속된 노드 (N4) 의 논리 레벨이 하이로 변화하고, 인버터 (50) 의 출력에 접속된 노드 (N5) 의 논리 레벨이 로우로 변화한다. 이후에도 동일한 동작을 반복하여, 본 실시형태의 발진 회로 (100) 는, 발진 동작을 실시한다. 또한 t2 부터 t3 사이의 시간은 설명을 위해 긴 시간으로 강조하여 나타냈지만, 실제로는 t1 부터 t2 사이의 시간과 비교하여 충분히 짧은 시간이다. t4 부터 t5 사이의 시간도 동일하다.
정전류 회로 (1) 의 전류 (I) 는, 디프레션형의 PMOS 트랜지스터 (30) 의 전기 특성에 기초하여, 온도가 상승하면 전류 (I) 는 증가하는 특성을 갖고 있다. 디프레션형의 PMOS 트랜지스터 (31, 32) 는, 디프레션형의 PMOS 트랜지스터이고, 온도가 상승하면 디프레션형의 PMOS 트랜지스터 (31, 32) 의 임계값 전압은 증가하는 특성을 갖고 있다. 용량 (C1, C2) 에 대한 충전 개시부터 디프레션형의 PMOS 트랜지스터 (31, 32) 가 오프가 될 때까지의 시간은, 디프레션형의 PMOS 트랜지스터 (30) 와 디프레션형의 PMOS 트랜지스터 (31, 32) 의 임계값 전압이 동일하고, 임계값 전압의 온도 특성이 동일하므로, 온도가 상승하였을 경우에 디프레션형의 PMOS 트랜지스터 (30) 의 전기 특성에 기초하는 용량 (C1, C2) 에 대한 충전 전류가 증가하지만, 디프레션형의 PMOS 트랜지스터 (31, 32) 의 임계값 전압도 상승하기 때문에, 상기 시간은 온도에 의존하지 않고 일정해진다. 이와 같이 본 실시형태의 발진 회로 (100) 에 의하면, 종래부터 회로 규모가 작아서, 발진 주파수가 온도에 의존하지 않는 발진 회로 (100) 가 얻어진다.
이하, 본 실시형태의 발진 회로 (100) 의 동작의 상세를, 디프레션형의 PMOS 트랜지스터 (30) 를 포화 영역에서 동작시키는 경우와, 비포화 영역에서 동작시키는 경우로 나누고, 수식을 사용하여 설명한다.
제 1 충방전 회로 (2A) 에 있어서, 용량 (C1) 의 충전이 개시되어 디프레션형의 PMOS 트랜지스터 (31) 가 오프가 될 때까지의 시간 (T) 은, 이하의 식으로 나타낸다.
Figure pat00001
C 는 용량 (C1) 의 용량치, VTPD 는 디프레션형의 PMOS 트랜지스터 (31) 의 임계값 전압이고, I' 는 디프레션형의 PMOS 트랜지스터 (30) 에 기초하는 용량 (C1) 에 대한 충전 전류이다. 제 2 충방전 회로 (2B) 에 있어서도, 시간 (T) 은 동일한 식으로 나타낸다. 여기서 먼저 서술한 바와 같이 디프레션형의 PMOS 트랜지스터 (31) 와 디프레션형의 PMOS 트랜지스터 (30, 32) 의 임계값 전압 (VTPD) 은 동등하다.
디프레션형의 PMOS 트랜지스터 (30) 가 포화 영역에서 동작하는 경우의 용량 (C1) 에 대한 충전 전류는, 디프레션형의 PMOS 트랜지스터 (30) 의 임계값 전압 (VTPD) 을 사용하여 이하의 식으로 나타낸다.
Figure pat00002
식 1 과 식 2 로부터 시간 (T) 은, 이하의 식으로 나타낸다.
Figure pat00003
식 1 에 나타내는 바와 같이 시간 (T) 은, 디프레션형의 PMOS 트랜지스터 (31) 의 임계값 전압 (VTPD) 에 비례한다. 식 2 에 나타내는 바와 같이 충전 전류는, 디프레션형의 PMOS 트랜지스터 (30) 의 임계값 전압 (VTPD) 의 2 차식에 비례한다. 식 3 에 나타내는 바와 같이 시간 (T) 은, 분모에 오는 디프레션형의 PMOS 트랜지스터 (30) 의 임계값 전압 (VTPD) 과, 분자에 오는 디프레션형의 PMOS 트랜지스터 (31) 의 임계값 전압 (VTPD) 이 소거되어, 임계값 전압 (VTPD) 이 분모에 있는 단순한 식으로 나타낼 수 있다.
용량 (C) 은, 온도에 의존하지 않고 일정하다. 시간 (T) 에 대해 하는 온도의 영향은, 디프레션형의 PMOS 트랜지스터 (30, 31) 의 임계값 전압 (VTPD) 이 온도에 따라 변화하지만, 디프레션형의 PMOS 트랜지스터 (30, 31) 의 임계값 전압 (VTPD) 과 상쇄되어, 작아졌다. 그러나, 시간 (T) 에 대해 하는 온도의 영향은, 식 (3) 의 분모에 나타내는 디프레션형의 PMOS 트랜지스터 (30, 31) 의 임계값 전압 (VTPD) 의 온도 변화에 여전히 의존하고 있다.
디프레션형의 PMOS 트랜지스터 (30) 는, 커런트 미러 회로를 구성하는 PMOS 트랜지스터 (11, 12) 의 W/L 의 값을 적절히 조정하면, 비포화 영역에서의 동작이 가능해진다. 디프레션형의 PMOS 트랜지스터 (30) 가 비포화 영역에서 동작하는 경우의 전류 (I') 는 이하의 식으로 나타낸다.
Figure pat00004
VDS 는, 디프레션형의 PMOS 트랜지스터 (30) 의 소스·드레인간 전압이다. 비포화 영역에서 동작하고 있을 때의 디프레션형의 PMOS 트랜지스터 (30) 의 소스·드레인간 전압 (VDS) 의 값은 충분히 작기 때문에, 디프레션형의 PMOS 트랜지스터 (30) 의 소스·드레인간 전압 (VDS) 에 대한 2 차식의 항은 생략할 수 있고, 식 4 는 식 5 와 같이 변형할 수 있다.
Figure pat00005
식 1 과 식 5 로부터 시간 (T) 은 이하의 식으로 나타낸다.
Figure pat00006
디프레션형의 PMOS 트랜지스터 (30) 의 소스·드레인간 전압 (VDS) 은, 온도에 의존하지 않고 일정하기 때문에, 시간 (T) 은 온도에 의존하지 않는 값이 된다. 제 2 충방전 회로에 있어서도, 용량 (C2) 의 충전이 개시되어 디프레션형의 PMOS 트랜지스터 (32) 가 오프가 될 때까지의 시간은, 동일한 식으로 나타낸다. 이와 같이 디프레션형의 PMOS 트랜지스터 (30) 를 비포화 영역에서 동작시킴으로써, 발진 주파수가 온도에 의존하지 않는 발진 회로 (100) 를 얻는 것이 가능해진다.
＜제 2 실시형태＞
도 3 은 제 2 실시형태의 발진 회로의 충방전 회로 (2) 와 제어 회로 (3) 와 파형 정형 회로 (4) 를 나타내는 도면이다. 제 2 실시형태는, 제 1 실시형태의 발진 회로 (100) 에 파형 정형 회로 (4) 를 구비한 점이 상이하고, 그 이외에는 제 1 실시형태와 동일하다. 제 1 실시형태와 동일한 부분의 설명은 생략한다.
파형 정형 회로 (4) 는, 인핸스먼트형의 PMOS 트랜지스터 (15, 16), 인핸스먼트형의 NMOS 트랜지스터 (25, 26), 인버터 (51, 52) 로 구성된다.
PMOS 트랜지스터 (15) 는, 소스가 제 1 전원 (VDD) 에 접속되고, 게이트가 노드 (N2) 에 접속되고, 드레인이 NMOS 트랜지스터 (25) 및 인버터 (51) 의 입력에 접속된다. NMOS 트랜지스터 (25) 는, 게이트가 정전류 회로의 노드 (N1) 에 접속되고, 소스가 제 2 전원 (VSS) 에 접속된다. NMOS 트랜지스터 (25) 는, NMOS 트랜지스터 (21) (도 1) 와 커런트 미러 회로를 구성한다. 인버터 (51) 는, 출력이 제어 회로 (3) 의 RS 래치 회로 (40) 의 일방의 입력 (NR) 에 접속된다. PMOS 트랜지스터 (16) 는, 소스가 제 1 전원 (VDD) 에 접속되고, 게이트가 노드 (N3) 에 접속되고, 드레인이 NMOS 트랜지스터 (26) 및 인버터 (52) 의 입력에 접속된다. NMOS 트랜지스터 (26) 는, 게이트가 정전류 회로의 노드 (N1) 에 접속되고, 소스가 제 2 전원 (VSS) 에 접속된다. NMOS 트랜지스터 (26) 는, NMOS 트랜지스터 (21) (도 1) 와 커런트 미러 회로를 구성한다. 인버터 (52) 는 출력이 제어 회로 (3) 의 RS 래치 회로 (40) 의 타방의 입력 (NS) 에 접속된다.
파형 정형 회로 (4) 는, 충방전 회로 (2) 의 출력인 리셋 신호 및 세트 신호가 보다 급준하게 변화하도록 동작한다. 파형 정형 회로의 동작 원리는 설명을 생략한다.
본 실시형태의 발진 회로는, 제 1 실시형태의 발진 회로 (100) 와 비교하여, 충방전 회로 (2) 와 제어 회로 (3) 사이에 파형 정형 회로 (4) 가 구비된 것에 의해, 제어 회로 (3) 의 RS 래치 회로 (40) 에 입력되는 파형이 보다 급준해진다. 본 실시형태의 발진 회로는, 신호 변화시의 관통 전류를 저감시키는 것이 가능해져, 소비 전력을 저감시킬 수 있다. 파형 정형 회로는 도 3 에 나타낸 구성에 의하지 않고 다른 형태로 해도 된다.
＜제 3 실시형태＞
도 4 는 제 3 실시형태의 발진 회로의 충방전 회로 (2) 와 제어 회로 (3) 와 전압 부스트 회로 (5) 를 나타내는 도면이다. 제 3 실시형태는, 제 1 실시형태의 발진 회로 (100) 에 전압 부스트 회로 (5) 를 구비한 점이 상이하고, 그 이외에는 제 1 실시형태와 동일하다. 제 1 실시형태와 동일한 부분의 설명은 생략한다.
전압 부스트 회로 (5) 는, 인핸스먼트형의 PMOS 트랜지스터 (17, 18) 로 구성된다.
PMOS 트랜지스터 (17) 는, 소스가 제 1 전원 (VDD) 에 접속되고, 게이트가 노드 (N4) 에 접속되고, 드레인이 노드 (N2) 에 접속된다. PMOS 트랜지스터 (18) 는, 소스가 제 1 전원 (VDD) 에 접속되고, 게이트가 노드 (N5) 에 접속되고, 드레인이 노드 (N3) 에 접속된다.
본 실시형태의 동작을 설명한다. 제 1 실시형태의 동작을 설명한 도 2 의 시각 t1 ∼ t3 에 있어서, 충방전 회로 (2B) (도 1) 의 노드 (N3) 의 전압은, VDD 레벨로 표시하고 있는데, 엄밀하게는 디프레션형의 PMOS 트랜지스터 (32) 에 의해, 약간 전압 강하된 전압이 된다. 디프레션형의 PMOS 트랜지스터 (32) 에 의한 전압 강하량이 온도에 의존함으로써, 시각 t3 의 충전 개시시의 노드 (N3) 의 전압은, 온도에 의존해 버린다. 본 실시형태의 발진 회로는, PMOS 트랜지스터 (14) 가 온이 됨과 동시에, PMOS 트랜지스터 (18) 이 온이 되어 노드 (N3) 의 전압을 직접 VDD 레벨로 상승시킴으로써, 발진 주파수가 온도에 의존하지 않는 발진 회로를 얻는 것이 가능해진다. 디프레션형의 PMOS 트랜지스터 (31) 와 노드 (N2) 의 동작도, 디프레션형의 PMOS 트랜지스터 (32) 와 노드 (N3) 의 동작과 동일하기 때문에, 설명은 생략한다.
＜제 4 실시형태＞
도 5 는 제 4 실시형태의 발진 회로의 정전류 회로 (1a) 를 나타내는 도면이다. 제 4 실시형태의 정전류 회로 (1a) 는, 제 1 실시형태의 정전류 회로 (1) 에 캐스코드 회로 (6) 를 구비한 것이다. 본 실시형태의 발진 회로는, 구체적으로는, PMOS 트랜지스터 (11) 와 NMOS 트랜지스터 (21) 사이에, 및 PMOS 트랜지스터 (12) 와 NMOS 트랜지스터 (22) 사이에 캐스코드 회로 (6) 를 구비하고, 캐스코드 커런트 미러 회로 구성의 정전류 회로 (1a) 로 하였다. 캐스코드 회로 (6) 는, 인핸스먼트형의 PMOS 트랜지스터 (601 ∼ 605), 인핸스먼트형의 NMOS 트랜지스터 (611 ∼ 614) 를 구비한다.
PMOS 트랜지스터 (605) 는, 소스가 제 1 전원 (VDD) 에 접속되고, 게이트가 PMOS 트랜지스터 (11, 12) 의 게이트와 PMOS 트랜지스터 (604) 의 드레인과 NMOS 트랜지스터 (614) 의 드레인에 접속되고, 드레인이 PMOS 트랜지스터 (601) 의 소스에 접속된다. PMOS 트랜지스터 (601) 는, 게이트가 PMOS 트랜지스터 (602 ∼ 604) 와 PMOS 트랜지스터 (602) 의 드레인과 NMOS 트랜지스터 (612) 의 드레인에 접속되고, 드레인이 NMOS 트랜지스터 (611) 의 드레인 및 게이트에 접속된다. PMOS 트랜지스터 (602) 는, 소스가 제 1 전원 (VDD) 에 접속된다. PMOS 트랜지스터 (603) 는, 소스가 PMOS 트랜지스터 (11) 의 드레인에 접속되고, 드레인이 NMOS 트랜지스터 (613) 의 드레인 및 NMOS 트랜지스터 (21, 22) 의 게이트에 접속된다. PMOS 트랜지스터 (604) 는, 소스가 PMOS 트랜지스터 (12) 의 드레인에 접속된다. NMOS 트랜지스터 (611) 는, 소스가 제 2 전원 (VSS) 에 접속되고, 게이트가 NMOS 트랜지스터 (612 ∼ 614) 의 게이트에 각각 접속된다. NMOS 트랜지스터 (612) 는, 소스가 제 2 전원 (VSS) 에 접속된다. NMOS 트랜지스터 (613) 는, 소스가 NMOS 트랜지스터 (21) 의 드레인에 접속된다. NMOS 트랜지스터 (614) 는, 소스가 NMOS 트랜지스터 (22) 의 드레인에 접속된다. 캐스코드 회로 (6) 의 구성은 일반적인 것이기 때문에, 동작의 설명은 생략한다.
제 1 실시형태의 정전류 회로 (1) 는, 제 1 전원 (VDD) 이 변동되면, 전압 변동의 영향을 받아 정전류 출력의 전류치가 약간 변화한다. 정전류 회로 (1a) 는, 캐스코드 회로 (6) 를 구비함으로써, 제 1 전원 (VDD) 의 변동에 의한 발진 주파수의 변화를 개선시키는 것이 가능해진다.
제 1 ∼ 제 4 실시형태는, 적절히 조합하여 실시가 가능하다. 제 1 ∼ 4 실시형태의 발진 회로의 구성은 일례이고, 청구의 범위를 일탈하지 않는 범위에서 변형이 가능하다.
본원 발명의 발진 회로의 구성의 변형의 일례는, 도시는 하고 있지 않지만, 회로 기능을 사용하지 않는 경우에 소비 전류를 삭감하기 위해 적절히 이네이블 스위치를 추가하거나, 정전류 회로 (1) 를 안정적으로 동작시키기 위해 기동 회로 등을 추가하거나 하는 것이 있다. 또, 다른 변형의 일례는, 디프레션형의 PMOS 트랜지스터 (30) 가 제조 편차에 의해 정전류 회로 (1) 의 전류 (I) 의 값이 변동되었을 경우에 대비하여, 디프레션형의 PMOS 트랜지스터 (30) 와 동일한 디프레션형이고 W/L 의 값이 동일한 복수의 디프레션형의 PMOS 트랜지스터 군인 제 1 군이나, 디프레션형의 PMOS 트랜지스터 (30) 와 동일한 디프레션형이고 W/L 의 값이 상이한 복수의 디프레션형의 PMOS 트랜지스터 군인 제 2 군의 일방 혹은 양방을 디프레션형의 PMOS 트랜지스터 (30) 에 병렬로 접속하고, 디프레션형의 PMOS 트랜지스터 (30) 의 변동을 상쇄하는 조합을 선정 가능하게 하는 것 등이 있다. 또, 이 변형에 있어서, 제 1 군 및 제 2 군의 일방 혹은 양방을 디프레션형의 PMOS 트랜지스터 (30) 대신에 접속하고, 디프레션형의 PMOS 트랜지스터 (30) 의 변동을 상쇄하는 조합을 선정 가능하게 해도 된다. 동일하게, 용량 (C1, C2) 의 용량치가 제조 편차에 의해 변동하는 경우에 대비하여, C1, C2 와 병렬로 용량치가 상이한 용량을 나열하고, C1, C2 의 용량치의 변동을 상쇄하는 조합을 선정 가능하게 하는 것 등이 있다.
1, 1a : 정전류 회로
2 : 충방전 회로
3 : 제어 회로
4 : 파형 정형 회로
5 : 전압 부스트 회로
6 : 캐스코드 회로
30 ∼ 32 : 디프레션형의 PMOS 트랜지스터
40 : RS 래치 회로
C1, C2 : 용량

Claims (8)

  1. 제 1 디프레션형의 MOS 트랜지스터를 갖고, 상기 제 1 디프레션형의 MOS 트랜지스터에 기초하는 전류를 공급하는 정전류 회로와,
    제 1 용량과, 제 2 용량과, 상기 제 1 용량을 충전하는 전류 경로에 형성하고, 상기 제 1 디프레션형의 MOS 트랜지스터와, 임계값 전압이 동일하고 상기 임계값 전압의 온도 특성이 동일한 제 2 디프레션형의 MOS 트랜지스터와, 상기 제 2 용량을 충전하는 전류 경로에 형성하고, 상기 제 1 디프레션형의 MOS 트랜지스터와 임계값 전압이 동일하고 상기 임계값 전압의 온도 특성이 동일한 제 3 디프레션형의 MOS 트랜지스터를 갖고, 상기 제 1 디프레션형의 MOS 트랜지스터에 기초하는 전류로 상기 제 1 용량을 충전하여 상기 제 1 용량의 충전이 완료되면 리셋 신호를 출력하고, 상기 제 1 디프레션형의 MOS 트랜지스터에 기초하는 전류로 상기 제 2 용량을 충전하고 상기 제 2 용량의 충전이 완료되면 세트 신호를 출력하는 충방전 회로와,
    상기 리셋 신호의 입력으로 내려가고, 상기 세트 신호의 입력으로 올라가는 파형을 출력하는 RS 래치 회로를 구비하는 것을 특징으로 하는 발진 회로.
  2. 제 1 항에 있어서,
    상기 충방전 회로의 상기 리셋 신호의 출력과 상기 RS 래치 회로의 상기 리셋 신호의 입력 사이에 제 1 파형 정형 회로를 구비하고, 상기 충방전 회로의 상기 세트 신호의 출력과 상기 RS 래치 회로의 상기 세트 신호의 입력 사이에 제 2 파형 정형 회로를 구비하는 것을 특징으로 하는 발진 회로.
  3. 제 1 항에 있어서,
    상기 충방전 회로는, 추가로 전압 부스트 회로를 구비하는 것을 특징으로 하는 발진 회로.
  4. 제 2 항에 있어서,
    상기 충방전 회로는, 추가로 전압 부스트 회로를 구비하는 것을 특징으로 하는 발진 회로.
  5. 제 1 항에 있어서,
    상기 정전류 회로는, 추가로 전압 부스트 회로를 구비하는 것을 특징으로 하는 발진 회로.
  6. 제 2 항에 있어서,
    상기 정전류 회로는, 추가로 전압 부스트 회로를 구비하는 것을 특징으로 하는 발진 회로.
  7. 제 3 항에 있어서,
    상기 정전류 회로는, 추가로 전압 부스트 회로를 구비하는 것을 특징으로 하는 발진 회로.
  8. 제 4 항에 있어서,
    상기 정전류 회로는, 추가로 전압 부스트 회로를 구비하는 것을 특징으로 하는 발진 회로.
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