JPH11168358A - 温度依存のない発振器 - Google Patents
温度依存のない発振器Info
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- JPH11168358A JPH11168358A JP10247069A JP24706998A JPH11168358A JP H11168358 A JPH11168358 A JP H11168358A JP 10247069 A JP10247069 A JP 10247069A JP 24706998 A JP24706998 A JP 24706998A JP H11168358 A JPH11168358 A JP H11168358A
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Electronic Switches (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 実質的に温度依存のない周波数を有する改善
された発振器回路を提供する。 【構成】 改善された発振器回路４００は、実質的に温
度依存のない周波数を有している。この改善された発振
器回路は特に、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）集積回路用のリフレッシュクロックのよう
なクロック信号を発生するための集積回路デバイスにお
いて用いることが適切である。発生される電流（ｉC）
は、温度に無関係であり、その結果、ＤＲＡＭ集積回路
のためのリフレッシュ周波数は温度にわたって安定であ
る。
された発振器回路を提供する。 【構成】 改善された発振器回路４００は、実質的に温
度依存のない周波数を有している。この改善された発振
器回路は特に、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）集積回路用のリフレッシュクロックのよう
なクロック信号を発生するための集積回路デバイスにお
いて用いることが適切である。発生される電流（ｉC）
は、温度に無関係であり、その結果、ＤＲＡＭ集積回路
のためのリフレッシュ周波数は温度にわたって安定であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、発振器に、そして
より特定すれば集積回路デバイスまたはチップのための
発振器に関する。
より特定すれば集積回路デバイスまたはチップのための
発振器に関する。
【０００２】
【従来の技術】発振器またはクロックは、種々の理由に
よって、集積回路およびコンピュータによく用いられて
いる。たとえば、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）集積回路の場合においては、リフレッシュ
クロック信号を発生するための低周波発振器がしばしば
必要とされる。ＤＲＡＭ集積回路は、セルフリフレッシ
ュモードにあるときには、その蓄積されているデータを
リフレッシュするためにリフレッシュクロック信号を使
用する。特に、ＤＲＡＭ集積回路内に蓄積されているデ
ータがその状態を維持するためにリフレッシュされなけ
ればならないときには、リフレッシュクロック信号はＤ
ＲＡＭ集積回路に信号を与えるために動作する。
よって、集積回路およびコンピュータによく用いられて
いる。たとえば、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）集積回路の場合においては、リフレッシュ
クロック信号を発生するための低周波発振器がしばしば
必要とされる。ＤＲＡＭ集積回路は、セルフリフレッシ
ュモードにあるときには、その蓄積されているデータを
リフレッシュするためにリフレッシュクロック信号を使
用する。特に、ＤＲＡＭ集積回路内に蓄積されているデ
ータがその状態を維持するためにリフレッシュされなけ
ればならないときには、リフレッシュクロック信号はＤ
ＲＡＭ集積回路に信号を与えるために動作する。
【０００３】一般的に言えば、低周波発振器は、小電流
を用いて大きな容量値を充電し、次にその大きな容量に
おける電圧レベルを評価することによって動作するのが
習慣化している。電圧があるレベルを越えていると判断
されたとき、出力の状態は変化し、１つのパルスを発生
するのに用いられる。一般的には、大きな容量を充電す
るのに用いられる小電流を発生させるのに２つの異な
る、そして区別される方法が存在する。１つの手法はそ
の容量と電源との間に１つの大きな抵抗器を備え、そし
て抵抗器を通して大きな容量を充電するための小電流を
発生させる。別の手法は、大きな容量への小電流を供給
するための定電流源を備えることである。これら手法の
各々は、図１および図２それぞれに関して付加的に詳細
に説明される。
を用いて大きな容量値を充電し、次にその大きな容量に
おける電圧レベルを評価することによって動作するのが
習慣化している。電圧があるレベルを越えていると判断
されたとき、出力の状態は変化し、１つのパルスを発生
するのに用いられる。一般的には、大きな容量を充電す
るのに用いられる小電流を発生させるのに２つの異な
る、そして区別される方法が存在する。１つの手法はそ
の容量と電源との間に１つの大きな抵抗器を備え、そし
て抵抗器を通して大きな容量を充電するための小電流を
発生させる。別の手法は、大きな容量への小電流を供給
するための定電流源を備えることである。これら手法の
各々は、図１および図２それぞれに関して付加的に詳細
に説明される。
【０００４】図１は、第１の一般的な発振器１００の回
路図である。この第１の一般的な発振器１００は、１つ
の抵抗器（Ｒ）１０２、１つのコンデンサ（Ｃ）１０
４、１つの差動増幅器１０６，１つのリセットトランジ
スタ１０８および１つの出力パルス発生器１１０を含ん
でいる。このトランジスタ（Ｒ）１０２およびコンデン
サ（Ｃ）１０４は、電源（ＶCC）とグランドとの間に直
列に接続されている。電流（ｉ）は、電源（ＶCC）から
発生されてコンデンサ（Ｃ）１０４に流れる。差動増幅
器１０６は、抵抗器（Ｒ）１０２とコンデンサ（Ｃ）１
０４との接続ノードに接続されている第１入力端子と、
そして基準電圧（ＶREF）に接続されている第２入力端
子とを有している。差動増幅器１０６はまた、出力パル
ス発生器１１０に接続されている出力端子をも有してい
る。出力パルス発生器１１０は第１の一般的な発振器１
００によって発生された１つのパルスを出力する。出力
パルス発生器１１０はまた、コンデンサ（Ｃ）１０４上
の放電動作を制御するためのリセットトランジスタ１０
８のゲートにリセット信号を供給する。コンデンサ
（Ｃ）１０４の充電および放電の組み合わせ効果は、出
力パルス発生器１１０による周期的なパルスの発生（す
なわち発振器またはクロック）である。第１の一般的な
発振器１００に関する１つの問題は、抵抗器（Ｒ）１０
２の抵抗が温度と共に増加することにより、抵抗器
（Ｒ）１０２によって発生される電流（ｉ）が温度が増
加するに従い減少することである。結果として、周期的
なパルスの周波数は温度とともに変化することとなり、
これは不都合である。第１の一般的な発振器１００に関
する別の問題は、電流（ｉ）が、電源電圧（ＶCC）とと
もに変化することである。
路図である。この第１の一般的な発振器１００は、１つ
の抵抗器（Ｒ）１０２、１つのコンデンサ（Ｃ）１０
４、１つの差動増幅器１０６，１つのリセットトランジ
スタ１０８および１つの出力パルス発生器１１０を含ん
でいる。このトランジスタ（Ｒ）１０２およびコンデン
サ（Ｃ）１０４は、電源（ＶCC）とグランドとの間に直
列に接続されている。電流（ｉ）は、電源（ＶCC）から
発生されてコンデンサ（Ｃ）１０４に流れる。差動増幅
器１０６は、抵抗器（Ｒ）１０２とコンデンサ（Ｃ）１
０４との接続ノードに接続されている第１入力端子と、
そして基準電圧（ＶREF）に接続されている第２入力端
子とを有している。差動増幅器１０６はまた、出力パル
ス発生器１１０に接続されている出力端子をも有してい
る。出力パルス発生器１１０は第１の一般的な発振器１
００によって発生された１つのパルスを出力する。出力
パルス発生器１１０はまた、コンデンサ（Ｃ）１０４上
の放電動作を制御するためのリセットトランジスタ１０
８のゲートにリセット信号を供給する。コンデンサ
（Ｃ）１０４の充電および放電の組み合わせ効果は、出
力パルス発生器１１０による周期的なパルスの発生（す
なわち発振器またはクロック）である。第１の一般的な
発振器１００に関する１つの問題は、抵抗器（Ｒ）１０
２の抵抗が温度と共に増加することにより、抵抗器
（Ｒ）１０２によって発生される電流（ｉ）が温度が増
加するに従い減少することである。結果として、周期的
なパルスの周波数は温度とともに変化することとなり、
これは不都合である。第１の一般的な発振器１００に関
する別の問題は、電流（ｉ）が、電源電圧（ＶCC）とと
もに変化することである。
【０００５】図２は、第２の一般的な発振器２００の回
路図である。この第２の一般的な発振器２００は、トラ
ンジスタ２０２，２０４および２０６、１つのコンデン
サ（Ｃ）２０８、１つの差動増幅器２１０、１つのリセ
ットトランジスタ２１２および１つの出力パルス発生器
２１４を含んでいる。トランジスタ２０２および２０６
は、ｐ形トランジスタであり、そしてトランジスタ２０
４はｎ形トランジスタである。トランジスタ２０２，２
０４および２０６はコンデンサ（Ｃ）２０８を充電する
のに用いられる電流（ｉ）を発生する。トランジスタ２
０２および２０６は電源電位（ＶCC）に結合されて、カ
レントミラー装置を形成する。このカレントミラー装置
は、コンデンサ（Ｃ）２０８に供給される電流（ｉ）を
発生する。トランジスタ２０４は、制御電圧（ＶO）に
よってアクティブとされ、カレントミラー装置によって
発生される電流（ｉ）を制限する。差動増幅器２１０
は、コンデンサ（Ｃ）２０８に接続された第１入力端子
と、そして基準電圧（ＶREF）に接続された第２入力端
子とを含んでいる。この差動増幅器２１０はまた、出力
パルス発生器２１４に信号を供給するための１つの出力
端子をも含んでいる。出力パルス発生器２１４は、第２
の一般的な発振器２００によって発生されるパルスを出
力する。出力パルス発生器２１４はまた、リセットトラ
ンジスタ２１２のゲートにリセット信号を供給する。ア
クティブにされているとき、リセットトランジスタ２１
２は、コンデンサ（Ｃ）２０８を放電するように動作す
る。コンデンサ（Ｃ）２０８の繰り返される充電および
放電は、第２の一般的な発振器２００が周期的なパルス
（すなわち発振器またはクロック）を発生するようにさ
せる。第１の一般的な発振器１００とは異なり、第２の
一般的な発振器２００は、供給電圧（ＶCC）レベルとは
無関係な電流（ｉ）を発生する。しかし、第２の一般的
な発振器２００に関する１つの問題は、カレントミラー
装置によって発生される電流（ｉ）が温度によって変化
することである。結果として、周期的なパルスの周波数
はまた、温度によって変化することとなり、これは不都
合である。
路図である。この第２の一般的な発振器２００は、トラ
ンジスタ２０２，２０４および２０６、１つのコンデン
サ（Ｃ）２０８、１つの差動増幅器２１０、１つのリセ
ットトランジスタ２１２および１つの出力パルス発生器
２１４を含んでいる。トランジスタ２０２および２０６
は、ｐ形トランジスタであり、そしてトランジスタ２０
４はｎ形トランジスタである。トランジスタ２０２，２
０４および２０６はコンデンサ（Ｃ）２０８を充電する
のに用いられる電流（ｉ）を発生する。トランジスタ２
０２および２０６は電源電位（ＶCC）に結合されて、カ
レントミラー装置を形成する。このカレントミラー装置
は、コンデンサ（Ｃ）２０８に供給される電流（ｉ）を
発生する。トランジスタ２０４は、制御電圧（ＶO）に
よってアクティブとされ、カレントミラー装置によって
発生される電流（ｉ）を制限する。差動増幅器２１０
は、コンデンサ（Ｃ）２０８に接続された第１入力端子
と、そして基準電圧（ＶREF）に接続された第２入力端
子とを含んでいる。この差動増幅器２１０はまた、出力
パルス発生器２１４に信号を供給するための１つの出力
端子をも含んでいる。出力パルス発生器２１４は、第２
の一般的な発振器２００によって発生されるパルスを出
力する。出力パルス発生器２１４はまた、リセットトラ
ンジスタ２１２のゲートにリセット信号を供給する。ア
クティブにされているとき、リセットトランジスタ２１
２は、コンデンサ（Ｃ）２０８を放電するように動作す
る。コンデンサ（Ｃ）２０８の繰り返される充電および
放電は、第２の一般的な発振器２００が周期的なパルス
（すなわち発振器またはクロック）を発生するようにさ
せる。第１の一般的な発振器１００とは異なり、第２の
一般的な発振器２００は、供給電圧（ＶCC）レベルとは
無関係な電流（ｉ）を発生する。しかし、第２の一般的
な発振器２００に関する１つの問題は、カレントミラー
装置によって発生される電流（ｉ）が温度によって変化
することである。結果として、周期的なパルスの周波数
はまた、温度によって変化することとなり、これは不都
合である。
【０００６】一般的に、温度変化に無関係な発振器また
はクロックを製造することが望まれている。ＤＲＡＭ集
積回路の場合においては、リフレッシュクロックを発生
するために備えられている発振器またはクロック回路は
十分に一定であることが必要であり、そのようにしてＤ
ＲＡＭ集積回路のメモリセルが設計仕様に従って適時な
方法でリフレッシュされる。このためリフレッシュクロ
ックが温度変化に関わりなく一定の周波数を有すること
が望まれる。もし、リフレッシュクロックの周波数が必
要とされるよりも速いならば、余分なエネルギーまたは
電力が頻繁にＤＲＡＭ集積回路をリフレッシュするのに
浪費されてしまう。他方、もしリフレッシュクロックの
周波数が遅すぎるならば、ＤＲＡＭ集積回路は失敗を生
じ、そしてそのため蓄積されているデータを失うことに
なる。こうして、一般的な発振器設計は時間的に変化す
る周波数を持つクロックを発生させるものであり、そし
てそのため温度変化が生じたときにはエネルギーの浪費
または蓄積されているデータの損失のいずれかがもたら
されることとなる。
はクロックを製造することが望まれている。ＤＲＡＭ集
積回路の場合においては、リフレッシュクロックを発生
するために備えられている発振器またはクロック回路は
十分に一定であることが必要であり、そのようにしてＤ
ＲＡＭ集積回路のメモリセルが設計仕様に従って適時な
方法でリフレッシュされる。このためリフレッシュクロ
ックが温度変化に関わりなく一定の周波数を有すること
が望まれる。もし、リフレッシュクロックの周波数が必
要とされるよりも速いならば、余分なエネルギーまたは
電力が頻繁にＤＲＡＭ集積回路をリフレッシュするのに
浪費されてしまう。他方、もしリフレッシュクロックの
周波数が遅すぎるならば、ＤＲＡＭ集積回路は失敗を生
じ、そしてそのため蓄積されているデータを失うことに
なる。こうして、一般的な発振器設計は時間的に変化す
る周波数を持つクロックを発生させるものであり、そし
てそのため温度変化が生じたときにはエネルギーの浪費
または蓄積されているデータの損失のいずれかがもたら
されることとなる。
【０００７】
【発明が解決しようとする課題】こうして、温度変化に
よって影響されることのない発振器またはクロックを提
供できる改善された発振器設計の必要が存在する。
よって影響されることのない発振器またはクロックを提
供できる改善された発振器設計の必要が存在する。
【０００８】
【課題を解決するための手段】広く言えば、本発明は実
質的に温度依存のない周波数を有する改善された発振器
回路を提供する。この改善された発振器回路は特に、ダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）集積回
路のためのリフレッシュクロックのようなクロック信号
を発生させるために集積回路デバイスにおいて用いられ
るのに適している。
質的に温度依存のない周波数を有する改善された発振器
回路を提供する。この改善された発振器回路は特に、ダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）集積回
路のためのリフレッシュクロックのようなクロック信号
を発生させるために集積回路デバイスにおいて用いられ
るのに適している。
【０００９】
【発明の実施の形態】本発明は装置、回路および方法を
含む種々の手法によって実行することが可能である。本
発明のいくつかの実施例が以下に説明される。
含む種々の手法によって実行することが可能である。本
発明のいくつかの実施例が以下に説明される。
【００１０】集積回路デバイスのための発振器として、
本発明の１つの実施例は、電流を供給する温度依存のな
い１つの電流源と、温度依存のない電流源に結合された
１つの電荷蓄積デバイスと、電荷蓄積デバイスに結合さ
れた１つのパルス発生回路と、そしてパルス発生回路に
結合された１つのリセット回路とを含んでいる。この電
流は集積回路デバイスの通常の動作範囲における温度に
は無関係である。この電荷蓄積デバイスは温度依存のな
い電流源によって供給される電流から電荷を蓄積し、そ
して蓄積された電荷の量に従って１つの電圧を出力する
ように動作する。このパルス発生回路は、電荷蓄積デバ
イスからの電圧出力が前もって決められたスレッショー
ルドを越えた後に１つのクロックパルスを発生する。こ
のリセット回路は電荷蓄積デバイスをリセットし、その
結果その後の電荷が次のクロックパルスのために蓄積さ
れるように動作する。随意的に、温度依存のない電流源
は、温度が増加するに従い増加する第１電流を供給する
ための第１電流源と、温度が増加するに従い減少する第
２電流を供給するための第２電流源と、そして温度依存
のない電流源によって供給される電流を発生させるた
め、第１電流と第２電流とを組み合わせ、その電流が集
積回路デバイスの通常の動作範囲において温度依存しな
くなるようにさせる１つのコンバイナとを含むこともで
きる。
本発明の１つの実施例は、電流を供給する温度依存のな
い１つの電流源と、温度依存のない電流源に結合された
１つの電荷蓄積デバイスと、電荷蓄積デバイスに結合さ
れた１つのパルス発生回路と、そしてパルス発生回路に
結合された１つのリセット回路とを含んでいる。この電
流は集積回路デバイスの通常の動作範囲における温度に
は無関係である。この電荷蓄積デバイスは温度依存のな
い電流源によって供給される電流から電荷を蓄積し、そ
して蓄積された電荷の量に従って１つの電圧を出力する
ように動作する。このパルス発生回路は、電荷蓄積デバ
イスからの電圧出力が前もって決められたスレッショー
ルドを越えた後に１つのクロックパルスを発生する。こ
のリセット回路は電荷蓄積デバイスをリセットし、その
結果その後の電荷が次のクロックパルスのために蓄積さ
れるように動作する。随意的に、温度依存のない電流源
は、温度が増加するに従い増加する第１電流を供給する
ための第１電流源と、温度が増加するに従い減少する第
２電流を供給するための第２電流源と、そして温度依存
のない電流源によって供給される電流を発生させるた
め、第１電流と第２電流とを組み合わせ、その電流が集
積回路デバイスの通常の動作範囲において温度依存しな
くなるようにさせる１つのコンバイナとを含むこともで
きる。
【００１１】低周波発振器として、本発明の１つの実施
例は、ソース端子が第１供給電位に接続され、ゲート端
子およびドレイン端子が共通的に接続されている、ゲー
ト、ドレインおよびソース端子を持つ第１ＦＥＴトラン
ジスタと、ソース端子が第１供給電位に接続され、ゲー
ト端子が第１ＦＥＴトランジスタのゲート端子に接続さ
れている、ゲート、ドレインおよびソース端子を持つ第
２ＦＥＴトランジスタと、ドレイン端子が第１ＦＥＴト
ランジスタのドレイン端子に接続され、ソース端子が第
２供給電位に接続され、ゲート端子が第３供給電位を受
けている、ゲート、ドレインおよびソース端子を持つ第
３ＦＥＴトランジスタとを含み、この第３供給電位は第
１および第２供給電位の間の電圧を有しており、第２Ｆ
ＥＴトランジスタのドレイン端子と第２供給電位との間
に結合された１つの容量性負荷を含み、この容量性負荷
はノードにおいてＦＥＴトランジスタのドレイン端子に
結合し、抵抗を提供するつの抵抗性デバイスを含み、抵
抗性デバイスは第１供給電位に結合された第１の側を有
し、そしてノードにおいて容量性負荷に結合された第２
の側を有しており、ドレイン端子がノードに接続され、
ソース端子が第２供給電位に接続され、ゲート端子がリ
セット信号を受ける、ゲート、ドレインおよびソース端
子を持つ第４ＦＥＴトランジスタと、第１入力端子がノ
ードに接続され、第２入力端子は基準電圧に接続され、
出力端子が１つの出力信号を提供する、第１入力端子、
第２入力端子、および出力端子を持つ１つの差動増幅器
とを含んでいる。差動増幅器の。第１および第２ＦＥＴ
トランジスタはｐ形ＦＥＴトランジスタであることが、
そして第３および第４ＦＥＴトランジスタは、ｎ形ＦＥ
Ｔトランジスタであることが望ましい。
例は、ソース端子が第１供給電位に接続され、ゲート端
子およびドレイン端子が共通的に接続されている、ゲー
ト、ドレインおよびソース端子を持つ第１ＦＥＴトラン
ジスタと、ソース端子が第１供給電位に接続され、ゲー
ト端子が第１ＦＥＴトランジスタのゲート端子に接続さ
れている、ゲート、ドレインおよびソース端子を持つ第
２ＦＥＴトランジスタと、ドレイン端子が第１ＦＥＴト
ランジスタのドレイン端子に接続され、ソース端子が第
２供給電位に接続され、ゲート端子が第３供給電位を受
けている、ゲート、ドレインおよびソース端子を持つ第
３ＦＥＴトランジスタとを含み、この第３供給電位は第
１および第２供給電位の間の電圧を有しており、第２Ｆ
ＥＴトランジスタのドレイン端子と第２供給電位との間
に結合された１つの容量性負荷を含み、この容量性負荷
はノードにおいてＦＥＴトランジスタのドレイン端子に
結合し、抵抗を提供するつの抵抗性デバイスを含み、抵
抗性デバイスは第１供給電位に結合された第１の側を有
し、そしてノードにおいて容量性負荷に結合された第２
の側を有しており、ドレイン端子がノードに接続され、
ソース端子が第２供給電位に接続され、ゲート端子がリ
セット信号を受ける、ゲート、ドレインおよびソース端
子を持つ第４ＦＥＴトランジスタと、第１入力端子がノ
ードに接続され、第２入力端子は基準電圧に接続され、
出力端子が１つの出力信号を提供する、第１入力端子、
第２入力端子、および出力端子を持つ１つの差動増幅器
とを含んでいる。差動増幅器の。第１および第２ＦＥＴ
トランジスタはｐ形ＦＥＴトランジスタであることが、
そして第３および第４ＦＥＴトランジスタは、ｎ形ＦＥ
Ｔトランジスタであることが望ましい。
【００１２】セルフリフレッシュ形ダイナミックランダ
ムアクセスメモリとして、本発明の１つの実施例はデー
タに蓄積するためのダイナミックランダムアクセスメモ
リセルの１つのアレーと、そしてこのアレーに接続され
て動作する１つのセルフリフレッシュ回路とを含んでい
る。セルフリフレッシュ回路はアレー内に蓄積されてい
るデータを周期的にリフレッシュするよう動作し、そし
て少なくとも１つの温度依存のない周波数発振器を含ん
でいる。この温度依存のない周波数発振器は、第１およ
び第２の温度依存する電流を用いて温度変化に関わりな
く実質的に一定な周波数を持つリフレッシュクロックを
発生させる。
ムアクセスメモリとして、本発明の１つの実施例はデー
タに蓄積するためのダイナミックランダムアクセスメモ
リセルの１つのアレーと、そしてこのアレーに接続され
て動作する１つのセルフリフレッシュ回路とを含んでい
る。セルフリフレッシュ回路はアレー内に蓄積されてい
るデータを周期的にリフレッシュするよう動作し、そし
て少なくとも１つの温度依存のない周波数発振器を含ん
でいる。この温度依存のない周波数発振器は、第１およ
び第２の温度依存する電流を用いて温度変化に関わりな
く実質的に一定な周波数を持つリフレッシュクロックを
発生させる。
【００１３】本発明の他の特色および利点は、本発明の
原理を例証するよう描かれている添付図面に関連させて
行われる以下の詳細な説明から明らかとなるであろう。
原理を例証するよう描かれている添付図面に関連させて
行われる以下の詳細な説明から明らかとなるであろう。
【００１４】
【実施例】本発明は添付図面と関連した以下の詳細な説
明によって容易に理解される。図面においては同様な参
照番号は同様な構造素子を表している。
明によって容易に理解される。図面においては同様な参
照番号は同様な構造素子を表している。
【００１５】本発明は実質的に温度依存のない周波数を
持つ改善された発振器回路に関する。この改善された発
振器回路は、特に、ダイナミックＲＡＭ（ＤＲＡＭ）お
よびシンクロナスＤＲＡＭ（ＳＤＲＡＭ）を含むランダ
ムアクセスメモリ（ＲＡＭ）集積回路のための、リフレ
ッシュクロックのようなクロック信号を発生するための
集積回路デバイスにおいて用いられるのに適切である。
本発明によれば、温度依存のない方法で１つの電流が発
生され、その結果ＤＲＡＭ集積回路のためのリフレッシ
ュ周波数は温度にわたって安定である。そのため、本発
明はＤＲＡＭ集積回路のリフレッシュモード動作におけ
るリフレッシュ周波数が、過大なエネルギーを浪費する
ことなく全温度範囲（たとえば０℃〜８５℃）にわたっ
て保持時間の要求に合致することを確実にする。
持つ改善された発振器回路に関する。この改善された発
振器回路は、特に、ダイナミックＲＡＭ（ＤＲＡＭ）お
よびシンクロナスＤＲＡＭ（ＳＤＲＡＭ）を含むランダ
ムアクセスメモリ（ＲＡＭ）集積回路のための、リフレ
ッシュクロックのようなクロック信号を発生するための
集積回路デバイスにおいて用いられるのに適切である。
本発明によれば、温度依存のない方法で１つの電流が発
生され、その結果ＤＲＡＭ集積回路のためのリフレッシ
ュ周波数は温度にわたって安定である。そのため、本発
明はＤＲＡＭ集積回路のリフレッシュモード動作におけ
るリフレッシュ周波数が、過大なエネルギーを浪費する
ことなく全温度範囲（たとえば０℃〜８５℃）にわたっ
て保持時間の要求に合致することを確実にする。
【００１６】本発明の説明的な実施例が図３〜図８を参
照しながら以下に論じられる。しかし、当業技術者は、
それら図面に関連してここで与えられる詳細な説明は単
に説明のためのものであって、本発明がそれら限定され
た実施例を越えて拡張することを容易に理解するであろ
う。
照しながら以下に論じられる。しかし、当業技術者は、
それら図面に関連してここで与えられる詳細な説明は単
に説明のためのものであって、本発明がそれら限定され
た実施例を越えて拡張することを容易に理解するであろ
う。
【００１７】図３は、本発明の１つの実施例による発振
器回路３００の基本ブロック図である。発振器回路３０
０は、１つの電流（ｉ）を発生する温度依存のない電流
源３０２を含んでいる。温度依存のない電流源３０２に
よって発生されるこの電流（ｉ）は、温度にわたって一
定である。特に、電流（ｉ）は、回路が意図されている
動作温度（たとえば０℃〜８５℃）にわたって実質的に
一定である。この発振器回路３００はまた、１つの電荷
蓄積デバイス３０４をも含んでいる。この電荷蓄積デバ
イス３０４は温度依存のない電流源３０２によって供給
された電流（ｉ）を受け取る。電荷蓄積デバイス３０４
は、電流（ｉ）によって供給される電荷（すなわち電気
的エネルギー）を蓄積し、そして蓄積された電荷を基に
電圧（Ｖ）を発生する。１つのパルス発生回路３０６も
また発振器回路３００の中に設けられ、電荷蓄積デバイ
ス３０４によって発生される電圧（Ｖ）をモニタする。
電荷が蓄積されるに従い増加する、電荷蓄積デバイス３
０４によって発生される電圧（Ｖ）が前もって決められ
たスレッショールド量を越えたとき、パルス発生回路３
０６はその出力端子の論理レベルを変化させる。たとえ
ば、パルス発生回路３０６はロー論理レベルからハイ論
理レベルへと移行する。パルス発生回路３０６の出力が
変化したとき、発振器回路３００のリセット回路３０８
は、その変化を検出し、そして電荷蓄積デバイス３０４
にリセット信号を出力する。リセット信号は電荷蓄積デ
バイス３０４に蓄積されていた全ての電荷を放電させ
る。実際上、電荷蓄積デバイス３０４の電圧は、急激に
ゼロボルトに達する。このようにして、電荷蓄積デバイ
ス３０４の電圧を監視しているパルス発生回路３０６
は、パルス発生回路３０６の出力をそのオリジナルな状
態に移行戻しする。たとえば、パルス発生回路３０６の
出力は、ハイ論理レベルからロー論理レベルへと移行戻
りする。その結果、発振器回路３００は、その出力端子
に１つのパルスを発生させる。発振器３００の出力はま
た、クロック信号または発振器として考慮することがで
き、発振器回路３００は、パルスを発生させるこの動作
を繰り返す。
器回路３００の基本ブロック図である。発振器回路３０
０は、１つの電流（ｉ）を発生する温度依存のない電流
源３０２を含んでいる。温度依存のない電流源３０２に
よって発生されるこの電流（ｉ）は、温度にわたって一
定である。特に、電流（ｉ）は、回路が意図されている
動作温度（たとえば０℃〜８５℃）にわたって実質的に
一定である。この発振器回路３００はまた、１つの電荷
蓄積デバイス３０４をも含んでいる。この電荷蓄積デバ
イス３０４は温度依存のない電流源３０２によって供給
された電流（ｉ）を受け取る。電荷蓄積デバイス３０４
は、電流（ｉ）によって供給される電荷（すなわち電気
的エネルギー）を蓄積し、そして蓄積された電荷を基に
電圧（Ｖ）を発生する。１つのパルス発生回路３０６も
また発振器回路３００の中に設けられ、電荷蓄積デバイ
ス３０４によって発生される電圧（Ｖ）をモニタする。
電荷が蓄積されるに従い増加する、電荷蓄積デバイス３
０４によって発生される電圧（Ｖ）が前もって決められ
たスレッショールド量を越えたとき、パルス発生回路３
０６はその出力端子の論理レベルを変化させる。たとえ
ば、パルス発生回路３０６はロー論理レベルからハイ論
理レベルへと移行する。パルス発生回路３０６の出力が
変化したとき、発振器回路３００のリセット回路３０８
は、その変化を検出し、そして電荷蓄積デバイス３０４
にリセット信号を出力する。リセット信号は電荷蓄積デ
バイス３０４に蓄積されていた全ての電荷を放電させ
る。実際上、電荷蓄積デバイス３０４の電圧は、急激に
ゼロボルトに達する。このようにして、電荷蓄積デバイ
ス３０４の電圧を監視しているパルス発生回路３０６
は、パルス発生回路３０６の出力をそのオリジナルな状
態に移行戻しする。たとえば、パルス発生回路３０６の
出力は、ハイ論理レベルからロー論理レベルへと移行戻
りする。その結果、発振器回路３００は、その出力端子
に１つのパルスを発生させる。発振器３００の出力はま
た、クロック信号または発振器として考慮することがで
き、発振器回路３００は、パルスを発生させるこの動作
を繰り返す。
【００１８】図４は、本発明の１つの実施例による発振
器回路４００の回路図である。この発振器回路４００
は、第１トランジスタ４０２および第２トランジスタ４
０４を含んでいる。第１および第２トランジスタ４０２
および４０４は、カレントミラー回路を形成するように
構成されている。示されているように、第１および第２
トランジスタ４０２および４０４のソース端子は第１供
給電圧（ＶCC）に結合され、第１および第２トランジス
タ４０２および４０４のゲートは共通的に接続され、そ
して共通的に接続されたゲートは第１トランジスタ４０
２のドレインに接続されている。第３トランジスタ４０
６は、第１トランジスタ４０２のドレイン端子を第２供
給電位（グランド）に結合させる。第３トランジスタ４
０６は、制御電圧（ＶO）によって制御される。第３ト
ランジスタ４０６は、カレントミラー回路による電流
（ｉ1）の量を制御するよう動作する。１つの例とし
て、第１、第２および第３トランジスタ４０２、４０４
および４０６は、金属酸化膜半導体（ＭＯＳ）トランジ
スタまたはフィールドエフェクトトランジスタ（ＦＥ
Ｔ）であることができる。
器回路４００の回路図である。この発振器回路４００
は、第１トランジスタ４０２および第２トランジスタ４
０４を含んでいる。第１および第２トランジスタ４０２
および４０４は、カレントミラー回路を形成するように
構成されている。示されているように、第１および第２
トランジスタ４０２および４０４のソース端子は第１供
給電圧（ＶCC）に結合され、第１および第２トランジス
タ４０２および４０４のゲートは共通的に接続され、そ
して共通的に接続されたゲートは第１トランジスタ４０
２のドレインに接続されている。第３トランジスタ４０
６は、第１トランジスタ４０２のドレイン端子を第２供
給電位（グランド）に結合させる。第３トランジスタ４
０６は、制御電圧（ＶO）によって制御される。第３ト
ランジスタ４０６は、カレントミラー回路による電流
（ｉ1）の量を制御するよう動作する。１つの例とし
て、第１、第２および第３トランジスタ４０２、４０４
および４０６は、金属酸化膜半導体（ＭＯＳ）トランジ
スタまたはフィールドエフェクトトランジスタ（ＦＥ
Ｔ）であることができる。
【００１９】この発振器回路４００はさらに、１つの抵
抗器（Ｒ）４０８を含んでいる。この抵抗器（Ｒ）４０
８は、第１供給電位（ＶCC）とノード４０９との間に結
合され、ノード４０９は、カレントミラー回路の出力端
子に結合している。電流（ｉ 2）は、抵抗器（Ｒ）４０
８を通してノード４０９に流れる。
抗器（Ｒ）４０８を含んでいる。この抵抗器（Ｒ）４０
８は、第１供給電位（ＶCC）とノード４０９との間に結
合され、ノード４０９は、カレントミラー回路の出力端
子に結合している。電流（ｉ 2）は、抵抗器（Ｒ）４０
８を通してノード４０９に流れる。
【００２０】付加的に、この発振器回路４００は、コン
デンサ（Ｃ）４１０を含んでいる。このコンデンサ
（Ｃ）４１０は、ノード４０９と第２供給電位（グラン
ド）との間に接続されている。ノード４０９から第２供
給電位（グランド）に向けてコンデンサ（Ｃ）４１０を
通して流れる電流（ｉC）は電流（ｉ1）と電流（ｉ2）
の和である。
デンサ（Ｃ）４１０を含んでいる。このコンデンサ
（Ｃ）４１０は、ノード４０９と第２供給電位（グラン
ド）との間に接続されている。ノード４０９から第２供
給電位（グランド）に向けてコンデンサ（Ｃ）４１０を
通して流れる電流（ｉC）は電流（ｉ1）と電流（ｉ2）
の和である。
【００２１】発振器回路４００はまた、１つの差動増幅
器４１２と、１つのリセットトランジスタ４１４と、そ
して１つの出力パルス発生器４１６をも含んでいる。差
動増幅器４１２の第１入力端子はノード４０９に結合さ
れて、コンデンサ（Ｃ）４１０の両端に現れる電圧レベ
ルを受ける。差動増幅器４１２の第２入力端子は基準電
圧（ＶREF）に結合される。差動増幅器４１２はまた、
出力パルス発生器４１６に結合された１つの出力端子を
有している。ノード４０９に現れる電圧が基準電圧（Ｖ
REF）を越えたときに、差動増幅器４１２の出力はハイ
論理レベルを有し、そしてノード４０９における電圧レ
ベルが基準電圧（ＶREF）よりも小さいときには、差動
増幅器４１２の出力はロー論理レベルを有している。さ
らに、差動増幅器４１２からの出力信号は、出力信号と
リセット信号とを出力する出力パルス発生器４１６に加
えられる。このリセット信号は、リセットトランジスタ
４１４に供給されてコンデンサ（Ｃ）４１０を放電させ
る。すなわち、差動増幅器４１２からの出力信号がハイ
論理値に移行したとき、出力パルス発生器４１６は、リ
セット信号を発生し、この信号はリセットトランジスタ
４１４をターンオンさせてコンデンサ（Ｃ）４１０を放
電させ、そしてノード４０９における電圧レベルを減少
させる。ノード４０９における電圧レベルがリセットト
ランジスタ４１４によって実質的に減少されたとき、ノ
ード４０９における電圧レベルは基準電圧（ＶREF）よ
りも小さくなり、そしてそのため、差動増幅器４１２は
ロー論理レベルに移行するため、差動増幅器４１２の出
力はその以前の状態に逆戻りする。結果として、出力パ
ルス発生器４１６からの出力信号は周期的なパルスを含
むことになる。出力パルス発生器４１６は、この周期的
パルスのパルス幅を適切なサイズにセットすることがで
きる。
器４１２と、１つのリセットトランジスタ４１４と、そ
して１つの出力パルス発生器４１６をも含んでいる。差
動増幅器４１２の第１入力端子はノード４０９に結合さ
れて、コンデンサ（Ｃ）４１０の両端に現れる電圧レベ
ルを受ける。差動増幅器４１２の第２入力端子は基準電
圧（ＶREF）に結合される。差動増幅器４１２はまた、
出力パルス発生器４１６に結合された１つの出力端子を
有している。ノード４０９に現れる電圧が基準電圧（Ｖ
REF）を越えたときに、差動増幅器４１２の出力はハイ
論理レベルを有し、そしてノード４０９における電圧レ
ベルが基準電圧（ＶREF）よりも小さいときには、差動
増幅器４１２の出力はロー論理レベルを有している。さ
らに、差動増幅器４１２からの出力信号は、出力信号と
リセット信号とを出力する出力パルス発生器４１６に加
えられる。このリセット信号は、リセットトランジスタ
４１４に供給されてコンデンサ（Ｃ）４１０を放電させ
る。すなわち、差動増幅器４１２からの出力信号がハイ
論理値に移行したとき、出力パルス発生器４１６は、リ
セット信号を発生し、この信号はリセットトランジスタ
４１４をターンオンさせてコンデンサ（Ｃ）４１０を放
電させ、そしてノード４０９における電圧レベルを減少
させる。ノード４０９における電圧レベルがリセットト
ランジスタ４１４によって実質的に減少されたとき、ノ
ード４０９における電圧レベルは基準電圧（ＶREF）よ
りも小さくなり、そしてそのため、差動増幅器４１２は
ロー論理レベルに移行するため、差動増幅器４１２の出
力はその以前の状態に逆戻りする。結果として、出力パ
ルス発生器４１６からの出力信号は周期的なパルスを含
むことになる。出力パルス発生器４１６は、この周期的
パルスのパルス幅を適切なサイズにセットすることがで
きる。
【００２２】本発明の１つの実施例による発振器回路４
００は、温度変化に無関係な実質的に一定の周波数のク
ロック信号（すなわち周期的なパルス）を発生する。温
度依存のない発振器回路４００は、電流（ｉC）を形成
する電流（ｉ1）および電流（ｉ2）の組み合わせによっ
て備えられる。電流（ｉ1）は、温度が増加すると電流
（ｉ1）が増加するような温度依存を有しており、そし
て電流（ｉ2）は温度が増加すると電流（ｉ2）が減少す
るような温度依存を有している。本発明によれば、これ
ら反対に依存する電流が組み合わせられて電流（ｉC）
を形成し、その結果、少なくとも回路の通常の動作範囲
においては実質的に温度に依存しなくなる。さらに、電
流（ｉC）が実質的に温度変化に無関係であるとき、発
生される結果的なクロック信号は同様に実質的に温度変
化に無関係となる。
００は、温度変化に無関係な実質的に一定の周波数のク
ロック信号（すなわち周期的なパルス）を発生する。温
度依存のない発振器回路４００は、電流（ｉC）を形成
する電流（ｉ1）および電流（ｉ2）の組み合わせによっ
て備えられる。電流（ｉ1）は、温度が増加すると電流
（ｉ1）が増加するような温度依存を有しており、そし
て電流（ｉ2）は温度が増加すると電流（ｉ2）が減少す
るような温度依存を有している。本発明によれば、これ
ら反対に依存する電流が組み合わせられて電流（ｉC）
を形成し、その結果、少なくとも回路の通常の動作範囲
においては実質的に温度に依存しなくなる。さらに、電
流（ｉC）が実質的に温度変化に無関係であるとき、発
生される結果的なクロック信号は同様に実質的に温度変
化に無関係となる。
【００２３】たとえば、発振器回路４００に関しては、
電流（ｉ1）が約１．４μＡにセットされ、そして電流
（ｉ2）が約４μＡにセットされているとき、結果的な
電流（ｉC）は実質的に温度変化に無関係である。発振
器回路４００に関する他の例としての設計値は、Ｒ＝４
００ｋΩ、Ｃ≒４ｐＦ、ＶO＝０．９５ボルト、ＶREF＝
１．４ボルトおよびＶCC＝２．５ボルトである。
電流（ｉ1）が約１．４μＡにセットされ、そして電流
（ｉ2）が約４μＡにセットされているとき、結果的な
電流（ｉC）は実質的に温度変化に無関係である。発振
器回路４００に関する他の例としての設計値は、Ｒ＝４
００ｋΩ、Ｃ≒４ｐＦ、ＶO＝０．９５ボルト、ＶREF＝
１．４ボルトおよびＶCC＝２．５ボルトである。
【００２４】図５は、本発明の別の実施例による発振器
回路５００の回路図である。この発振器回路５００は、
図４に描かれている発振器回路４００に類似している。
発振器回路４００の全てのコンポーネントを含むほか、
発振器回路５００は１つの制御回路５０２および１つの
パルス幅調節回路５０４を含んでいる。制御回路５０２
は、リセットトランジスタ４１４をアクティブにするた
めに用いられるリセット信号５０６を発生する。リセッ
トトランジスタ４１４がアクティブになるとき、コンデ
ンサ（Ｃ）４１０は放電する。リセット信号５０６はリ
セットトランジスタ４１４をアクティブにするアクティ
ブ化パルスを含んでいる。リセット信号５０６のアクテ
ィブ化パルスの継続時間はコンデンサ（Ｃ）４１０を完
全に放電させるのに十分である。制御回路５０２はま
た、パルス幅調節回路５０４にクロック信号５０８を出
力する。１つの実施例においては、クロック信号５０８
は差動増幅器４１２によって発生されたパルスの遅延バ
ージョンである。このパルス幅調節回路５０４はクロッ
ク信号５０８を受け取り、そして適切な周期およびデュ
ーティーサイクルを持つリフレッシュクロック（ＲＦＣ
ＬＫ）を発生するようにこのパルスのパルス幅を調節す
る。１つの例としては、ＤＲＡＭ集積回路のために適切
なリフレッシュクロック（ＲＦＣＬＫ）は、９８０ｎｓ
の周期を有し、その１２ｎｓはハイ論理レベルであり、
そして９６８ｎｓはロー論理レベルである。
回路５００の回路図である。この発振器回路５００は、
図４に描かれている発振器回路４００に類似している。
発振器回路４００の全てのコンポーネントを含むほか、
発振器回路５００は１つの制御回路５０２および１つの
パルス幅調節回路５０４を含んでいる。制御回路５０２
は、リセットトランジスタ４１４をアクティブにするた
めに用いられるリセット信号５０６を発生する。リセッ
トトランジスタ４１４がアクティブになるとき、コンデ
ンサ（Ｃ）４１０は放電する。リセット信号５０６はリ
セットトランジスタ４１４をアクティブにするアクティ
ブ化パルスを含んでいる。リセット信号５０６のアクテ
ィブ化パルスの継続時間はコンデンサ（Ｃ）４１０を完
全に放電させるのに十分である。制御回路５０２はま
た、パルス幅調節回路５０４にクロック信号５０８を出
力する。１つの実施例においては、クロック信号５０８
は差動増幅器４１２によって発生されたパルスの遅延バ
ージョンである。このパルス幅調節回路５０４はクロッ
ク信号５０８を受け取り、そして適切な周期およびデュ
ーティーサイクルを持つリフレッシュクロック（ＲＦＣ
ＬＫ）を発生するようにこのパルスのパルス幅を調節す
る。１つの例としては、ＤＲＡＭ集積回路のために適切
なリフレッシュクロック（ＲＦＣＬＫ）は、９８０ｎｓ
の周期を有し、その１２ｎｓはハイ論理レベルであり、
そして９６８ｎｓはロー論理レベルである。
【００２５】図６は、本発明の１つの実施例による制御
回路６００の回路図である。この制御回路６００は、図
５に描かれている制御回路５０２の１つの実施例の詳細
な実現状態を表現している。この制御回路６００は、第
１供給電位（ＶCC）と第２供給電位（グランド）との間
に結合された第１ＦＥＴ６０２および第２ＦＥＴ６０４
を含んでいる。第１ＦＥＴ６０２のドレインは、ノード
６０６において第２ＦＥＴ６０４のドレインに接続され
ている。第１ＦＥＴ６０２のソースは、第１供給電位
（ＶCC）に接続され、そして第２ＦＥＴ６０４のソース
は第２供給電位（グランド）に接続されている。第１Ｆ
ＥＴ６０２のゲートは、差動増幅器４１２によって供給
された電圧（ＶOUT）を受け取る。第２ＦＥＴ６０４の
ゲートは、第２ＦＥＴ６０４を通る電流を制御する電圧
（ＶN）を受け取る。ノード６０６は、第１インバータ
６０８に結合している。第１インバータ６０８は、第２
インバータ６１０に結合している。第２インバータ６１
０は、第３インバータ６１２に結合している。第３イン
バータ６１２の出力は、クロック信号５０８である。第
３インバータ６１２の出力はまた、ＮＡＮＤゲート６１
４の１つの入力にも供給される。ＮＡＮＤゲート６１４
の他の入力端子は、発振器回路のためのイネーブル信号
を受け取る。ＮＡＮＤゲート６１４の出力は第４インバ
ータ６１６に供給される。第４インバータ６１６の出力
は、リセット信号５０６を出力するインバータ６１８に
供給される。第４インバータ６１６の出力はまた、第３
ＦＥＴ６２０のゲートにも供給される。第３ＦＥＴ６２
０のソースは、第１供給電位（Ｖ CC）に結合され、そし
て第３ＦＥＴ６２０のドレインは第１ＦＥＴ６０２のゲ
ートに接続される。
回路６００の回路図である。この制御回路６００は、図
５に描かれている制御回路５０２の１つの実施例の詳細
な実現状態を表現している。この制御回路６００は、第
１供給電位（ＶCC）と第２供給電位（グランド）との間
に結合された第１ＦＥＴ６０２および第２ＦＥＴ６０４
を含んでいる。第１ＦＥＴ６０２のドレインは、ノード
６０６において第２ＦＥＴ６０４のドレインに接続され
ている。第１ＦＥＴ６０２のソースは、第１供給電位
（ＶCC）に接続され、そして第２ＦＥＴ６０４のソース
は第２供給電位（グランド）に接続されている。第１Ｆ
ＥＴ６０２のゲートは、差動増幅器４１２によって供給
された電圧（ＶOUT）を受け取る。第２ＦＥＴ６０４の
ゲートは、第２ＦＥＴ６０４を通る電流を制御する電圧
（ＶN）を受け取る。ノード６０６は、第１インバータ
６０８に結合している。第１インバータ６０８は、第２
インバータ６１０に結合している。第２インバータ６１
０は、第３インバータ６１２に結合している。第３イン
バータ６１２の出力は、クロック信号５０８である。第
３インバータ６１２の出力はまた、ＮＡＮＤゲート６１
４の１つの入力にも供給される。ＮＡＮＤゲート６１４
の他の入力端子は、発振器回路のためのイネーブル信号
を受け取る。ＮＡＮＤゲート６１４の出力は第４インバ
ータ６１６に供給される。第４インバータ６１６の出力
は、リセット信号５０６を出力するインバータ６１８に
供給される。第４インバータ６１６の出力はまた、第３
ＦＥＴ６２０のゲートにも供給される。第３ＦＥＴ６２
０のソースは、第１供給電位（Ｖ CC）に結合され、そし
て第３ＦＥＴ６２０のドレインは第１ＦＥＴ６０２のゲ
ートに接続される。
【００２６】制御回路６００の動作は、以下のように説
明される。電圧（ＶN）は、普通、第２供給電位（グラ
ンド）よりも大きく、そして第１供給電位（ＶCC）より
も小さいか、または等しい正の値にセットされている。
たとえば、電圧（ＶN）は０．９５ボルトである。差動
増幅器４１２によって供給される電圧（ＶOUT）は、パ
ルスが受け取られた最初のときに（すなわち、ＶC＞Ｖ
REFのとき）ロー論理レベルに移行する。電圧（ＶOUT）
がロー論理レベルにあるとき、第１ＦＥＴ６０２は「オ
ン」であり、そしてノード６０６は第１供給電位
（ＶCC）に向けて引っ張られる。第３インバータ６１２
によって出力されるクロック信号５０８は、インバータ
６０８〜６１２のゲート遅延の後にロー論理レベルに向
かう。制御回路６００がイネーブルであると仮定すれ
ば、その後ＮＡＮＤゲート６１４の出力はハイ論理レベ
ルに向かい、そしてインバータ６１６の出力はロー論理
レベルに向かう。次にリセット信号５０６がハイ論理レ
ベルに向かい、そしてリセットトランジスタ４１４をア
クティブにしてコンデンサ（Ｃ）４１０を放電させる。
さらに、インバータ６１６の出力はまた、第３ＦＥＴ６
２０のゲート端子に供給される。第３ＦＥＴ６２０のゲ
ート端子がロー論理レベルであるとき、電圧（ＶOUT）
は第１供給電位（ＶCC）にプルアップされており、この
第１供給電位は、第１ＦＥＴ６０２をターン「オフ」さ
せ、続いてこのターンオフはノード６０６を緩やかに第
２供給電位（グランド）に向けてプルダウンする。これ
が生じると、クロック信号５０８はハイレベルにつり上
げられ、こうしてパルスが終了する。その後、このサイ
クルが再び繰り返され、次のパルスが発生する。
明される。電圧（ＶN）は、普通、第２供給電位（グラ
ンド）よりも大きく、そして第１供給電位（ＶCC）より
も小さいか、または等しい正の値にセットされている。
たとえば、電圧（ＶN）は０．９５ボルトである。差動
増幅器４１２によって供給される電圧（ＶOUT）は、パ
ルスが受け取られた最初のときに（すなわち、ＶC＞Ｖ
REFのとき）ロー論理レベルに移行する。電圧（ＶOUT）
がロー論理レベルにあるとき、第１ＦＥＴ６０２は「オ
ン」であり、そしてノード６０６は第１供給電位
（ＶCC）に向けて引っ張られる。第３インバータ６１２
によって出力されるクロック信号５０８は、インバータ
６０８〜６１２のゲート遅延の後にロー論理レベルに向
かう。制御回路６００がイネーブルであると仮定すれ
ば、その後ＮＡＮＤゲート６１４の出力はハイ論理レベ
ルに向かい、そしてインバータ６１６の出力はロー論理
レベルに向かう。次にリセット信号５０６がハイ論理レ
ベルに向かい、そしてリセットトランジスタ４１４をア
クティブにしてコンデンサ（Ｃ）４１０を放電させる。
さらに、インバータ６１６の出力はまた、第３ＦＥＴ６
２０のゲート端子に供給される。第３ＦＥＴ６２０のゲ
ート端子がロー論理レベルであるとき、電圧（ＶOUT）
は第１供給電位（ＶCC）にプルアップされており、この
第１供給電位は、第１ＦＥＴ６０２をターン「オフ」さ
せ、続いてこのターンオフはノード６０６を緩やかに第
２供給電位（グランド）に向けてプルダウンする。これ
が生じると、クロック信号５０８はハイレベルにつり上
げられ、こうしてパルスが終了する。その後、このサイ
クルが再び繰り返され、次のパルスが発生する。
【００２７】図７は、本発明の１つの実施例によるパル
ス幅調節回路７００の回路図である。このパルス幅調節
回路７００は、図５に描かれているパルス幅調節回路５
０４の１つの実施例の詳細な実現状態を表している。
ス幅調節回路７００の回路図である。このパルス幅調節
回路７００は、図５に描かれているパルス幅調節回路５
０４の１つの実施例の詳細な実現状態を表している。
【００２８】パルス幅調節回路７００は、第１部分およ
び第２部分を持つチェーンを実現している。このパルス
幅調節回路７００は、制御回路５０２からのクロック信
号５０８を受け取り、そしてリフレッシュクロック（Ｒ
ＦＣＬＫ）５１０を出力する。クロック信号５０８は、
第１部分に、そして次に第２部分に供給される。第１部
分は１連のインバータ７０２〜７０８および続くＮＡＮ
Ｄゲート７１０を含んでいる。ＮＡＮＤゲート７１０の
出力は第２部分に供給される。第２部分は別の一連のイ
ンバータ７２０〜７２４および続くＮＡＮＤゲート７２
６を含んでいる。ＮＡＮＤゲート７２６の出力はインバ
ータ７３６に供給され、インバータ７３６の出力は続い
てインバータ７３８に供給される。インバータ７３８の
出力はリフレッシュクロック（ＲＦＣＬＫ）５１０であ
る。インバータ７０２、７０６、７２２およびＮＡＮＤ
ゲート７１０の出力は各々、適切な遅延を提供するため
にそれらの出力と第２供給電位（グランド）との間に設
けられた容量性負荷を有している。この容量性負荷は、
ｎ形ＦＥＴトランジスタ７１２、７１６、７３２および
７２８それぞれによって実現される。トランジスタ７１
２、７１６、７２８および７３２は、第２供給電位（グ
ランド）に結合されたそれらのドレインおよびソースを
有しており、そしてインバータ７０２、７０６、７２２
およびＮＡＮＤゲート７１０のそれぞれの出力に結合さ
れたそれらのゲートを有している。同様に、インバータ
７０４、７０８、７２０および７２４の出力もまた各々
容量性負荷に接続されている。容量性負荷は、ｐ形ＦＥ
Ｔトランジスタ７１４、７１８、７３０および７３４そ
れぞれによって備えられる。トランジスタ７１４、７１
８、７３０および７３４は、第１供給電位（ＶCC）に結
合されたそれらのドレインおよびソースを有しており、
そしてインバータ７０４、７０８、７２０および７２４
のそれぞれの出力に結合されたそれらのゲートを有して
いる。効果としては、このパルス幅調節回路７００は、
リフレッシュクロック（ＲＦＣＬＫ）５１０を発生させ
るのにクロック信号５０８のパルスの継続時間（すなわ
ちハイ論理レベル）を伸張させる。
び第２部分を持つチェーンを実現している。このパルス
幅調節回路７００は、制御回路５０２からのクロック信
号５０８を受け取り、そしてリフレッシュクロック（Ｒ
ＦＣＬＫ）５１０を出力する。クロック信号５０８は、
第１部分に、そして次に第２部分に供給される。第１部
分は１連のインバータ７０２〜７０８および続くＮＡＮ
Ｄゲート７１０を含んでいる。ＮＡＮＤゲート７１０の
出力は第２部分に供給される。第２部分は別の一連のイ
ンバータ７２０〜７２４および続くＮＡＮＤゲート７２
６を含んでいる。ＮＡＮＤゲート７２６の出力はインバ
ータ７３６に供給され、インバータ７３６の出力は続い
てインバータ７３８に供給される。インバータ７３８の
出力はリフレッシュクロック（ＲＦＣＬＫ）５１０であ
る。インバータ７０２、７０６、７２２およびＮＡＮＤ
ゲート７１０の出力は各々、適切な遅延を提供するため
にそれらの出力と第２供給電位（グランド）との間に設
けられた容量性負荷を有している。この容量性負荷は、
ｎ形ＦＥＴトランジスタ７１２、７１６、７３２および
７２８それぞれによって実現される。トランジスタ７１
２、７１６、７２８および７３２は、第２供給電位（グ
ランド）に結合されたそれらのドレインおよびソースを
有しており、そしてインバータ７０２、７０６、７２２
およびＮＡＮＤゲート７１０のそれぞれの出力に結合さ
れたそれらのゲートを有している。同様に、インバータ
７０４、７０８、７２０および７２４の出力もまた各々
容量性負荷に接続されている。容量性負荷は、ｐ形ＦＥ
Ｔトランジスタ７１４、７１８、７３０および７３４そ
れぞれによって備えられる。トランジスタ７１４、７１
８、７３０および７３４は、第１供給電位（ＶCC）に結
合されたそれらのドレインおよびソースを有しており、
そしてインバータ７０４、７０８、７２０および７２４
のそれぞれの出力に結合されたそれらのゲートを有して
いる。効果としては、このパルス幅調節回路７００は、
リフレッシュクロック（ＲＦＣＬＫ）５１０を発生させ
るのにクロック信号５０８のパルスの継続時間（すなわ
ちハイ論理レベル）を伸張させる。
【００２９】リフレッシュクロック(ＲＦＣＬＫ)の周期
または周波数は、用途によって変化する。多くのＤＲＡ
Ｍ集積回路は、９００〜１０００ｎｓの範囲における周
期を持つ、そして約１０〜１４ｎｓのアクティブパルス
継続時間（たとえばパルス幅）を持つリフレッシュクロ
ックを用いる。１つの実施例においては、約４〜５ｎｓ
の入力パルス（クロック信号５０８）から約１２ｎｓの
アクティブパルス継続時間が得られる。しかも、１つの
実施例においては、結果的なリフレッシュクロック（Ｒ
ＦＣＬＫ）５１０に関する周期は、９８０ｎｓであり、
これはいくつかの現存するＤＲＡＭ集積回路に適切であ
る。
または周波数は、用途によって変化する。多くのＤＲＡ
Ｍ集積回路は、９００〜１０００ｎｓの範囲における周
期を持つ、そして約１０〜１４ｎｓのアクティブパルス
継続時間（たとえばパルス幅）を持つリフレッシュクロ
ックを用いる。１つの実施例においては、約４〜５ｎｓ
の入力パルス（クロック信号５０８）から約１２ｎｓの
アクティブパルス継続時間が得られる。しかも、１つの
実施例においては、結果的なリフレッシュクロック（Ｒ
ＦＣＬＫ）５１０に関する周期は、９８０ｎｓであり、
これはいくつかの現存するＤＲＡＭ集積回路に適切であ
る。
【００３０】集積回路設計においては、抵抗は普通、集
積回路内の拡散領域によって設けられ、容量は集積回路
内で接続されたそれらのドレインおよびソースを持つフ
ィールドエフェクトトランジスタ（ＦＥＴ）によって並
列に接続された一連の小さな容量によって備えられる。
発振器回路を持つトランジスタはＦＥＴであることが望
ましい。
積回路内の拡散領域によって設けられ、容量は集積回路
内で接続されたそれらのドレインおよびソースを持つフ
ィールドエフェクトトランジスタ（ＦＥＴ）によって並
列に接続された一連の小さな容量によって備えられる。
発振器回路を持つトランジスタはＦＥＴであることが望
ましい。
【００３１】コンデンサ（Ｃ）４１０によって表されて
いる容量の部分は、抵抗器（Ｒ）４０８と、ノード４０
９に結合している差動増幅器４１２とによって備えられ
ることを認識すべきである。残りの容量部分は、たとえ
ばｐ形ＦＥＴデプレッション型コンデンサのようなＦＥ
Ｔトランジスタによって実現される。この発振器回路は
さらに、容量を変更することにより、発振器周波数を調
節するためのいくつかのオプションを含むことができ
る。このオプションはヒューズによって選択することが
できる。この発振器回路はまた、電流（ｉ1）または
（ｉ2）を提供する電流源の単に１つから駆動される電
流を選択するためのオプションを含むこともできる。
いる容量の部分は、抵抗器（Ｒ）４０８と、ノード４０
９に結合している差動増幅器４１２とによって備えられ
ることを認識すべきである。残りの容量部分は、たとえ
ばｐ形ＦＥＴデプレッション型コンデンサのようなＦＥ
Ｔトランジスタによって実現される。この発振器回路は
さらに、容量を変更することにより、発振器周波数を調
節するためのいくつかのオプションを含むことができ
る。このオプションはヒューズによって選択することが
できる。この発振器回路はまた、電流（ｉ1）または
（ｉ2）を提供する電流源の単に１つから駆動される電
流を選択するためのオプションを含むこともできる。
【００３２】抵抗器（Ｒ）４０８は、集積回路内の拡散
領域によって備えられることも認識すべきである。この
発振器回路はまた、抵抗値を調節するためのいくつかの
オプションを備えることも可能である。
領域によって備えられることも認識すべきである。この
発振器回路はまた、抵抗値を調節するためのいくつかの
オプションを備えることも可能である。
【００３３】本発明による発振器回路はまた、発生され
るパルス（またはクロック）の周波数が変化または調節
されることも可能とする。たとえば、本発明を実施する
集積回路にプログラム可能なヒューズを含ませて製造す
ることにより、この発振器回路は、コンデンサを追加ま
たは削除することにより、抵抗器を追加または削除する
ことにより、および／またはそれ以外に電流駆動能力を
追加または削除することにより周波数をトリムまたは調
節することが可能となる。
るパルス（またはクロック）の周波数が変化または調節
されることも可能とする。たとえば、本発明を実施する
集積回路にプログラム可能なヒューズを含ませて製造す
ることにより、この発振器回路は、コンデンサを追加ま
たは削除することにより、抵抗器を追加または削除する
ことにより、および／またはそれ以外に電流駆動能力を
追加または削除することにより周波数をトリムまたは調
節することが可能となる。
【００３４】図８−Ａは、電流（ｉ）対温度（Ｔ）の図
である。図８−Ａにおける図は、第１の一般的な発振器
１００と、図４に描かれた発振器回路４００のような本
発明による発振器を持つ第２の一般的な発振器２００と
の比較を提供している。第１の一般的な発振器１００の
電流（ｉ）対温度（Ｔ）特性は、線８００によって表さ
れている。第２の一般的な発振器２００の電流（ｉ）対
温度（Ｔ）特性は、線８０２によって表されている。第
１および第２の一般的な回路１００、２００の電流
（ｉ）対温度（Ｔ）特性は、温度によって変化し、そし
て温度変化とともに反対方向に移動することに注目すべ
きである。本発明に関する電流（ｉ）対温度（Ｔ）特性
は、線８０４によって表されている。線８０４は、温度
にわたって一定であり、こうして電流（ｉ）が温度
（Ｔ）にわたって一定であることを示すことに注目すべ
きである。
である。図８−Ａにおける図は、第１の一般的な発振器
１００と、図４に描かれた発振器回路４００のような本
発明による発振器を持つ第２の一般的な発振器２００と
の比較を提供している。第１の一般的な発振器１００の
電流（ｉ）対温度（Ｔ）特性は、線８００によって表さ
れている。第２の一般的な発振器２００の電流（ｉ）対
温度（Ｔ）特性は、線８０２によって表されている。第
１および第２の一般的な回路１００、２００の電流
（ｉ）対温度（Ｔ）特性は、温度によって変化し、そし
て温度変化とともに反対方向に移動することに注目すべ
きである。本発明に関する電流（ｉ）対温度（Ｔ）特性
は、線８０４によって表されている。線８０４は、温度
にわたって一定であり、こうして電流（ｉ）が温度
（Ｔ）にわたって一定であることを示すことに注目すべ
きである。
【００３５】図８−Ｂは、本発明によるクロック周波数
対温度（Ｔ）の図である。図８−Ｂに描かれているよう
に、線８０６はこのクロック周波数が基本的に温度にわ
たって一定であることを示している。本発明による発振
器によって提供されるクロック周波数（および電流
（ｉ））の一定の特性は、広い温度範囲にわたって、よ
り安定なクロック信号を提供する。この一定の特性は、
この回路に関連する、０℃と８５℃の間のような動作温
度範囲にわたって少なくとも適用される。
対温度（Ｔ）の図である。図８−Ｂに描かれているよう
に、線８０６はこのクロック周波数が基本的に温度にわ
たって一定であることを示している。本発明による発振
器によって提供されるクロック周波数（および電流
（ｉ））の一定の特性は、広い温度範囲にわたって、よ
り安定なクロック信号を提供する。この一定の特性は、
この回路に関連する、０℃と８５℃の間のような動作温
度範囲にわたって少なくとも適用される。
【図１】第１の一般的な発振器の回路図である。
【図２】第２の一般的な発振器の回路図である。
【図３】本発明の１つの実施例による発振器回路の基本
的なブロック図である。
的なブロック図である。
【図４】本発明の第１の実施例による発振器回路の回路
図である。
図である。
【図５】本発明の第２の実施例による発振器回路の回路
図である。
図である。
【図６】本発明の１つの実施例による制御回路の回路図
である。
である。
【図７】本発明の１つの実施例によるパルス幅調節回路
の回路図である。
の回路図である。
【図８】電流（ｉ）対温度（Ｔ）を示す図および本発明
によるクロック周波数対温度（Ｔ）を示す図である。
によるクロック周波数対温度（Ｔ）を示す図である。
１００ 第１の一般的な発振器 １０２ 抵抗器 １０４ コンデンサ １０６ 差動増幅器 １０８ リセットトランジスタ １１０ 出力パルス発生器 ２００ 第２の一般的な発振器 ２０２〜２０６ トランジスタ ２０８ コンデンサ ２１０ 差動増幅器 ２１２ リセットトランジスタ ２１４ 出力パルス発生器 ３００ 発振器回路 ３０２ 電流源 ３０４ 電荷蓄積デバイス ３０６ パルス発生回路 ４００ 発振器回路 ４０２〜４０６ トランジスタ ４０８ 抵抗器 ４０９ ノード ４１０ コンデンサ ４１２ 差動増幅器 ４１４ リセットトランジスタ ４１６ 出力パルス発生器 ５００ 発振器回路 ５０２ 制御回路 ５０４ パルス幅調節回路 ５０６ リセット信号 ５０８ クロック信号 ５１０ リフレッシュクロック ６００ 制御回路 ６０２，６０４ ＦＥＴ ６０６ ノード ６０８〜６１２ インバータ ６１４ ＮＡＮＤゲート ６１６，６１８ インバータ ６２０ ＦＥＴ ７００ パルス幅調節回路 ７０２〜７０８ インバータ ７１０ ＮＡＮＤゲート ７１２〜７１８ ＦＥＴ ７２０〜７２４ インバータ ７２６ ＮＡＮＤゲート ７２８〜７３４ ＦＥＴ ７３６，７３８ インバータ ８００，８０２ 一般的な発振器の電流対温度特性 ８０４ 本発明に関する電流対温度特性は ８０６ 本発明によるクロック周波数対温度特性
Claims (20)
- 【請求項１】 集積回路デバイスのための発振器におい
て、 電流を供給するための温度依存のない１つの電流源と、 前記温度依存のない電流源に結合した１つの電荷蓄積デ
バイスと、 前記電荷蓄積デバイスに結合された１つのパルス発生回
路と、 前記パルス発生回路に結合した１つのリセット回路とを
含み、 この電流は集積回路デバイスの通常動作範囲にわたる温
度に依存せず、 前記電荷蓄積デバイスは前記温度依存のない電流源によ
り供給された電流から電荷を蓄積し、そして蓄積された
電荷の量に従って電圧を出力するように動作し、 前記パルス発生回路は前記電荷蓄積デバイスからの電圧
出力が前もって決められたスレッショールドを越えた後
にクロックパルスを出力し、 前記リセット回路は前記電荷蓄積デバイスをリセットさ
せるように動作する結果、その後に次のクロックパルス
のために電荷が蓄積開始される、ことを特徴とする集積
回路デバイスのための発振器。 - 【請求項２】 前記温度依存のない１つの電流源が、 温度が上昇するに従い増加する第１電流を供給するため
の第１電流源と、 温度が上昇するに従い減少する第２電流を供給するため
の第２電流源と、 前記温度依存のない電流源によって供給される電流を発
生するよう、第１電流および第２電流を組み合わせる１
つのコンバイナとを含み、 それによって電流が集積回路デバイスの通常の動作範囲
にわたって温度に依存しなくなる、請求項第１項記載の
発振器。 - 【請求項３】 前記第１電流源が一対のトランジスタか
ら形成されたカレントミラーを含み、 前記第２電流源が１つの抵抗性素子を含む、請求項第２
項記載の発振器。 - 【請求項４】 前記コンバイナが加算ノードを含み、 その加算ノードにおいて、第１電流と第２電流とが互い
に加算されて、前記電荷蓄積デバイスに供給される電流
を発生させる、請求項第３項記載の発振器。 - 【請求項５】 前記発振器が低周波発振器である、請求
項第１項記載の発振器。 - 【請求項６】 低周波発振器において、 ソース端子が第１供給電位に接続され、ゲート端子およ
びドレイン端子が共通的に接続されている、ゲート、ド
レインおよびソース端子を持つ第１ＦＥＴトランジスタ
と、 ソース端子が第１供給電位に接続され、ゲート端子が前
記第１ＦＥＴトランジスタのゲート端子に接続されてい
る、ゲート、ドレインおよびソース端子を持つ第２ＦＥ
Ｔトランジスタと、 ドレイン端子が前記第１ＦＥＴトランジスタのドレイン
端子に接続され、ソース端子が第２供給電位に接続さ
れ、ゲート端子は第３供給電位を受ける、ゲート、ドレ
インおよびソース端子を持つ第３ＦＥＴトランジスタと
を有し、 第３供給電位は前記第１および第２供給電位の電圧の間
の電圧を有しており、 前記第２ＦＥＴトランジスタのドレイン端子と第２供給
電位との間に結合している１つの容量性負荷とを有し、 前記容量性負荷は１つのノードにおいて前記ＦＥＴトラ
ンジスタのドレイン端子に結合しており、 抵抗を備えるための１つの抵抗性デバイスを有し、 前記抵抗性デバイスは第Ｉ供給電位に結合した第１の側
を有し、そしてノードにおいて前記容量性負荷に結合さ
れた第２の側を有しており、 ドレイン端子がノードに結合され、ソース端子が第２供
給電位に結合され、ゲート端子がリセット信号を受け
る、ゲート、ドレインおよびソース端子を持つ第４ＦＥ
Ｔトランジスタと、 第１入力端子がノードに結合され、第２入力端子が基準
電圧に接続され、出力端子が１つの出力信号を発生す
る、第１入力端子、第２入力端子および１つの出力端子
を有する１つの差動増幅器とを含む、ことを特徴とする
低周波発振器。 - 【請求項７】 前記抵抗性デバイスが１つの拡散領域を
含み、 前記容量性負荷が少なくとも１つのＦＥＴトランジスタ
を含む、請求項第６項記載の低周波発振器。 - 【請求項８】 前記低周波発振器がさらに、 出力信号からリセット信号を発生するための１つのリセ
ットパルス発生器と、 出力信号から１つの出力クロック信号を発生するための
１つの出力パルス発生器とを含み、 出力クロック信号が前もって決められた周期を有してい
る、請求項第６項記載の低周波発振器。 - 【請求項９】 出力クロック信号の周期が、約１０〜１
４ｎｓのアクティブパルス継続時間を持つ９００〜１０
００ｍｓの範囲の周期である、請求項第８項記載の低周
波発振器。 - 【請求項１０】 前記低周波発振器が１つの集積回路内
に形成される、請求項第６項記載の低周波発振器。 - 【請求項１１】 集積回路が１つのＤＲＡＭを含む、請
求項第１０項記載の低周波発振器。 - 【請求項１２】 第１供給電圧がＶCCであり、そして第
２供給電圧がグランドであり、 前記第１および第２ＦＥＴトランジスタがｐ形ＦＥＴト
ランジスタであり、 前記第３および第４ＦＥＴトランジスタがｎ形ＦＥＴト
ランジスタである、請求項第６項記載の低周波発振器。 - 【請求項１３】 セルフリフレッシュ形ダイナミックラ
ンダムアクセスメモリにおいて、 データを蓄積するためのダイナミックランダムアクセス
メモリセルの１つのアレーと、 前記アレーに動作的に接続されている１つのセルフリフ
レッシュ回路とを含み、 前記セルフリフレッシュ回路は前記アレー内に蓄積され
ているデータを周期的にリフレッシュし、 前記リフレッシュ回路は、第１および第２の温度依存す
る電流を用いて、温度変化にも関わらずに実質的に一定
の周波数を持つ１つのリフレッシュクロックを発生させ
る少なくとも１つの温度依存のない周波数発振器を含
む、ことを特徴とするセルフリフレッシュ形ダイナミッ
クランダムアクセスメモリ。 - 【請求項１４】 前記セルフリフレッシュ回路が、 第１の温度依存する電流を発生させるための第１の温度
依存する電流源と、 第２の温度依存する電流を発生させるための第２の温度
依存する電流源と、 前記第１および第２の温度依存する電流源に結合された
１つの電荷蓄積デバイスとを含み、 前記電荷蓄積デバイスは前記第１および第２の温度依存
する電流源によって供給される第１および第２の温度依
存する電流から電荷を蓄積し、そして蓄積された電荷の
量に従って電圧を出力するように動作し、 前記電荷蓄積デバイスに結合された１つのパルス発生回
路を含み、 前記電荷蓄積デバイスからの電圧出力が前もって決めら
れたスレッショールドを越えた後に前記パルス発生回路
が１つのクロックパルスを出力し、 前記パルス発生回路に結合された１つのリセット回路を
含み、 前記リセット回路は前記電荷蓄積デバイスをリセットし
て、その後は次のクロックパルスのために電荷が蓄積さ
れるように動作する、請求項第１３項記載のセルフリフ
レッシュ形ダイナミックランダムアクセスメモリ。 - 【請求項１５】 前記第１の温度依存する電流源によっ
て発生される第１の温度依存する電流は温度の上昇とと
もに増加し、 前記第２の温度依存する電流源によって発生される第２
の温度依存する電流は温度の上昇とともに減少し、 前記セルフリフレッシュ回路がさらに、第１の温度依存
のない電流と第２の温度依存のない電流とを組み合わせ
て、集積回路デバイスの通常の動作範囲にわたって温度
依存のない１つの電流を発生させるための１つのコンバ
イナを含む、請求項第１４項記載のセルフリフレッシュ
形ダイナミックランダムアクセスメモリ。 - 【請求項１６】 前記第１の温度依存する電流源が一対
のトランジスタから形成される１つのカレントミラーを
含み、 前記第２の温度依存する電流源が１つの抵抗性素子を含
む、請求項第１５項記載のセルフリフレッシュ形ダイナ
ミックランダムアクセスメモリ。 - 【請求項１７】 前記コンバイナが１つの加算ノードを
含み、 そこにおいて第１の温度依存する電流と第２の温度依存
する電流とが互いに加えられる、請求項第１５項記載の
セルフリフレッシュ形ダイナミックランダムアクセスメ
モリ。 - 【請求項１８】 前記セルフリフレッシュ回路が、 ソース端子が第１供給電位に接続され、ゲート端子とド
レイン端子が共通的に接続されている、ゲート、ドレイ
ンおよびソース端子を持つ第１ＦＥＴトランジスタと、 ソース端子が第１供給電位に接続され、ゲート端子が前
記第１ＦＥＴトランジスタのゲート端子に接続されてい
る、ゲート、ドレインおよびソース端子を持つ第２ＦＥ
Ｔトランジスタと、 ドレイン端子が前記第１ＦＥＴトランジスタのドレイン
端子に接続され、ソース端子が第２供給電位に接続さ
れ、ゲート端子が第３供給電位を受ける、ゲート、ドレ
インおよびソース端子を持つ第３ＦＥＴトランジスタと
を含み、 第３供給電位は前記第１および第２供給電位の電圧の間
の電圧を持ち、 前記第２ＦＥＴトランジスタのドレイン端子と第２供給
電位との間に結合している１つの容量性負荷を含み、 前記容量性負荷はノードにおいて前記ＦＥＴトランジス
タのドレイン端子に結合し、 抵抗を提供するための１つの抵抗性デバイスを含み、 前記抵抗性デバイスは、第１供給電位に結合された第１
の側を有し、そしてノードにおいて前記容量性負荷に結
合された第２の側を有し、 ドレイン端子はノードに接続され、ソース端子は第２供
給電位に接続され、ゲート端子はリセット信号を受け
る、ゲート、ドレインおよびソース端子を持つ第４ＦＥ
Ｔトランジスタと、 第１入力端子はノードに接続され、第２入力端子は基準
電圧に接続され、出力端子は１つの出力信号を発生す
る、第１入力端子、第２入力端子および１つの出力端子
を持つ１つの差動増幅器とを含む、請求項第１３項記載
のセルフリフレッシュ形ダイナミックランダムアクセス
メモリ。 - 【請求項１９】 前記抵抗性デバイスが少なくとも１つ
の拡散領域を含む、請求項第１８項記載のセルフリフレ
ッシュ形ダイナミックランダムアクセスメモリ。 - 【請求項２０】 前記セルフリフレッシュ回路がさら
に、 出力信号からリセット信号を発生する１つのリセットパ
ルス発生器と、 出力信号から１つの出力クロック信号を発生するための
１つの出力パルス発生器とを含み、 その出力クロック信号は１つの前もって決められた周期
を有している、請求項第１３項記載のセルフリフレッシ
ュ形ダイナミックランダムアクセスメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/923,300 US5870345A (en) | 1997-09-04 | 1997-09-04 | Temperature independent oscillator |
| US08/923300 | 1997-09-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11168358A true JPH11168358A (ja) | 1999-06-22 |
| JP3995069B2 JP3995069B2 (ja) | 2007-10-24 |
Family
ID=25448469
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24706998A Expired - Fee Related JP3995069B2 (ja) | 1997-09-04 | 1998-09-01 | 温度変化に関わらず一定のパルス周波数を供給する発振器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5870345A (ja) |
| EP (1) | EP0901127B1 (ja) |
| JP (1) | JP3995069B2 (ja) |
| KR (1) | KR100562211B1 (ja) |
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