JP4664126B2 - 半導体メモリ - Google Patents

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Description

本発明は、ダイナミックメモリセルに書き込まれたデータを保持するために定期的にリフレッシュ動作が必要な半導体メモリに関する。特に、本発明は、外部からのリフレッシュコマンドを必要とせず、リフレッシュ動作を内部で自動的に実行する半導体メモリに関する。
ダイナミックメモリセルを有する擬似ＳＲＡＭや、セルフリフレッシュモードを有するＤＲＡＭは、メモリセルに書き込まれたデータを保持するために、内部回路によりメモリセルを定期的にリフレッシュする必要がある。具体的には、この種の半導体メモリは、リフレッシュ動作を実行するためのリフレッシュ要求信号を生成するリフレッシュタイマを内蔵している。一般に、リフレッシュタイマは、発振信号を生成する発振回路と、発振信号の周波数を分周してリフレッシュ要求信号を周期的に生成する分周回路とで構成されている。
発振信号の周波数は、半導体製造条件の変動（トランジスタ特性の変動等）や、半導体メモリの動作環境により変化する。例えば、発振信号の周波数が低くなり、リフレッシュ間隔が長くなると、リフレッシュ動作が実行される前にメモリセル内のデータが消失するおそれがある。これを防止するために、分周比が可変な分周回路が提案されている（例えば、特許文献１、２）。発振信号の周波数が低いときに、分周比を小さくすることで、リフレッシュ要求信号の生成周期が長くなることが防止される。この結果、メモリセル内のデータの消失が防止される。
特開２００３−３０９８３号公報 特開昭６３−２４１７９０号公報
近年、ＤＲＡＭおよび擬似ＳＲＡＭは、携帯機器のワークメモリとして使用されている。携帯機器は、バッテリーの使用時間を長くするために消費電力が低いことが要求される。特に、携帯機器の非動作中のスタンバイ電流が低いことが重要である。
リフレッシュタイマの消費電力を低く、スタンバイ電流を下げるためには、発振回路の周波数を低くすればよい。例えば、発振信号の周波数をリフレッシュ要求信号の周波数まで低くすることで、リフレッシュタイマの消費電力は大幅に削減される。しかし、リフレッシュ要求信号の周波数を分周回路を用いずに可変にするためには、発振回路自体の発振周波数を変える必要がある。発振信号の周波数を可変にする場合、発振回路の回路規模は増加する。特に、発振信号は基準信号であるため、その周波数は所定の精度が必要である。このため、発振回路の回路設計は複雑になり、発振回路の試験も複雑になる。したがって、発振回路自体の発振周波数を可変にすることは望ましくない。
本発明の目的は、リフレッシュ動作を実行させるリフレッシュ信号の生成頻度を変更可能なリフレッシュ信号の生成回路の消費電力を削減し、半導体メモリのスタンバイ電流を削減することにある。
本発明の一形態では、発振回路は、ダイナミックメモリセルをリフレッシュするために一定の周期でリフレッシュ要求信号を生成する。蓄積回路は、蓄積値を保持する保持部を
有し、リフレッシュ要求信号に応答して蓄積値を初期値から離れる側に所定値だけ変化させる。蓄積回路は、リフレッシュ要求信号に対応するリフレッシュ動作に応答して蓄積値を初期値に戻る側に一つ変化させる。
状態検出回路は、半導体メモリの第１状態から第２状態への変化および第２状態から第１状態への変化を検出する。蓄積制御回路は、状態検出回路による第１状態から第２状態への変化の検出に応答して蓄積回路が使用する所定値を増加する。また、蓄積制御回路は、状態検出回路による第２状態から第１状態への変化の検出に応答して蓄積回路が使用する所定値を減少する。リフレッシュ判定回路は、保持部に保持された蓄積値を受け、蓄積値が初期値に戻るまで、蓄積値に対応する数のリフレッシュ信号を出力する。コア制御回路は、リフレッシュ信号に応答してメモリコアにリフレッシュ動作を実行させるとともに、外部アクセス要求に応答してメモリコアにアクセス動作を実行させる。
本発明では、第２状態中に１回のリフレッシュ要求信号に応答して実行されるリフレッシュ動作の回数を、第１状態中に１回のリフレッシュ要求信号に応答して実行されるリフレッシュ動作の回数より多くできる。このため、発振回路の発振周期を変更することなく、半導体メモリの動作状態の変化に応じてリフレッシュ動作の頻度を変えることができる。分周回路を用いることなく、発振回路により生成される発振信号をそのままリフレッシュ要求信号として用いることで、発振回路が無駄に発振することを防止できる。したがって、リフレッシュ動作を実行させるリフレッシュ信号を生成するための回路の消費電力を削減できる。リフレッシュ動作は、半導体メモリのスタンバイ期間にも必要である。したがって、本発明の適用により、特にスタンバイ電流を削減できる。
本発明の一形態における好ましい例では、状態検出回路は、裁定回路を有している。制定回路は、リフレッシュ信号に応答するリフレッシュ動作中に外部アクセス要求を受けたときに、コア制御回路にリフレッシュ動作を短縮させ、アクセス動作を開始させる。状態検出回路は、リフレッシュ動作の短縮により第１状態から第２状態への変化を検出する。蓄積制御回路は、第２状態への変化の検出に応答して所定値を増加する。
リフレッシュ動作が短縮されたメモリセル（ショートリストアメモリセル）は、電荷のリストア量が少ない。このため、ショートリストアメモリセルに保持されているデータは、リフレッシュ動作が完了したメモリセルに保持されているデータに比べて消失しやすい。ショートリストアメモリセルが存在するときに、リフレッシュ動作の頻度を上げることで、ショートリストアメモリセルに対する次のリフレッシュ動作までの時間を短くできる。本発明では、発振回路の発振周期を変えることなく、リフレッシュ動作の頻度を上げることができる。この結果、消費電力の増加を最小限にしてメモリセルに保持されているデータが消失することを防止できる。
本発明の一形態における好ましい例では、状態検出回路は、リフレッシュカウンタを有している。リフレッシュカウンタは、リフレッシュ信号に同期してカウント動作し、リフレッシュされるダイナミックメモリセルに接続されるワード線を指定するリフレッシュアドレスを生成する。本発明では、リフレッシュ動作が短縮されたワード線がリフレッシュ動作のために再び選択されたことをリフレッシュカウンタにより検出することで、ショートリストアメモリセルが存在しなくなったことが検出される。これにより、状態検出回路は、第２状態から第１状態への変化を検出する。蓄積制御回路は、第１状態への変化の検出に応答して所定値を減少させ、元の値に戻す。したがって、ショートリストアメモリセルが存在しなくなったことに応答して、リフレッシュ動作の頻度を再び低くできる。
本発明の一形態における好ましい例では、状態検出回路は、リフレッシュアドレスの最上位ビットの論理レベルの反転を検出する反転検出部を有する。状態検出回路は、反転検
出部により論理レベルが３回反転したことを検出することで、リフレッシュカウンタが一巡したことを検出する。これにより、状態検出回路は、第２状態から第１状態への変化を検出する。本発明では、最上位ビットのみをモニタすることで、ショートリストアメモリセルが存在しなくなったことを検出できる。このため、第２状態から第１状態への変化の検出を、簡易な回路で実現できる。
本発明の一形態における好ましい例では、状態検出回路は、半導体メモリの温度を検出する温度検出部を有している。状態検出回路は、温度検出部により検出される温度が所定の値を超えたときに第１状態から第２状態への変化を検出する。蓄積制御回路は、第２状態への変化の検出に応答して所定値を増加する。一般に、半導体メモリに温度が上昇すると、ダイナミックメモリセルに保持されている電荷は、減少しやすくなる。このため、メモリセルに保持されたデータの消失を防止するために、リフレッシュ動作の頻度を上げる必要がある。本発明では、温度が上昇したときに、発振回路の発振周期を変えることなく、リフレッシュ動作の頻度を上げることができる。この結果、消費電力の増加を最小限にしてメモリセルに保持されているデータが消失することを防止できる。
本発明の一形態における好ましい例では、発振回路は、電流源、キャパシタ、リフレッシュ要求生成回路および放電回路を有している。キャパシタは、電流源から供給される電荷を充電するとともに、充電量に応じた出力電圧を生成する。リフレッシュ要求生成回路は、出力電圧が参照電圧を超えたときにリフレッシュ要求信号を生成する。放電回路は、リフレッシュ要求信号の生成に同期してキャパシタの電荷を放電する。キャパシタの充電量により発振信号を生成する発振回路では、発振信号の周波数を可変にするためには、複数のキャパシタを形成する必要がある。そして、発振回路に接続されるキャパシタの容量値に応じて発振信号の周波数が変更される。半導体基板上にキャパシタを形成するためには、比較的大きい面積を必要とする。このため、発振回路自体に周波数の可変機能を持たせる場合、発振回路のレイアウトサイズは大きくなり、半導体メモリのチップサイズは大きくなる。本発明では、発振回路のレイアウトサイズを大きくすることなくリフレッシュ動作の頻度を変えることができる。
本発明の一形態における好ましい例では、蓄積制御回路は、所定値を複数の値のいずれかに設定するプログラム回路を有している。このため、プログラム回路のプログラム値に応じて、所定値を自在に設定できる。したがって、半導体製造条件の変動により、半導体メモリの電気的特性が変化したときに、特性の変化に合わせて所定値を変更できる。これにより、半導体メモリの歩留を向上できる。
本発明の一形態における好ましい例では、コア制御回路は、リフレッシュ動作の終了に同期してリフレッシュ終了信号を出力する。蓄積回路は、リフレッシュ終了信号に同期して蓄積値を初期値に戻る側に一つ変化させる。リフレッシュ動作の終了タイミングに合わせて蓄積値を変更することで、リフレッシュ動作の回数が誤って減ることを防止できる。この結果、蓄積回路の誤動作を防止でき、メモリセルに保持されたデータが消失することを防止できる。
本発明では、リフレッシュ動作を実行させるリフレッシュ信号の生成頻度を変更可能なリフレッシュ信号の生成回路の消費電力を削減でき、半導体メモリのスタンバイ電流を削減できる。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数ビットで構成されている。図中の二重丸は、外部端子を示している。太線が接続されてい
るブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に"／"の付いている信号は、負論理を示している。末尾に"Ｚ"の付いている信号は、正論理を示している。
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、ＣＭＯＳ技術を用いて、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有するＦＣＲＡＭ（Ｆｉｒｓｔ Ｃｙｃｌｅ ＲＡＭ）として形成されている。ＳＲＡＭのインタフェースを有するＦＣＲＡＭは、擬似ＳＲＡＭの一種であり、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。このＦＣＲＡＭは、クロック信号ＣＬＫに同期して動作することも可能で、例えば、携帯電話に搭載されるワークメモリに使用される。
このＦＣＲＡＭは、コマンドデコーダ１０、リフレッシュタイマ１２、裁定回路１４、コア制御回路１６、リフレッシュカウンタ１８、アドレス入力回路２０、アドレス切替回路２２、プリデコーダ２４、２６、データ入出力回路２８およびメモリコア３０を有している。
コマンドデコーダ１０は、コマンド端子ＣＭＤを介して供給されるコマンド信号ＣＭＤ（外部アクセス要求信号）を解読し、読み出し動作を実行するための読み出し信号ＲＤＺまたは書き込み動作を実行するための書き込み信号ＷＲＺを出力する。コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、アドレスバリッド信号／ＡＤＶ、アッパーバイト信号／ＵＢ、ロウアーバイト信号／ＬＢおよびクロック信号ＣＬＫを含む。アッパーバイト信号／ＵＢは、データ端子ＤＱの上位８ビットを有効にするときに低レベルに設定される。ロウアーバイト信号／ＬＢは、データ端子ＤＱの下位８ビットを有効にするときに低レベルに設定される。
リフレッシュタイマ１２は、リフレッシュ動作を実行するためのリフレッシュ信号ＲＥＦＺを所定の周期で出力する。リフレッシュタイマ１２は、ショートリストア信号ＳＲＥＦＺの活性化を受けてからショートリストア終了信号ＳＲＥＦＥＮＤＺの活性化を受けるまで、リフレッシュ信号ＲＥＦＺの生成頻度を高くする。リフレッシュタイマ１２の詳細は、図２で説明する。
裁定回路１４は、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺと、リフレッシュ信号ＲＥＦＺとの遷移エッジを比較することで、これ等信号の競合を判断し、アクセス動作（読み出し動作および書き込み動作）とリフレッシュ動作のいずれを優先させるかを決める。裁定回路２８は、アクセス動作を優先する場合、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺに応答して読み出し開始信号ＲＤＰＺまたは書き込み開始信号ＷＲＰＺを出力する。このとき、裁定回路１４は、リフレッシュ信号ＲＥＦＺを一時的に保持し、アクセス動作の完了に同期してリフレッシュ開始信号ＲＥＦＰＺを出力する。
また、裁定回路１４は、リフレッシュ動作を優先する場合、リフレッシュ信号ＲＥＦＺに応答してリフレッシュ開始信号ＲＥＦＰＺを出力する。このとき、裁定回路１４は、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺを一時的に保持し、リフレッシュ動作の完了に同期して読み出し開始信号ＲＤＰＺまたは書き込み開始信号ＷＲＰＺを出力する。
さらに、裁定回路１４は、リフレッシュ開始信号ＲＥＦＰＺを出力した直後に読み出し信号ＲＤＺまたは書き込み信号ＷＲＺを受けたとき、コア制御回路１６にリフレッシュ動作を短縮、終了させ、アクセス動作を実行させるために、読み出し開始信号ＲＤＰＺまたは書き込み開始信号ＷＲＰＺを出力するとともに、ショートリストア信号ＳＲＥＦＺを活
性化する。すなわち、リフレッシュ動作中に外部アクセス要求を受けたとき、リフレッシュ動作は短縮され、アクセス動作が実行される。ショートリストア信号ＳＲＥＦＺは、ショートリストア終了信号ＳＲＥＦＥＮＤＺが活性化されるまで高レベルに保持される。
ショートリストア信号ＳＲＥＦＺの活性化期間は、リフレッシュ動作が短縮され、電荷のリストア量が不十分なメモリセル（ショートリストアメモリセル）が存在する期間である。この期間のＦＣＲＡＭの動作状態を第２状態と称する。ショートリストア信号ＳＲＥＦＺの非活性化期間は、全てのメモリセルへの電荷のリストア量が十分な期間であり、ショートリストアメモリセルは存在しない。この期間のＦＣＲＡＭの動作状態を第１状態と称する。第１状態および第２状態は、ショートリストア信号ＳＲＥＦＺの低レベルおよび高レベルにより示される。すなわち、裁定回路１４は、リフレッシュ動作の短縮によりＦＣＲＡＭの動作状態が第１状態から第２状態に変化したことを検出する状態検出回路として機能する。
コア制御回路１６は、読み出し開始信号ＲＤＰＺまたは書き込み開始信号ＷＲＰＺの出力に同期して読み書きスイッチ信号ＲＷＳＷを出力し、リフレッシュ開始信号ＲＥＦＰＺに同期してリフレッシュスイッチ信号ＲＦＳＷを出力する。また、コア制御回路１６は、読み出し開始信号ＲＤＰＺ、書き込み開始信号ＷＲＰＺまたはリフレッシュ開始信号ＲＥＦＰＺを受けたときに、メモリコア３０に読み出し動作、書き込み動作またはリフレッシュ動作を実行させるために、センスアンプ活性化信号ＬＥＺ、イコライズ信号ＥＱＬＺ、ワード線活性化信号ＷＬＺおよびビット線接続信号ＢＬＴＺを出力する。センスアンプ活性化信号ＬＥＺは、センスアンプ部ＳＡのセンスアンプを活性化するために出力される。イコライズ信号ＥＱＬＺは、ビット線対ＢＬ、／ＢＬをイコライズし、プリチャージ電圧に設定するために出力される。ワード線活性化信号ＷＬＺは、ロウアドレス信号ＲＡＤおよびリフレッシュアドレス信号ＲＥＦＡＤに応じてワード線ＷＬのいずれかを選択するために出力される。ビット線接続信号ＢＬＴＺは、ビット線対ＢＬ、／ＢＬをセンスアンプに接続するために出力される。
リフレッシュカウンタ１８は、リフレッシュ信号ＲＥＦＺに同期してカウント動作し、リフレッシュされるメモリセルＭＣを示すリフレッシュアドレス信号ＲＥＦＡＤを順次生成する。より詳細には、リフレッシュアドレスＲＥＦＡＤは、リフレッシュされるメモリセルＭＣに接続されるワード線ＷＬを指定する。また、リフレッシュカウンタ１８は、ショートリストア信号ＳＲＥＦＺの活性化を受けてから、リフレッシュアドレスＲＥＦＡＤの最上位ビットＲＥＦＡＤ２３の論理レベルが３回変化したときに、ショートリストア終了信号ＳＲＥＦＥＮＤＺ（パルス信号）を活性化する。リフレッシュカウンタ１８は、最上位ビットＲＥＦＡＤ２３の論理レベルの反転を検出するために、図示しない反転検出部を有している。
最上位ビットＲＥＦＡＤ２３の論理レベルが３回反転することで、ショートリストア信号ＳＲＥＦＺの活性化を受けた後、リフレッシュアドレスＲＥＦＡＤが一巡したことが検出される。これにより、リフレッシュ動作が中断されたワード線ＷＬが通常のリフレッシュ動作のために再び選択されたことが検出され、電荷のリストア量が不十分なショートリストアメモリセルが存在しなくなったことが検出される。すなわち、リフレッシュカウンタ１８は、リフレッシュアドレスＲＥＦＡＤの最上位ビットＲＥＦＡＤ２３の論理レベルが３回変化したことにより、リフレッシュアドレスＲＥＦＡＤが一巡したことを検出し、これによりＦＣＲＡＭの動作状態が第２状態から第１状態に変化したことを検出する状態検出回路として機能する。リフレッシュアドレスＲＥＦＡＤの最上位ビットＲＥＦＡＤ２３のみをモニタすることで、ショートリストアメモリセルが存在しなくなったことを容易に検出できる。このため、第２状態から第１状態への変化の検出を、簡易な回路で実現できる。
アドレス入力回路２０は、アドレス端子ＡＤを介してアドレス信号ＡＤ（ＡＤ０−２３）を受信し、受信した信号をロウアドレス信号ＲＡＤ（上位アドレス；ＡＤ１５−２３）およびコラムアドレス信号ＣＡＤ（下位アドレス）として出力する。なお、このＦＣＲＡＭは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。
アドレス切替回路２２は、リフレッシュ動作が実行されるときに、リフレッシュスイッチ信号ＲＦＳＷに同期してリフレッシュアドレス信号ＲＥＦＡＤを内部ロウアドレス信号ＩＲＡＤとして出力する。アドレス切替回路２２は、読み出し動作または書き込み動作が実行されるときに、読み書きスイッチ信号ＲＷＳＷに同期してロウアドレス信号ＲＡＤを内部ロウアドレス信号ＩＲＡＤとして出力する。
プリデコーダ２４は、内部ロウアドレス信号ＩＲＡＤをデコードし、ロウデコード信号ＲＡＺを生成する。プリデコーダ２６は、コラムアドレス信号ＣＡＤをデコードし、コラムデコード信号ＣＡＺを生成する。
データ入出力回路２８は、メモリセルＭＣからの読み出しデータをコモンデータバスＣＤＢを介して受信し、受信したデータをデータ端子ＤＱ（ＤＱ０−１５）に出力する。また、データ入出力回路２８は、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータをコモンデータバスＣＤＢに出力する。
メモリコア３０は、メモリセルアレイＡＲＹ、ワードデコーダ部ＷＤＥＣ、センスアンプ部ＳＡ、コラムデコーダ部ＣＤＥＣ、リードアンプ部ＲＡおよびライトアンプ部ＷＡを有している。メモリセルアレイＡＲＹは、複数の揮発性のダイナミックメモリセルＭＣと、ダイナミックメモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線対ＢＬ、／ＢＬとを有している。
各メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬ（または／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。メモリセルアレイＡＲＹは、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、イコライズ信号ＥＱＬＺに同期してビット線ＢＬ、／ＢＬを所定の電圧にプリチャージするプリチャージ動作を実行する。
ワードデコーダ部ＷＤＥＣは、高レベルのワード線活性化信号ＷＬＺを受けたとき、ロウデコード信号ＲＡＺに応じてワード線ＷＬのいずれかを選択し、選択したワード線ＷＬを高レベルに変化させる。コラムデコーダ部ＣＤＥＣはコラムデコード信号ＣＡＺに応じて、ビット線ＢＬ、／ＢＬとデータバスＤＢとをそれぞれ接続するコラムスイッチをオンさせるコラム線信号を出力する。
センスアンプ部ＳＡは、複数のセンスアンプを有している。各センスアンプは、センスアンプ活性化信号ＬＥＺに同期して動作し、ビット線ＢＬ、／ＢＬ上のデータの信号量を増幅する。センスアンプで増幅されたデータは、読み出し動作時にコラムスイッチを介してデータバスＤＢに伝達され、書き込み動作時にビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。
リードアンプ部ＳＢは、複数のリードアンプを有している。各リードアンプは、データバスＤＢ上の読み出しデータの信号量を増幅し、コモンデータバスＣＤＢに出力する。ラ
イトアンプ部ＷＡは、複数のライトアンプを有している。各ライトアンプは、コモンデータバスＣＤＢ上の書き込みデータの信号量を増幅し、データバスＤＢに出力する。
図２は、図１に示したリフレッシュタイマ１２の詳細を示している。リフレッシュタイマ１２は、発振回路３２、蓄積値変更回路３４、加算値制御回路３６、リフレッシュ要求蓄積回路４０およびリフレッシュ判定回路４２を有している。
発振回路３２は、一定の周期でリフレッシュ要求信号ＲＲＥＱＺを生成する。例えば、リフレッシュ要求信号ＲＲＥＱＺは、６μｓ毎に生成される。発振回路３２の詳細は、図３で説明する。蓄積値変更回路３４は、リフレッシュ要求信号ＲＲＥＱＺに応答してプラス信号ＰＺを出力し、リフレッシュ終了信号ＲＥＦＥＮＤＺに応答してマイナス信号ＭＺを出力する。
加算値制御回路３６は、ヒューズＦＳを有するプログラム回路３８を有しており、加算値信号Ｐ１Ｚ、Ｐ２Ｚ、Ｐ３Ｚのいずれかを活性化する。プログラム回路３８のヒューズＦＳは、ＦＣＲＡＭを製造した後のテスト工程で必要に応じてカットされる。加算値制御回路３６は、ショートリストア信号ＳＲＥＦＺが非活性化中（第１状態中）に、加算値信号Ｐ１Ｚを活性化する。
ヒューズＦＳがカットされていない場合、加算値制御回路３６は、ショートリストア信号ＳＲＥＦＺの活性化に応答して加算値信号Ｐ１Ｚを非活性化し、加算値信号Ｐ２Ｚを活性化する（第２状態）。ヒューズＦＳがカットされている場合、加算値制御回路３６は、ショートリストア信号ＳＲＥＦＺの活性化に応答して加算値信号Ｐ１Ｚを非活性化し、加算値信号Ｐ３Ｚを活性化する（第２状態）。また、加算値制御回路３６は、ショートリストア終了信号ＳＲＥＦＥＮＤＺが活性化された後、リフレッシュ終了信号ＲＥＦＥＮＤＺの活性化に同期して加算値信号Ｐ２Ｚ（またはＰ３Ｚ）を非活性化し、加算値信号Ｐ１Ｚを活性化する。
リフレッシュ要求蓄積回路４０は、蓄積値Ｓ０Ｚ、Ｚ１Ｚ、Ｓ２Ｚ、Ｓ３Ｚを保持する図示しない４ビットの保持部を有している。リフレッシュ要求蓄積回路４０は、加算値信号Ｐ１Ｚの活性化中に、プラス信号ＰＺに同期して保持部に保持された蓄積値を”１”だけ増加し、マイナス信号ＭＺに同期して保持部に保持された蓄積値を１だけ減少する。保持部に保持された蓄積値は、４ビットの蓄積値信号Ｓ０Ｚ、Ｚ１Ｚ、Ｓ２Ｚ、Ｓ３Ｚ（Ｓ０Ｚが下位ビット）として出力される。
同様に、リフレッシュ要求蓄積回路４０は、加算値信号Ｐ２Ｚの活性化中に、プラス信号ＰＺに同期して蓄積値を”２”だけ増加し、マイナス信号ＭＺに同期して蓄積値を”１”だけ減少する。リフレッシュ要求蓄積回路４０は、加算値信号Ｐ３Ｚの活性化中に、プラス信号ＰＺに同期して蓄積値を”３”だけ増加し、マイナス信号ＭＺに同期して蓄積値を１だけ減少する。
このように、加算値信号Ｐ１Ｚ−Ｐ３Ｚは、リフレッシュ要求信号ＲＲＥＱＺに応答して増加する蓄積値の増分（所定値）を示している。すなわち、加算値制御回路３６は、リフレッシュ要求蓄積回路４０が使用する蓄積値の増分（所定値）を”１”、”２”、”３”のいずれかに変更する蓄積制御回路として機能する。より詳細には、加算値制御回路３６は、ＦＣＲＡＭの第１状態から第２状態への変化に応答して、蓄積値の増分を”１”から”２”または”１”から”３”に増加する。また、加算値制御回路３６は、ＦＣＲＡＭの第２状態から第１状態への変化に応答して、蓄積値の増分を”２”から”１”または”３”から”１”に減少する。
上述したヒューズＦＳがカットされていないとき、蓄積値の増分は”１”から”２”に増加される。ヒューズＦＳがカットされているとき、蓄積値の増分は”１”から”３”に増加される。したがって、半導体製造条件の変動により、ＦＣＲＡＭの電気的特性が変化したときに、電気的特性の変化に合わせて蓄積値の増分を自在に変更できる。これにより、ＦＣＲＡＭの歩留を向上できる。
蓄積値変更回路３４およびリフレッシュ要求蓄積回路４０は、リフレッシュ要求信号ＲＲＥＱＺに応答して蓄積値を初期値（例えば”０”）から加算値信号Ｐ１Ｚ−Ｐ３Ｚにより示される所定値だけ増加し、リフレッシュ終了信号ＲＥＦＥＮＤＺ（リフレッシュ要求信号ＲＲＥＱＺに対応するリフレッシュ動作の終了）に応答して蓄積値を”１”減少する蓄積回路として機能する。
なお、この実施形態では、蓄積値の初期値は”０”に設定される。蓄積値は、リフレッシュ要求信号ＲＲＥＱＺに応答して増加し、リフレッシュ終了信号ＲＥＦＥＮＤＺに応答して減少する。しかし、初期値を”０”以外に設定してもよく、蓄積値の増加、減少を逆にしてもよい。
リフレッシュ判定回路４２は、蓄積値Ｓ３Ｚ−Ｓ０Ｚで示される２進数が正の数を示すときに、その数に対応する回数だけリフレッシュ信号ＲＥＦＺを順次活性化する。すなわち、リフレッシュ信号ＲＥＦＺは、蓄積値が初期値に戻るまで、蓄積数に対応する回数だけ出力される。リフレッシュ信号ＲＥＦＺの活性化間隔は、リフレッシュ動作後のプリチャージ動作が正しく実行できる間隔に設定される。蓄積値Ｓ３Ｚ−Ｓ０Ｚにより未実行のリフレッシュ動作の回数を１５回まで保持できる。
図３は、図２に示した発振回路３２の詳細を示している。発振回路３２は、差動増幅器ＡＭＰ、波形成形回路４４、ｐＭＯＳトランジスタＰ１、インバータＩＮＶ、ｎＭＯＳトランジスタＮ１、電流源ＣＳおよびキャパシタＣ１を有している。差動増幅器ＡＭＰは、参照電圧ＶｒｆｖとキャパシタＣ１の充電電圧ＲＩＰとの大小を比較し、比較結果に応じて出力電圧ＯＵＴを出力する。波形成形回路４４は、出力電圧ＯＵＴの波形を所定の遅延量だけ遅延させる。インバータＩＮＶは、遅延されたＯＵＴの波形を反転し、リフレッシュ要求信号ＲＲＥＱＺとして出力する。差動増幅器ＡＭＰ、波形成形回路４４およびインバータＩＮＶは、充電電圧ＲＩＰが参照電圧ＶＲＥＦを超えたときにリフレッシュ要求信号ＲＲＥＱＺを生成するリフレッシュ要求生成回路として機能する。
ｐＭＯＳトランジスタＰ１は、波形成形回路４４の出力が低レベル状態になると（リフレッシュ要求信号ＲＲＥＱＺの高レベル期間）差動増幅器ＡＭＰの出力ノードＯＵＴを高レベル（内部電源電圧ＶＩＩ）にリセットする。ｎＭＯＳトランジスタＮ１は、リフレッシュ要求信号ＲＲＥＱＺの高レベル期間にキャパシタＣ１のノードＲＩＰを低レベル（接地電圧ＶＳＳ）にリセットする。ｎＭＯＳトランジスタＮ１は、リフレッシュ要求信号ＲＲＥＱＺの生成に同期してキャパシタＣ１の電荷を放電する放電回路として機能する。出力ノードＯＵＴが高レベルになった事を受けて、所定の遅延量が経過した後、リフレッシュ要求信号ＲＲＥＱＺは低レベルに戻る。
電流源ＣＳおよびキャパシタＣ１は、内部電源線ＶＩＩと接地線ＶＳＳとの間にノードＲＩＰを介して直列に接続されている。キャパシタＣ１は、電流源ＣＳから供給される電流Ｉｃｍｎにより充電される。なお、内部電源電圧ＶＩＩは、図示しない内部電圧生成回路により外部電源電圧ＶＤＤを降圧して生成される。内部電源電圧ＶＩＩは、外部電源電圧ＶＤＤおよびＦＣＲＡＭの動作温度に依存せずに一定の値に保たれる。
図４は、図３に示した発振回路３２の動作を示している。差動増幅器ＡＭＰは、キャパ
シタＣ１の充電電圧ＲＩＰが参照電圧Ｖｒｆｖより低い期間に、出力ノードＯＵＴを高レベルに設定する。差動増幅器ＡＭＰは、キャパシタＣ１の充電電圧ＲＩＰが参照電圧Ｖｒｆｖより高くなったときに、出力ノードＯＵＴを低レベルに変化する。そして、発振回路３２は、出力ノードＯＵＴの立ち下がりエッジに同期して所定のパルス幅を有するリフレッシュ要求信号ＲＲＥＱＺを出力する。
リフレッシュ要求信号ＲＲＥＱＺの高レベルへの変化により、ｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ１がオンし、ノードＲＩＰおよびノードＯＵＴは、低レベルおよび高レベルにそれぞれリセットされる。差動増幅器ＡＭＰは、ノードＲＩＰの電圧が参照電圧Ｖｒｆｖより低くなったときに、出力ノードＯＵＴを高レベルに設定する。以上の動作を繰り返すことで、リフレッシュ要求信号ＲＲＥＱＺが一定の周期Ｔｏｓｃで出力される。周期Ｔｏｓｃは、キャパシタＣ１の容量値をＣとすると、式（１）で表される。この実施形態では、キャパシタＣ１の容量値は、上述したように、リフレッシュ要求信号ＲＲＥＱＺの周期が６μｓに設定される値に設計されている。
Ｔｏｓｃ＝（Ｃ×Ｖｒｆｖ）／Ｉｃｍｎ ‥‥‥（１）
図５は、本発明においてショートリストアメモリセルは存在しない第１状態でのリフレッシュ動作を示している。第１状態のリフレッシュ動作は、プログラム回路３８のヒューズＦＳの状態によらず同一である。図５では、リフレッシュ動作がアクセス動作と競合することなく実行される。第１状態では、ショートリストア信号ＳＲＥＦＺおよびショートリストア終了信号ＳＲＥＦＥＮＤＺは、低レベルに保持される。蓄積値変更回路３４は、６μｓ毎に生成されるリフレッシュ要求信号ＲＲＥＱＺに応答してプラス信号ＰＺを出力する（図５（ａ））。
加算値制御回路３６は、加算値信号Ｐ１Ｚを”Ｈ”に活性化している（図５（ｂ））。このため、リフレッシュ要求蓄積回路４０は、プラス信号ＰＺに同期して蓄積値を”１”増加し、蓄積値Ｓ３Ｚ−Ｓ０Ｚを”０”から”１”に変更する（図５（ｃ））。リフレッシュ判定回路４２は、蓄積値Ｓ３Ｚ−Ｓ０Ｚの”１”に応答してリフレッシュ信号ＲＥＦＺを活性化する（図５（ｄ））。リフレッシュ信号ＲＥＦＺの活性化期間は、リフレッシュ動作時間にほぼ等しい。そして、リフレッシュ動作が実行される。
図１に示したコア制御回路１６は、リフレッシュ動作の終了に同期して、リフレッシュ終了信号ＲＥＦＥＮＤＺを出力する（図５（ｅ））。蓄積値変更回路３４は、リフレッシュ終了信号ＲＥＦＥＮＤＺに応答してマイナス信号ＭＺを出力する（図５（ｆ））。リフレッシュ要求蓄積回路４０は、マイナス信号ＭＺに同期して蓄積値を”１”減少し、蓄積値Ｓ３Ｚ−Ｓ０Ｚを”１”から”０”に変更する（図５（ｇ））。このため、これ以後、リフレッシュ信号ＲＥＦＺは活性化されない。すなわち、第１状態では、リフレッシュ信号ＲＥＦＺは、１回のリフレッシュ要求信号ＲＲＥＱＺに対応して１回のみ活性化される。上述した動作は、リフレッシュ要求信号ＲＲＥＱＺが生成される毎に行われる。
図６は、本発明において第１状態から第２状態に変化するときのリフレッシュ動作を示している。すなわち、アクセス要求がリフレッシュ動作中に入り、リフレッシュ動作が短縮されるショートリストア動作が実行される例を示している。
まず、図５と同様にしてリフレッシュ動作が開始される（図６（ａ）−（ｄ））。図１に示した裁定回路１４は、リフレッシュ動作中に供給されたアクセス要求に応答してリフレッシュ動作を短縮し、ショートリストア信号ＳＲＥＦＺを活性化する（図６（ｅ））。ショートリストア信号ＳＲＥＦＺの活性化により、ＦＣＲＡＭの動作状態は、第１状態から第２状態に変化する。すなわち、ＦＣＲＡＭは、ショートリストアメモリセルが存在するショートリストア状態になる。
リフレッシュ動作の終了に同期して、リフレッシュ終了信号ＲＥＦＥＮＤＺが出力される（図６（ｆ））。リフレッシュ終了信号ＲＥＦＥＮＤＺに応答して、マイナス信号ＭＺが出力され（図６（ｇ））、蓄積値Ｓ３Ｚ−Ｓ０Ｚが”０”に戻る（図６（ｈ））。この例では、図２に示した加算値制御回路３６のヒューズＦＳはカットされていない。このため、加算値制御回路３６は、リフレッシュ終了信号ＲＥＦＥＮＤＺに応答して加算値信号Ｐ１Ｚを”Ｌ”に非活性化し、加算値信号Ｐ２Ｚを”Ｈ”に活性化する（図６（ｉ））。これにより、以降の動作では、蓄積値Ｓ３Ｚ−Ｓ０Ｚは、プラス信号ＰＺに応答して”０”から”２”に変化する。
次に、リフレッシュ要求信号ＲＲＥＱＺが出力され（図６（ｊ））、プラス信号ＰＺが出力される（図６（ｋ））。リフレッシュ要求蓄積回路４０は、プラス信号ＰＺに同期して、高レベルの加算値信号Ｐ２Ｚに対応して蓄積値を”２”増加する。これにより、蓄積値Ｓ３Ｚ−Ｓ０Ｚは、”０”から”２”に変更される（図６（ｌ））。この後、上述と同様にリフレッシュ動作が実行される。リフレッシュ動作の終了に同期して、リフレッシュ終了信号ＲＥＦＥＮＤＺが出力され（図６（ｍ））、マイナス信号ＭＺが出力される（図６（ｎ））。リフレッシュ要求蓄積回路４０は、マイナス信号ＭＺに同期して蓄積値を”１”減少し、蓄積値Ｓ３Ｚ−Ｓ０Ｚを”２”から”１”に変更する（図６（ｏ））。

リフレッシュ判定回路４２は、リフレッシュ動作の終了から所定時間後に蓄積値Ｓ３Ｚ−Ｓ０Ｚを読み出す（図６（ｐ））。リフレッシュ判定回路４２は、蓄積値Ｓ３Ｚ−Ｓ０Ｚが”０”でないため、リフレッシュ信号ＲＥＦＺを再び活性化する（図６（ｑ））。これにより、リフレッシュ動作が再び実行される。
このように、ＦＣＲＡＭがショートリストア状態（第２状態）のとき、リフレッシュ動作は、１回のリフレッシュ要求信号ＲＲＥＱＺに応答して２回実行される。したがって、電荷のリストア量が不十分なメモリセルが存在するショートリストア状態中に、リフレッシュ動作の頻度を上げることができる。つまり、電荷のリストア量が不十分なメモリセルに対する次のリフレッシュ動作までの時間を短くできるため、これらメモリセル内に保持されているデータが消失することを防止できる。
なお、ヒューズＦＳがカットされ、加算値制御回路３６が加算値信号Ｐ３Ｚを活性化している場合、リフレッシュ動作は、１回のリフレッシュ要求信号ＲＲＥＱＺに応答して３回実行される。例えば、半導体製造条件の変動により、ＦＣＲＡＭの電気的特性が変化し、ショートリストア状態でのリフレッシュ頻度を上げる必要があるとき、ヒューズＦＳがカットされる。このように、ＦＣＲＡＭの電気的特性の変化に合わせて蓄積値の増分（所定値）を変更することで、ＦＣＲＡＭの歩留を向上できる。
本発明では、発振回路３２から出力されるリフレッシュ要求信号ＲＲＥＱＺの周波数を変えることなく、リフレッシュ動作の頻度を変えることができる。リフレッシュタイマ１２が分周回路を持たない場合にも、発振回路３２の発振周期を変える必要はない。このため、発振回路３２に発振周期を変えるための余分なキャパシタを形成する必要はない。したがって、発振回路３２のレイアウトサイズを大きくすることなくリフレッシュ動作の頻度を変えることができる。この結果、ＦＣＲＡＭのチップサイズが増加することを防止できる。
図７は、本発明において第２状態から第１状態に変化するときのリフレッシュ動作を示している。上述したように、リフレッシュカウンタ１８は、ショートリストア信号ＳＲＥＦＺの活性化を受けてから、リフレッシュアドレスＲＥＦＡＤの最上位ビットＲＥＦＡＤ
２３の論理レベルが３回変化したときに、ショートリストア終了信号ＳＲＥＦＥＮＤＺを活性化する（図７（ａ））。リフレッシュタイマ１２は、ショートリストア終了信号ＳＲＥＦＥＮＤＺに応答してショートリストア信号ＳＲＥＦＺを非活性化する（図７（ｂ））。これにより、ＦＣＲＡＭの動作状態は、第２状態（ショートリストア状態）からショートリストアメモリセルの存在しない第１状態に変化する。
次に、リフレッシュ終了信号ＲＥＦＥＮＤＺが出力され（図７（ｃ））、プラス信号ＰＺが出力される（図７（ｄ））。この状態では、加算値信号Ｐ２Ｚが活性化されているため、リフレッシュ要求蓄積回路４０は、プラス信号ＰＺに同期して蓄積値Ｓ３Ｚ−Ｓ０Ｚを”０”から”２”に変化する（図７（ｅ））。この後、上述した図６と同様に、リフレッシュ動作が２回連続して実行される。
最初のリフレッシュ動作の終了に同期して、リフレッシュ終了信号ＲＥＦＥＮＤＺが出力される（図７（ｆ））。リフレッシュ終了信号ＲＥＦＥＮＤＺに応答して、マイナス信号ＭＺが出力され（図７（ｇ））、蓄積値Ｓ３Ｚ−Ｓ０Ｚが”１”に変化する（図７（ｈ））。また、加算値制御回路３６は、ショートリストア信号ＳＲＥＦＺが非活性化されたため、リフレッシュ終了信号ＲＥＦＥＮＤＺに応答して加算値信号Ｐ２Ｚを”Ｌ”に非活性化し、加算値信号Ｐ１Ｚを”Ｈ”に活性化する（図７（ｉ））。これにより、以降の動作では、蓄積値Ｓ３Ｚ−Ｓ０Ｚは、プラス信号ＰＺに応答して”０”から”１”に変化する。したがって、リフレッシュ動作は、図５と同様に、１回のリフレッシュ要求信号ＲＲＥＱＺに応答して１回実行される。このように、ショートリストアメモリセルが存在しなくなったことに応答して、リフレッシュ動作の頻度を再び低くできる。
図８は、リフレッシュカウンタ１８の動作を示している。図中の”ＲＥＦ”は、内部リフレッシュ要求ＲＲＥＱＺを示し、”ＡＣＴ”は、外部アクセス要求を示している。リフレッシュ要求ＲＥＦの直後に外部アクセス要求ＡＣＴが供給され、リフレッシュ動作が中断される場合、ショートリストア信号ＳＲＥＦＺは、低レベルから高レベルに変化する（図８（ａ））。この例では、リフレッシュ動作が短縮されたリフレッシュアドレスＲＥＦＡＤ２３−１５は、１０進数で”５１０”である。このとき、リフレッシュアドレスＲＥＦＡＤの最上位ビットＲＥＦＡＤ２３は”１”である。
リフレッシュアドレスＲＥＦＡＤは、リフレッシュ動作が実行される毎にインクリメントされる。なお、リフレッシュアドレスＲＥＦＡＤをデクリメントする回路仕様にしてもよい。リフレッシュアドレスＲＥＦＡＤが”５１１”から”０”に変化すると、最上位ビットＲＥＦＡＤ２３は、”１”から”０”に変化する（図８（ｂ））。同様に、リフレッシュアドレスＲＥＦＡＤが”２５５”から”２５６”に変化すると、最上位ビットＲＥＦＡＤ２３は、”０”から”１”に変化する（図８（ｃ））。最上位ビットＲＥＦＡＤ２３が、再び”１”から”０”に変化したとき、すなわち、最上位ビットＲＥＦＡＤ２３の論理レベルが３回変化したときに、リフレッシュカウンタ１８は、ショートリストア終了信号ＳＲＥＦＥＮＤＺを所定の期間活性化する（図８（ｄ））。
リフレッシュ動作が短縮されたリフレッシュアドレスＲＥＦＡＤ（＝”５１０”）に対する次のリフレッシュ動作は、最上位ビットＲＥＦＡＤ２３の論理レベルが３回変化するまでに必ず実行される。したがって、最上位ビットＲＥＦＡＤ２３の論理レベルが３回変化したときに、電荷のリストア量が不十分なショートリストアメモリセルは存在しない。そして、ＦＣＲＡＭの動作状態は、ショートリストア状態（第２状態）から第１状態に変化する。
以上、第１の実施形態では、電荷のリストア量が不十分なショートリストアメモリセルが存在する第２状態中に、１回のリフレッシュ要求信号ＲＲＥＱＺに応答して実行される
リフレッシュ動作の回数を、第１状態中よりも増やすことで、発振回路３２の発振周期を変更することなく、第２状態中のリフレッシュ動作の頻度を増やすことができる。リフレッシュタイマ１２は、リフレッシュ動作を実行させるリフレッシュ信号ＲＥＦＺの生成頻度を分周回路を用いずに変更できるため、発振回路３２が無駄に発振することを防止できる。したがって、リフレッシュタイマ１２の消費電力を削減でき、ＦＣＲＡＭの消費電力を削減できる。特に、ＦＣＲＡＭのスタンバイ電流を削減できる。
図９は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のリフレッシュタイマ１２、裁定回路１４およびリフレッシュカウンタ１８の代わりにリフレッシュタイマ１２Ａ、裁定回路１４Ａおよびリフレッシュカウンタ１８Ａが形成されている。また、温度検出回路４６（温度検出部）が新たに形成されている。その他の構成は、第１の実施形態と同じである。すなわち、この半導体メモリは、ＣＭＯＳ技術を用いて、ＦＣＲＡＭとして形成されている。ＦＣＲＡＭは、例えば、携帯電話に搭載されるワークメモリに使用される。
リフレッシュタイマ１２Ａは、第１の実施形態のショートリストア信号ＳＲＥＦＺおよびショートリストア終了信号ＳＲＥＦＥＮＤＺの代わりに、温度検出回路４６からの温度信号ＴＥＭＰを受けている。リフレッシュタイマ１２Ａの詳細は、図１０で説明する。裁定回路１４Ａは、第１の実施形態の裁定回路１４からショートリストア信号ＳＲＥＦＺを生成する機能を省いて形成されている。
リフレッシュカウンタ１８Ａは、第１の実施形態のリフレッシュカウンタ１８からリフレッシュアドレスＲＥＦＡＤの最上位ビットＲＥＦＡＤ２３の論理レベルの変化をカウントする機能を省いて形成されている。
温度検出回路４６は、ＦＣＲＡＭのチップ温度が第１温度（例えば、７０℃）以下のときに温度信号ＴＥＭＰを低レベルに設定し、ＦＣＲＡＭのチップ温度が第１温度を超えるときに温度信号ＴＥＭＰを高レベルに設定する。
図１０は、図９に示したリフレッシュタイマ１２Ａの詳細を示している。リフレッシュタイマ１２Ａは、発振回路３２、蓄積値変更回路３４、加算値制御回路３６Ａ、リフレッシュ要求蓄積回路４０およびリフレッシュ判定回路４２を有している。加算値制御回路３６Ａは、温度信号ＴＥＭＰが低レベルの間、加算値信号Ｐ１Ｚを活性化し、加算値信号Ｐ２Ｚ−Ｐ３Ｚを非活性化する（第１状態）。加算値制御回路３６Ａは、ヒューズＦＳがカットされていない場合、温度信号ＴＥＭＰの高レベルへの変化に応答して加算値信号Ｐ１Ｚを非活性化し、加算値信号Ｐ２Ｚを活性化する（第２状態）。加算値制御回路３６Ａは、ヒューズＦＳがカットされている場合、温度信号ＴＥＭＰの低レベルへの変化に応答して加算値信号Ｐ１Ｚを非活性化し、加算値信号Ｐ３Ｚを活性化する（第２状態）。
この実施形態では、ＦＣＲＡＭのチップ温度が第１温度以下のときに、１回のリフレッシュ要求信号ＲＲＥＱＺに応答して、１回のリフレッシュ動作が実行される。ＦＣＲＡＭのチップ温度が第１温度を超えるときに、１回のリフレッシュ要求信号ＲＲＥＱＺに応答して、２回または３回のリフレッシュ動作が連続して実行される。チップ温度が高い場合、メモリセルＭＣのデータ保持時間は短くなる。このため、メモリセルＭＣのデータが消失することを防止するためにリフレッシュ動作の頻度を上げる必要がある。この実施形態では、発振回路３２の発振周期（リフレッシュ要求信号ＲＲＥＱＺの生成周期）を変えることなく、リフレッシュ動作の頻度を変えることができる。
図１１は、リフレッシュタイマ１２Ａの動作を示している。リフレッシュタイマ１２Ａ
は、低レベルの温度信号ＴＥＭＰを受けている間、ショートリストア信号ＳＲＥＦＺを低レベルに設定する（第１状態）。リフレッシュタイマ１２Ａは、高レベルの温度信号ＴＥＭＰを受けている間、ショートリストア信号ＳＲＥＦＺを高レベルに設定する（第２状態）。さらに、リフレッシュタイマ１２Ａは、温度信号ＴＥＭＰが高レベルから低レベルに変化した後、全てのメモリセルＭＣのリフレッシュ動作が実行されたことに応答してショートリストア信号ＳＲＥＦＺを低レベルに変化する。温度信号ＴＥＭＰが低レベルに変化した後、全てのメモリセルＭＣのリフレッシュ動作が実行されたことの検出は、第１の実施形態と同様に、リフレッシュカウンタ１８Ａの最上位ビットＲＥＦＡＤ２３の論理レベルが３回変化することにより行ってもよい。
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、ＦＣＲＡＭのチップ温度が上昇したときに、発振回路３２の発振周期を変えることなく、リフレッシュ動作の頻度を上げることができる。この結果、消費電力の増加を最小限にしてメモリセルに保持されているデータが消失することを防止できる。
なお、上述した実施形態では、本発明をＦＣＲＡＭに適用した例を述べたが、本発明をセルフリフレッシュ機能付きのＤＲＡＭに適用しても同様の効果を得ることができる。
第１および第２の実施形態を組み合わせて、リフレッシュ動作の短縮と温度上昇の両方に対応して、第１状態を第２状態に変化させてもよい。この場合、例えば、リフレッシュ動作の短縮と温度上昇のいずれかが発生したときに、蓄積値Ｓ３Ｚ−Ｓ０Ｚの増分を”２”（Ｐ２Ｚ）に設定し、リフレッシュ動作の中断と温度上昇の両方が発生したときに、蓄積値Ｓ３Ｚ−Ｓ０Ｚの増分を”３”（Ｐ３Ｚ）に設定する。
上述した第１の実施形態では、リフレッシュアドレスＲＥＦＡＤの最上位ビットＲＥＦＡＤ２３が３回変化したときに、リフレッシュ動作が一巡したことを判定する例を述べた。例えば、リフレッシュアドレスＲＥＦＡＤ２３−１５の上位の複数ビットをモニタすることで、リフレッシュ動作が一巡したことを判定してもよい。この場合、第２状態の期間を短くできる。
上述した実施形態では、リフレッシュ要求信号ＲＲＥＱＺに同期して蓄積値Ｓ３Ｚ−Ｓ０Ｚを増加させ、リフレッシュ終了信号ＲＥＦＥＮＤＺに同期して蓄積値Ｓ３Ｚ−Ｓ０Ｚを減少する例を述べたが、増加および減少を逆にしてもよい。
本発明は、定期的にリフレッシュが必要なダイナミックメモリセルを有する半導体メモリに適用できる。
本発明の半導体メモリの第１の実施形態を示すブロック図である。 図１に示したリフレッシュタイマの詳細を示すブロック図である。 図２に示した発振回路の詳細を示す回路図である。 図３に示した発振回路の動作を示す波形図である。 本発明の第１状態でのリフレッシュ動作を示すタイミング図である。 本発明において第１状態から第２状態に変化するときのリフレッシュ動作を示すタイミング図である。 本発明において第２状態から第１状態に変化するときのリフレッシュ動作を示すタイミング図である。 リフレッシュカウンタの動作を示すタイミング図である。 本発明の半導体メモリの第２の実施形態を示すブロック図である。 図９に示したリフレッシュタイマの詳細を示すブロック図である。 図１０に示したリフレッシュタイマの動作を示すタイミング図である。
符号の説明
１０‥コマンドデコーダ；１２、１２Ａ‥リフレッシュタイマ；１４、１４Ａ‥裁定回路；１６‥コア制御回路；１８、１８Ａ‥リフレッシュカウンタ；２０‥アドレス入力回路；２２‥アドレス切替回路；２４、２６‥プリデコーダ；２８‥データ入出力回路；３０‥メモリコア；３２‥発振回路；３４‥蓄積値変更回路；３６、３６Ａ‥加算値制御回路；３８‥プログラム回路；４０‥リフレッシュ要求蓄積回路；４２‥リフレッシュ判定回路；４４‥波形成形回路；４６‥温度検出回路；ＡＭＰ‥差動増幅器；Ｃ１‥キャパシタ；ＣＳ‥電流源；ＩＮＶ‥インバータ；ＭＣ‥メモリセル；Ｎ１‥ｎＭＯＳトランジスタ；Ｐ１‥ｐＭＯＳトランジスタ；Ｐ１Ｚ、Ｐ２Ｚ、Ｐ３Ｚ‥加算値信号；ＲＲＥＱＺ‥リフレッシュ要求信号；ＲＥＦＥＮＤＺ‥リフレッシュ終了信号；Ｓ０Ｚ、Ｚ１Ｚ、Ｓ２Ｚ、Ｓ３Ｚ‥蓄積値信号；ＳＲＥＦＺ‥ショートリストア信号；ＷＬ‥ワード線

Claims (8)

  1. ダイナミックメモリセルを有するメモリコアと、
    前記ダイナミックメモリセルをリフレッシュするために一定の周期でリフレッシュ要求信号を生成する発振回路と、
    蓄積値を保持する保持部を有し、前記リフレッシュ要求信号に応答して蓄積値を初期値から離れる側に所定値だけ変化させ、前記リフレッシュ要求信号に対応するリフレッシュ動作に応答して蓄積値を初期値に戻る側に一つ変化させる蓄積回路と、
    半導体メモリの第１状態から第２状態への変化および第２状態から第１状態への変化を検出する状態検出回路と、
    前記状態検出回路による第１状態から第２状態への変化の検出に応答して前記蓄積回路が使用する前記所定値を増加し、前記状態検出回路による第２状態から第１状態への変化の検出に応答して前記蓄積回路が使用する前記所定値を減少する蓄積制御回路と、
    前記保持部に保持された蓄積値を受け、蓄積値が初期値に戻るまで、蓄積値に対応する数のリフレッシュ信号を出力するリフレッシュ判定回路と、
    前記リフレッシュ信号に応答して前記メモリコアにリフレッシュ動作を実行させるとともに、外部アクセス要求に応答して前記メモリコアにアクセス動作を実行させるコア制御回路とを備えていることを特徴とする半導体メモリ。
  2. 請求項１記載の半導体メモリにおいて、
    前記状態検出回路は、前記リフレッシュ信号に応答するリフレッシュ動作中に前記外部アクセス要求を受けたときに、前記コア制御回路にリフレッシュ動作を短縮させ、アクセス動作を開始させる裁定回路を有し、リフレッシュ動作の短縮により第１状態から第２状態への変化を検出し、
    前記蓄積制御回路は、第２状態への変化の検出に応答して前記所定値を増加することを特徴とする半導体メモリ。
  3. 請求項２記載の半導体メモリにおいて、
    前記メモリコアは、前記ダイナミックメモリセルにそれぞれ接続され、リフレッシュ動作を実行するためにリフレッシュ信号に応答して順次選択される複数のワード線を備え、
    前記状態検出回路は、前記リフレッシュ信号に同期してカウント動作し、リフレッシュされるダイナミックメモリセルに接続されるワード線を指定するリフレッシュアドレスを生成するとともに、リフレッシュ動作が短縮されたワード線が、リフレッシュ動作のために再び選択されたことを検出するリフレッシュカウンタを有し、前記ワード線の再選択により第２状態から第１状態への変化を検出し、
    前記蓄積制御回路は、第１状態への変化の検出に応答して前記所定値を減少させ、元の値に戻すことを特徴とする半導体メモリ。
  4. 請求項３記載の半導体メモリにおいて、
    前記状態検出回路は、前記リフレッシュアドレスの最上位ビットの論理レベルの反転を検出する反転検出部を有し、前記反転検出部による論理レベルの３回の反転の検出により第２状態から第１状態への変化を検出し、
    前記蓄積制御回路は、第１状態への変化の検出に応答して前記所定値を減少させ、元の値に戻すことを特徴とする半導体メモリ。
  5. 請求項１記載の半導体メモリにおいて、
    前記状態検出回路は、半導体メモリの温度を検出する温度検出部を有し、前記温度検出部により検出される温度が所定の値を超えたときに第１状態から第２状態への変化を検出し、
    前記蓄積制御回路は、第２状態への変化の検出に応答して前記所定値を増加することを
    特徴とする半導体メモリ。
  6. 請求項１記載の半導体メモリにおいて、
    前記発振回路は、
    電流源と、
    前記電流源から供給される電荷を充電するとともに、充電量に応じた出力電圧を生成するキャパシタと、
    前記出力電圧が参照電圧を超えたときに前記リフレッシュ要求信号を生成するリフレッシュ要求生成回路と、
    前記リフレッシュ要求信号の生成に同期して前記キャパシタの電荷を放電する放電回路とを備えていることを特徴とする半導体メモリ。
  7. 請求項１記載の半導体メモリにおいて、
    前記蓄積制御回路は、前記所定値を複数の値のいずれかに設定するプログラム回路を備えていることを特徴とする半導体メモリ。
  8. 請求項１記載の半導体メモリにおいて、
    前記コア制御回路は、前記リフレッシュ動作の終了に同期してリフレッシュ終了信号を出力し、
    前記蓄積回路は、前記リフレッシュ終了信号に同期して蓄積値を初期値に戻る側に一つ変化させることを特徴とする半導体メモリ。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9384152B2 (en) 2010-02-23 2016-07-05 Rambus Inc. Coordinating memory operations using memory-device generated reference signals
US8717841B2 (en) * 2012-07-20 2014-05-06 Etron Technology, Inc. Method of controlling a refresh operation of PSRAM and related device
US10324833B2 (en) 2015-10-27 2019-06-18 Toshiba Memory Corporation Memory controller, data storage device, and memory control method
KR20190047451A (ko) * 2017-10-27 2019-05-08 에스케이하이닉스 주식회사 저항 변화 메모리 장치를 구비한 반도체 메모리 시스템 및 그 구동 방법
JP2020035501A (ja) * 2018-08-28 2020-03-05 キオクシア株式会社 メモリシステム及びストレージシステム
CN114974343B (zh) * 2021-02-24 2024-09-03 华邦电子股份有限公司 半导体存储装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000163955A (ja) * 1998-11-30 2000-06-16 Matsushita Electric Ind Co Ltd リフレッシュタイマー及びそのリフレッシュ周期の調整方法
WO2004027780A1 (ja) * 2002-09-20 2004-04-01 Fujitsu Limited 半導体メモリ
WO2004095465A1 (ja) * 2003-04-23 2004-11-04 Fujitsu Limited 半導体記憶装置
JP2005071454A (ja) * 2003-08-22 2005-03-17 Nec Electronics Corp 半導体記憶装置
JP2005130302A (ja) * 2003-10-24 2005-05-19 Internatl Business Mach Corp <Ibm> オシレータ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63241790A (ja) 1987-03-28 1988-10-07 Nec Corp 可変リフレツシユ周期を有するｄｒａｍ
JPH01267896A (ja) * 1988-04-19 1989-10-25 Toshiba Corp 半導体メモリ
JP2928263B2 (ja) * 1989-03-20 1999-08-03 株式会社日立製作所 半導体装置
KR940008147B1 (ko) * 1991-11-25 1994-09-03 삼성전자 주식회사 저전력 데이타 리텐션 기능을 가지는 반도체 메모리장치
JPH05189960A (ja) * 1992-01-10 1993-07-30 Sharp Corp 半導体記憶装置
JPH08138374A (ja) * 1994-11-10 1996-05-31 Nec Corp 半導体メモリ装置およびそのリフレッシュ方法
US5737748A (en) * 1995-03-15 1998-04-07 Texas Instruments Incorporated Microprocessor unit having a first level write-through cache memory and a smaller second-level write-back cache memory
US5870345A (en) * 1997-09-04 1999-02-09 Siemens Aktiengesellschaft Temperature independent oscillator
JP2003007054A (ja) * 2001-06-15 2003-01-10 Sharp Corp 半導体記憶装置
JP2003030983A (ja) 2001-07-13 2003-01-31 Mitsubishi Electric Corp ダイナミック型半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000163955A (ja) * 1998-11-30 2000-06-16 Matsushita Electric Ind Co Ltd リフレッシュタイマー及びそのリフレッシュ周期の調整方法
WO2004027780A1 (ja) * 2002-09-20 2004-04-01 Fujitsu Limited 半導体メモリ
WO2004095465A1 (ja) * 2003-04-23 2004-11-04 Fujitsu Limited 半導体記憶装置
JP2005071454A (ja) * 2003-08-22 2005-03-17 Nec Electronics Corp 半導体記憶装置
JP2005130302A (ja) * 2003-10-24 2005-05-19 Internatl Business Mach Corp <Ibm> オシレータ

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