KR20190047451A - 저항 변화 메모리 장치를 구비한 반도체 메모리 시스템 및 그 구동 방법 - Google Patents

저항 변화 메모리 장치를 구비한 반도체 메모리 시스템 및 그 구동 방법 Download PDF

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Abstract

저항 변화 메모리 장치를 구비한 반도체 메모리 시스템 및 그 구동방법에 관한 기술이다. 본 실시예의 반도체 메모리 시스템은 커맨드를 발생 주기를 결정하는 스케쥴러를 포함하는 메모리 콘트롤러, 저항을 메모리 소자로 이용하는 메모리 셀 어레이를 포함하며 상기 메모리 콘트롤러로부터 커맨드 및 데이터를 제공받아, 상기 메모리 셀 어레이에 상기 데이터를 리드 및 라이트하도록 구성된 메모리 장치, 및 상기 데이터들의 레벨이 모두 동일한 경우 상기 메모리 셀 어레이의 라이트 커맨드 발생 주기를 조절하기 위한 변경 신호를 상기 스케쥴러에 출력하는 데이터 판단부를 포함할 수 있다.

Description

저항 변화 메모리 장치를 구비한 반도체 메모리 시스템 및 그 구동 방법{Semiconductor Memory System With Resistive Variable Memory Device and Method of Driving the Same}
본 발명은 반도체 시스템 및 그 구동방법에 관한 것으로, 보다 구체적으로는 상변화 저항층을 포함하는 저항 변화 메모리 장치를 구비한 반도체 메모리 시스템 및 그 구동방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성이면서, 리프레시(refresh)가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다.
차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성 및 SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다.
이와 같은 차세대 메모리 장치로서, 저항 변화 메모리 장치인 PCRAM(Phase changeable RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM) 및 ReRAM(Resistive RAM) 소자 등이 있다.
본 발명은 동작 시간을 줄일 수 있는 반도체 메모리 시스템을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 시스템은, 입력되는 데이터들의 레벨에 따라, 변경 신호를 출력하는 데이터 판단부, 및 상기 변경 신호를 입력받아, 라이트 커맨드 발생 주기를 변경하는 스케쥴러를 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 시스템은 커맨드를 발생 주기를 결정하는 스케쥴러를 포함하는 메모리 콘트롤러, 저항을 메모리 소자로 이용하는 메모리 셀 어레이를 포함하며 상기 메모리 콘트롤러로부터 커맨드 및 데이터를 제공받아 상기 메모리 셀 어레이에 상기 데이터를 리드 및 라이트하도록 구성된 메모리 장치, 및 상기 데이터들의 레벨이 모두 동일한 경우, 상기 메모리 셀 어레이의 라이트 커맨드 발생 주기를 조절하기 위한 변경 신호를 상기 스케쥴러에 출력하는 데이터 판단부를 포함한다.
상기 데이터 판단부는 상기 메모리 장치내에 구비되고, 상기 메모리 셀 어레이에 입력될 데이터들이 모두 하이일 때, 리셋 리커버리 시간에 응답하여 상기 라이트 커맨드 발생 주기를 변경하기 위한 상기 변경 신호를 출력하는 리셋 판단부를 포함할 수 있다.
또한, 상기 데이터 판단부는 상기 메모리 장치내에 구비되고, 상기 데이터 판단부는 상기 데이터 레벨들이 모두 로우일 때, 리셋 리커버리 시간에 응답하여 상기 라이트 커맨드 발생 주기를 변경하기 위한 상기 변경 신호를 출력하는 셋 판단부를 포함할 수 있다.
또한, 상기 데이터 판단부는 상기 메모리 장치내에 구비되고, 상기 데이터들의 레벨이 모두 하이일 때, 제 1 변경 신호를 출력하는 리셋 판단부,
상기 데이터 레벨이 모두 로우일 때, 제 2 변경 신호를 출력하는 셋 판단부, 및 상기 제 1 및 제 2 변경 신호 중 어느 하나라도 인에이블될 때, 리셋 리커버리 시간에 응답하여, 상기 라이트 커맨드의 발생 주기를 변경하기 위한 상기 변경 신호를 출력하는 변경 신호 출력부를 포함할 수 있다.
또한, 상기 데이터 판단부는 상기 메모리 셀 어레이에 저장된 데이터와 현재 입력되는 데이터가 동일한 경우, 상기 현재 입력되는 데이터가 상기 메모리 셀 어레이로 전달되는 것을 선택적으로 차단하는 선택 차단부를 더 포함할 수 잇다.
또한, 상기 반도체 메모리 시스템은 상기 메모리 콘트롤러로부터 발생되는 테스트 모드 신호에 따라, 동일 레벨의 데이터를 생성하는 데이터 발생부를 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 메모리 시스템은, 셋 저항 및 리셋 저항 상태를 가지며 메모리 동작을 수행하는 적어도 하나의 상변화 메모리 모듈을 포함하는 DIMM(Dual Inline Memory Module), 상기 DIMM의 인터페이스들을 통해 상기 상변화 메모리 모듈에 커맨드 및 데이터를 전달하는 메모리 콘트롤러; 및 상기 데이터의 레벨이 모두 동일한 경우, 상기 상변화 메모리 모듈에 입력되는 라이트 커맨드 발생 주기를 조절하기 위한 변경 신호를 상기 메모리 콘트롤러에 제공하도록 구성된 데이터 판단부를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리 시스템의 구동 방법은, 상변화층을 포함하는 메모리 장치에, 상기 상변화층을 셋 상태 및 리셋 상태로 만들기 위한 데이터를 제공하는 단계, 및 상기 데이터가 모두 동일 레벨을 갖는 경우, 상기 리셋 상태의 상변화층을 만들기 위한 결정화 시간을 기초로 라이트 커맨드 발생 주기를 설정하는 단계를 포함한다.
입력되는 데이터가 모두 동일한 레벨인 경우, 상대적으로 짧은 리셋 리커버리 시간을 라이트 커맨드 발생 주기로 적용하여, 라이트 시간을 감소시킬 수 있다.
도 1은 본 발명의 반도체 시스템을 개략적으로 보여주는 블록도이다.
도 2는 도 1의 반도체 시스템에 포함된 메모리 장치의 일 예를 상세하게 나타낸 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 상세하게 보여주는 회로도이다.
도 4 내지 도 6은 도 3의 메모리 셀(MC)의 변형 예를 나타내는 회로도이다.
도 7은 본 발명의 일 실시예에 따른 리드/라이트 회로부의 구성을 보여주는 블록도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 콘트롤러 및 메모리 장치의 주요 구성을 보여주는 반도체 메모리 시스템의 블록도이다.
도 9는 본 발명의 일 실시예에 따른 상변화층의 셋 및 리셋 펄스를 보여주는 그래프이다.
도 10 내지 도 12는 본 발명의 다양한 실시예들에 따른 리셋 판단부의 연결 위치를 보여주는 개략적인 블록도이다.
도 13은 본 발명의 일 실시예에 따른 리셋 판단부의 구성을 보여주는 회로도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 콘트롤러내의 스케쥴러의 구성을 보여주는 블록도이다.
도 15는 본 발명의 일 실시예에 따른 라이트 리커버리 시간을 보여주는 타이밍도이다.
도 16는 본 발명의 일 실시예에 따른 반도체 메모리 시스템의 동작을 설명하기 위한 플로우 챠트이다.
도 17은 본 발명의 다른 실시예에 따른 데이터 판단부의 구성을 설명하기 위한 블록도이다.
도 18은 도 17의 구성을 갖는 데이터 판단부의 동작을 설명하기 위한 플로우 챠트이다.
도 19는 본 발명의 다른 실시예에 따른 데이터 판단부의 구성을 설명하기 위한 블록도이다.
도 20은 본 발명의 일 실시예에 따른 셋 판단부의 구성을 보여주는 회로도이다.
도 21은 본 발명의 다른 실시예에 따른 메모리 콘트롤러의 스케쥴러의 구성을 보여주는 블록도이다.
도 22는 도 19의 데이터 판단부의 동작을 설명하기 위한 플로우 챠트이다.
도 23은 본 발명의 다른 실시예에 따른 데이터 판단부의 구성을 설명하기 위한 블록도이다.
도 24는 도 23의 구성을 갖는 데이터 판단부의 동작을 설명하기 위한 플로우 챠트이다.
도 25는 본 발명의 다른 실시예에 따른 데이터 판단부의 구성을 설명하기 위한 블록도이다.
도 26은 도 25의 변경 신호 출력부의 세부 구성을 보여주는 회로도이다.
도 27 및 도 28은 도 25의 데이터 판단부의 구동 방법을 설명하기 위한 플로우 챠트이다.
도 29는 본 발명의 다른 실시예에 따른 메모리 콘트롤러 및 메모리 장치의 주요 구성을 보여주는 반도체 메모리 시스템의 블록도이다.
도 30은 본 발명의 다른 실시예에 따른 메모리 콘트롤러 및 메모리 장치의 주요 구성을 보여주는 반도체 메모리 시스템의 블록도이다.
도 31은 도 29 및 도 30에 도시된 반도체 시스템의 구동 방법을 설명하기 위한 플로우 챠트이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 반도체 시스템을 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 반도체 시스템(1000)은 호스트 컴퓨팅 디바이스(100) 및 복수의 DIMM(dual in-line memory module:200-1~200-n)을 포함할 수 있다. 복수의 딤(200-1~200-n)은 상기 호스트 컴퓨팅 디바이스(100)과 인터페이스부(120)를 통해, 커맨드 버스 라인(130-1~130-n) 및 데이터 버스 라인(140-1~140-n)에 의해 연결될 수 있다.
호스트 컴퓨팅 디바이스(100)는 OS(operating system:150), 적어도 하나의 어플리케이션(application:160) 및 회로 블록(170)을 포함할 수 있다. 회로 블록(170)은 적어도 하나의 프로세싱 소자부(180) 및 메모리 콘트롤러(190)를 포함할 수 있다. 상기 프로세싱 소자부(180)는 프로세서(processor) 또는 프로세서 코어(processor core)일 수 있으며, 상기 메모리 콘트롤러(190)와 전기적으로 연결될 수 있다. 호스팅 컴퓨팅 디바이스(100)는 예를 들어, 메모리 콘트롤러, 퍼스널 컴퓨터(personal computer), 데스크탑(desktop) 컴퓨터, 랩탑(laptop) 컴퓨터, 테블릿(tablet), 서버(server), 서버 어레이(server array), 서버 팜(server farm), 웹 서버(web server), 네트웍 서버(network server), 인터넷 서버(internet server), 워크 스테이션(work station), 미니 컴퓨터, 메인 프레임 컴퓨터, 슈퍼 컴퓨터, 네트워크 장비, 웹 장비, 분배 시스템, 멀티프로세서 시스템, 프로세서 베이스 시스템등에 해당할 수 있다.
도 1의 DIMM(200-1~200-n)은 각각 복수의 메모리 장치(300-1~300-n)를 포함할 수 있다. 도면에는 하나의 DIMM(200-1~200-n)에 하나의 메모리 장치(300-1~300-n)가 실장된 예를 보여주고 있지만, 휘발성 또는 비휘발성 메모리 장치들이 다양한 형태로 집적될 수 있다.
메모리 장치(300-1~300-n)는 예를 들어, PCRAM 모듈일 수 있다. 또한, 상기 PCRAM 모듈은 3D 크로스 포인트 어레이(cross point array)를 포함할 수 있으며, 적층 3D 패키지 형태를 가질 수도 있다.
메모리 콘트롤러(190)는 어플리케이션(160) 또는 OS(150)로부터 리드(READ) 또는 라이트(WRITE) 요청을 받을 수 있고, DIMM(200-1~200-n)에 의해 지지되는 메모리 장치들(300-1 ~ 300-n)에 어드레스, 커맨드, 데이터 및 제어 신호를 제공할 수 있다. 예를 들어, 메모리 콘트롤러(190)의 로직 또는 특징(feature)은 인터페이스(120), DIMM(200-1~200-n)과 연결된 커맨드 버스(130-1~130-n), 데이터 채널(140-1~140-n) 및 어드레스 버스(145-1~145-n)를 커맨드, 데이터 및 어드레스를 DIMM(200-1~200-n)에 실장된 메모리 장치(300-1~300-n)에 전달할 수 있다. 커맨드 버스(130-1~130-n), 데이터 채널(140-1~140-n) 및 어드레스 버스(145-1~145-n)들은 적어도 하나의 전기 신호 라인을 공유할 수 있다.
또한, 메모리 콘트롤러(190)는 리드 및 라이트 요청에 응답하여, 데이터를 입력 및 출력받도록 인터페이스될 수 있다. 아울러, 메모리 콘트롤러(190)는 각 메모리 장치(300-1~300-n)에 다양한 제어 신호를 제공할 수 있다.
또한, 인터페이스(120)는 DDR5(double data rate5), LPDDR5(low power double data rate 5), DDR4, LPDDR4, WIO2(wide I/O), HBM2(High bandwidth memory DRAM) 또는 HBM, SATA(Serial Advanced Technology Attachment), PCIe(Peripheral Component Interconnect Express), UFS(Universal Flash Storage), NVDIMM(Non Volatile DIMM) 또는 CCIX(Cache Coherent Interconnect for Accelerators)과 같은 적어도 하나의 반도체 메모리 기술과 관련된 병렬 또는 직렬 통신용 커뮤니케이션 프로토콜을 이용하도록 구성될 수 있다.
DIMM(200-1~200-n)은 싱글 또는 듀얼 타입으로 구성될 수 있고, 예를 들어, RDIMM(registered DIMM), LRDIMM(load reduced DIMM), FB-DIMM(fully buffered DIMM), UDIMM(unbuffered DIMM) 또는 SODIMM(small outline DIMM) 등 다양한 형태로 구현될 수 있다.
DIMM(200-1~200-n)은 제 1 면 및 제 2 면을 포함할 수 있다. 예를 들어, DIMM(200-1~200-n)의 제 1 면 및 제 2 면에 PCRAM 모듈이 모두 실장될 수도 있고, 혹은 제 1 면에 PCRAM 모듈이 실장되고, 제 2 면에 휘발성 메모리 모듈 혹은 비휘발성 메모리 모듈이 실장될 수 있다.
도 2는 도 1의 반도체 시스템에 포함된 메모리 장치의 일 예를 상세하게 나타낸 블록도이다.
도 2를 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310) 및 제어 회로 블록(320)을 포함할 수 있다.
메모리 셀 어레이(310)는 복수의 제 1 신호 라인들, 복수의 제 2 신호 라인들, 및 상기 복수의 제 1 신호 라인들과 복수의 제 2 신호 라인들 사이에 각각 연결된 복수의 메모리 셀들을 포함할 수 있다. 이와 같은 메모리 셀 어레이(310) 크로스 포인트 타입(cross point type)이라 할 수 있다. 여기서, 제 1 신호 라인은 비트 라인일 수 있고, 제 2 신호 라인은 워드 라인일 수 있다. 또한, 제 1 신호 라인은 워드 라인일 수 있고, 제 2 신호 라인은 비트 라인일 수 있다.
도 3은 도 2의 메모리 셀 어레이를 상세하게 보여주는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(310)는 복수의 워드 라인(WL1~WLm), 복수의 비트 라인(BL1~BLn), 및 복수의 메모리 셀(MC)를 포함할 수 있다. 워드 라인, 비트 라인 및 메모리 셀의 수는 메모리 장치의 집적도에 따라 가변될 수 있으며, 상기 메모리 셀 어레이(310)는 2차원 또는 3차원으로 구현될 수 있다.
메모리 셀(MC) 각각은 선택 소자(S) 및 가변 저항(R)을 포함할 수 있다.
선택 소자(S)는 복수의 워드 라인(WL1~WLm) 중 어느 하나와 대응되는 가변 저항(R) 사이에 연결될 수 있다. 선택 소자(S)는 그것과 연결된 워드 라인(WL)과 비트 라인(BL)에 인가되는 전압에 따라, 가변 저항(R)으로 전류 공급을 제어할 수 있다. 본 실시예의 선택 소자(S)는 다이오드 또는 모스 트랜지스터로 구성될 수 있고, 더 나아가, 상변화 메모리층을 포함하는 OTS(Ovonic threshold switch)를 이용할 수 있다.
가변 저항(R)은 선택 소자(S)와 복수의 비트 라인(BL1~BLn)중 선택되는 하나와 연결될 수 있다. 하지만, 여기에 한정되지 않고, 선택 소자(S)가 비트 라인(BL)과 연결되고, 가변 저항(R)이 워드 라인(WL)과 연결될 수 있다.
가변 저항(R)은 비트 라인(BL)에 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 가변 저항(R)은 전류 량에 따라 결정 상태가 변화하는 상변화층(phase-change material layer) 또는 저항 변화층(resistance change material layer)을 포함할 수 있다. 상변화층은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등과 같이 다양한 종류의 원소들을 화합한 물질을 사용할 수 있다.
상변화층은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 상기 상변화층은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 및 냉각 시간에 의해 상(phase)이 변화될 수 있다.
또한, 각각의 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀일 수 있고, 이와 같은 경우, 메모리 셀은 저장된 데이터에 따라 두 개의 저항 분포를 가질 수 있다. 또한, 각 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀일 수 있다. 이와 같은 경우, 메모리 셀은 저장된 데이터에 따라, 4개 혹은 8개의 저항 분포를 가질 수 있다.
도 4 내지 도 6은 도 3의 메모리 셀(MC)의 변형 예를 나타내는 회로도이다.
도 4를 참조하면, 메모리 셀(MC1)은 워드 라인(WL) 및 비트 라인(BL) 사이에 연결되는 가변 저항(Ra)을 포함할 수 있다. 가변 저항(Ra)은 워드 라인(WL) 및 비트 라인(BL)의 전압 차에 의해 선택적으로 동작될 수 있다.
또한, 도 5에 도시된 바와 같이, 메모리 셀(MC2)은 가변 저항(Rb) 및 선택 소자로서 양방향 다이오드(Db)를 포함할 수 있다. 양방향 다이오드(Db)는 비트 라인(BL)과 가변 저항(Rb) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항(Rb)의 위치는 가변될 수 있고, 양방향 다이오드(Db)를 통해서 비 선택 저항 메모리 셀에 흐르는 누설 전류를 차단할 수 있다.
도 6에 도시된 바와 같이, 메모리 셀(MC)은 가변 저항(Rc) 및 3상 스위치(S2)를 포함할 수 있다. 3상 스위치(S2)는 워드 라인(WL) 전압에 따라, 가변 저항(Rc)에 전류를 공급 및 차단하도록 구성될 수 있다. 3상 스위치(S2)는 트랜지스터이거나, OTS 스위치일 수 있다. 3상 스위치(S2)를 이용하는 경우, 가변 저항(Rc)의 양단의 전압 레벨을 조절하기 위하여, 소스 라인(SL)이 추가로 구비될 수 있다. 3상 스위치(S2)와 가변 저항(Rc)의 위치는 서로 바뀔 수 있다.
도 3을 참조하면, 본 발명의 메모리 셀 어레이(310)는 다수의 페이지(PAGE)를 포함할 수도 있다. 상기 페이지는 동일 신호 라인(예를 들어, 워드 라인)에 연결됨에 따라, 하나의 로우 어드레스에 의해 억세스 가능한 메모리 셀들의 집합으로 정의될 수 있다. 또한, 각각의 페이지(PAGE)는 복수의 메모리 셀을 포함할 수 있고, 상기 페이지(PAGE)에 포함되는 메모리 셀의 개수는 다양하게 정의 가능하다.
다시, 도 2를 참조하면, 제어 회로 블록(320)은 제어 로직(330), 전압 생성부(340), 로우 디코더(350), 컬럼 디코더(360) 및 리드/라이트 회로부(400)를 포함할 수 있다.
제어 로직(330)은 메모리 콘트롤러(190)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초하여, 메모리 셀 어레이(310)에 데이터(DATA)를 라이트하거나, 메모리 셀 어레이(310)으로부터 데이터(DATA)를 리드하기 위한 각종 제어 신호들을 생성할 수 있다. 상기 각종 제어 신호들은 리드/라이트 회로부(400), 전압 생성부(340), 로우 디코더(350) 및 컬럼 디코더(360)에 제공될 수 있다. 이에 따라, 제어 로직(130)은 메모리 장치(300)의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(330)은 리드/라이트 회로(400)를 동작시키기 위한 신호(CTRL_op)를 제공할 수 있다. 예를 들어, 동작 제어 신호들(CTRL_op)은 라이트 인에이블 신호, 리드 인에이블 신호, 센싱 인에이블 신호 및 디스차지 인에이블 신호, 프리차지 인에이블 신호등을 포함할 수 있다. 또한, 제어 로직(330)은 전압 생성부(340)에 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 또한, 제어 로직(330)은 로우 디코더(350)에 로우 어드레스(X_ADDR)를 제공할 수 있고, 컬럼 디코더(360)에 컬럼 어드레스(Y_ADDR)를 제공할 수 있다.
전압 생성부(340)는 전압 제어 신호(CTRL_vol)를 기초하여 메모리 셀 어레이(310)에 라이트, 리드 및 이레이즈(erase) 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(340)는 복수의 워드 라인들을 구동하기 위한 워드 라인 구동 전압(VWL) 및 복수의 비트 라인을 구동시키기 위한 비트 라인 구동 전압(VBL)을 생성할 수 있다. 워드 라인 구동 전압(VWL) 및/또는 비트 라인 전압(VBL) 은 리셋 라이트 전압, 셋 라이트 전압, 금지 전압(inhibit voltage), 리드 전압 또는 검증 전압(verify voltage)등을 포함할 수 있다.
로우 디코더(350)는 제어 로직(330)으로부터 수신한 로우 어드레스(X_ADDR)에 응답하여, 복수의 워드 라인들(WL)들 중 선택된 워드 라인을 활성화시키도록 구성될 수 있다.
컬럼 디코더(360)는 제어 로직(330)으로부터 수신한 컬럼 어드레스(Y_ADDR)에 응답하여, 복수의 비트 라인(BL)중 선택된 비트 라인을 활성화시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 리드/라이트 회로부(400)의 구성을 보여주는 블록도이다.
리드/라이트 회로부(400)는 메모리 장치(300)의 데이터 리드 및 라이트 동작을 수행하도록 구성될 수 있다. 이와 같은 리드/라이트 회로부(400)는 라이트 드라이버(410), 리드 드라이버(420), 센스 앰프(430) 및 페이지 버퍼 회로부(440)를 포함할 수 있다.
라이트 드라이버(410)는 선택된 비트 라인에 연결되어, 선택된 메모리 셀에 라이트 커맨드에 응답하여 라이트 펄스를 제공하도록 구성된다. 이에 따라, 메모리 콘트롤러(190)에서 제공되는 데이터(DATA)가 선택된 메모리 셀에 저장될 수 있다. 여기서, 라이트 펄스는 전류 펄스 또는 전압 펄스일 수 있다.
라이트 동작에 있어서, 데이터의 레벨에 따라, 메모리 셀 어레이(310)의 메모리 셀(MC)내의 가변 저항(R)의 저항 값이 가변될 수 있다. 본 실시예와 같이, 가변 저항으로서 상변화층이 이용되는 경우, 가변 저항은 셋 상태 및 리셋 상태를 구비할 수 있다.
리드 회로부(420)는 선택된 비트 라인에 연결되어, 선택된 메모리 셀에 저장된 데이터(DATA)를 리드해낼 수 있도록 리드 펄스를 제공할 수 있다. 리드 회로부(420)는 메모리 콘트롤러(190)로부터 리드 커맨드가 입력되는 경우, 해당 어드레스의 메모리 셀에 저장된 데이터(DATA)를 메모리 콘트롤러(190)로 출력하도록 구성된다. 예를 들어, 리드 펄스는 상변화층의 결정 상태를 변경시키지 않을 정도의 전압 레벨을 가질 수 있다.
센스 앰프(430)는 메모리 셀(MC)들의 저항 값을 센싱하도록 구성될 수 있다. 이와 같은 센스 앰프(430)는 비트 라인의 센싱 노드와 전기적으로 연결되어, 센싱 노드의 전압과 기준 전압의 비교를 통해 저항 값을 센싱할 수 있다.
페이지 버퍼 회로부(440)는 비트 라인들을 통해 메모리 셀 어레이(310)에 연결될 수 있다. 페이지 버퍼 회로부(440)는 메모리 콘트롤러(190)로 부터 데이터를 입력받고, 입력된 데이터를 메모리 셀 어레이(310)에 제공할 수 있다. 또는, 페이지 버퍼 회로(440)는 메모리 셀 어레이(310)로부터 데이터(DATA), 읽혀진 데이터(DATA)를 메모리 콘트롤러(190)에 전달할 수 있다. 리드 동작시, 상기 페이지 버퍼 회로(440)는 센싱 결과를 일시 저장할 수 있다. 경우에 따라, 페이지 버퍼 회로(440)는 상기 센스 앰프(430)의 역할을 대신할 수 있고, 센스 앰프(430)는 생략될 수도 있다. 페이지 버퍼 회로부(440)는 복수의 비트 라인과 대응되도록 구성되는 복수의 페이지 버퍼(PB)를 포함할 수 있다.
이와 같은 리드/라이트 회로부(400)는 제어 로직(330)으로부터 다양한 동작 제어 신호들(CTRL_op)를 입력받을 수 있고, 리드된 데이터의 판독 결과에 따른 페일/패스 신호(P/F)를 제어 로직(330)에 전달할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 콘트롤러 및 메모리 장치의 주요 구성을 보여주는 반도체 메모리 시스템의 블록도이다.
도 8을 참조하여 설명하면, 메모리 장치(300)는 메모리 콘트롤러(190)로부터 입력되는 데이터(DATA<0:n>) 레벨에 따라, 변경 신호(CT_change_R)를 발생시키는 데이터 판단부(500)를 포함할 수 있다.
본 실시예의 데이터 판단부(500)는 입력되는 데이터(DATA)들이 모두 동일 레벨인 경우, 변경 신호(CT_change)를 발생시켜, 메모리 콘트롤러(190)의 커맨드 발생 주기를 제어하는 스케쥴러(195)에 전달할 수 있다. 스케쥴러(195)는 상기 변경 신호(CT_change)에 응답하여, 라이트 커맨드(WC)의 발생 주기를 변경시켜 상기 메모리 장치(300)에 제공할 수 있다.
도 9는 본 발명의 일 실시예에 따른 상변화층의 셋 및 리셋 펄스를 보여주는 그래프이다.
잘 알려진 바와 같이, 상변화 메모리 장치에서 메모리 매체로 이용되는 상변화층은 데이터(DATA)에 상태에 따라, 셋 상태 및 리셋 상태로 구분될 수 있다. 즉, 데이터(DATA)가 "0(로우)"인 경우는 "셋 상태"로서, 상변화층은 결정질 상태를 가질 수 있다. 결정질 상태의 상변화층은 도 9에 도시된 바와 같이, 상대적으로 저온의 에너지(예컨대, 전류 또는 전압)를 인가하여 멜팅된 다음, 서서히 냉각시켜 얻어질 수 있다.
한편, 데이터(DATA)가 "1(하이)"인 경우는 "리셋 상태"로서, 상변화층은 비정질 상태를 가질 수 있다. 비정질 상태의 상변화층은 상대적으로 고온의 에너지(예컨대, 전류 또는 전압)를 인가하여, 멜팅된 다음, 급속으로 냉각(quenching)시켜 얻어질 수 있다. 도면에서 Tm은 상변화층의 멜팅 온도를 지시한다.
현재 상변화 메모리 장치의 상변화 동작은 주울(Joule) 열만 조절하여 인가하고 있으며, 냉각 시간은 상대적으로 긴 시간인 셋 상태의 결정화 시간(t2)으로 설정되는 것이 일반적이다.
하지만, 본 실시예는 복수의 비트 라인(BL<0:n>)에 저장될 모든 데이터가 예를 들어, 리셋 상태인 경우, 리셋 저항을 만들기 위한 결정화 시간(t1)으로 변경할 수 있다. 이와 같은 결정화 시간의 변경은 라이트 커맨드의 발생 주기, 다시 말해, 라이트 리커버리 시간(tWR: write recovery time)을 단축할 수 있으므로, 저항 변화 메모리 장치의 동작 시간을 줄일 수 있다.
이에 따라, 상변화 메모리 장치의 상변화 시간을 일부 단축할 수 있으므로, 라이트 리커버리 시간(tWR: write recovery time)을 줄일 수 있다.
또한, 상기 데이터 판단부(500)는 실질적으로 변경 신호(CT_change_R)를 생성하는 리셋 판단부(550)를 포함할 수 있다. 이와 같은 리셋 판단부(510)는 반도체 메모리 장치(300)의 다양한 위치에 연결될 수 있다.
도 10 내지 도 12는 본 발명의 일 실시예들에 따른 데이터 판단부(500)의 리셋 판단부(550a, 550b, 550c)의 위치를 개략적으로 보여주는 블록도이다.
상기 리셋 판단부(550a)는 도 10에 도시된 바와 같이, 반도체 메모리 장치(300)내에서 리드/라이트 회로부(400)와 메모리 셀 어레이(310) 사이에 위치될 수 있다. 리셋 판단부(550a)는 리드/라이트 회로부(400)를 통해 데이터(DATA<0:n>)를 입력받아, 입력 데이터의 레벨에 따라, 변경 신호(CT_change_R)를 생성할 수 있다.
보다 구체적으로, 리셋 판단부(550b)는 도 11에 도시된 바와 같이, 리드/라이트 회로부(400)를 구성하는 라이트 드라이버(410:WD)와 메모리 셀 어레이(310)의 비트 라인(BL<0:n>)사이에 연결될 수 있다. 리셋 판단부(550b)는 라이트 드라이버(410)에서 출력되는 데이터(DATA<0:n>)들을 입력받아, 데이터(DATA<0:n>)들의 레벨에 따라 변경 신호(CT_change_R)를 생성할 수 있다.
또한, 도 12에 도시된 바와 같이, 상기 리셋 판단부(550c)는 리드/라이트 회로부(400)를 구성하는 페이지 버퍼 회로부(440)의 각 페이지 버퍼(PB0~PBn)들과 메모리 셀 어레이(310)의 비트 라인(BL<0:n>) 사이에 연결될 수 있다. 데이터 판단부(500)는 페이지 버퍼(PB0~PBn)에서 제공되는 각 데이터(DATA<0:n>)를 입력받아, 데이터(DATA<0:n>)의 레벨에 따라 변경 신호(CT_change_R)를 생성할 수 있다.
도 13은 본 발명의 일 실시예에 따른 리셋 판단부의 구성을 보여주는 회로도이다.
본 발명의 일 실시예에 따른 리셋 판단부(550a,550b,550c) 각각은 도 13에 도시된 바와 같이, 앤드 게이트(AND)와 논리적으로 유사한 논리 게이트의 조합을 포함할 수 있다. 즉, 리셋 판단부(550a,550b,550c)는 입력되는 데이터(DATA<0:n>)가 모두 하이, 즉, 리셋 상태를 지시할 때, 하이로 인에이블되는 변경 신호(CT_change_R)를 출력할 수 있다. 본 실시예에서, 리셋 판단부(550a,550b,550c)는 앤드 동작을 하는 로직 게이트로 표시되었지만, 여기에 한정되지 않고, 앤드 동작을 수행할 수 있는 모든 회로 소자들의 조합이면 모두 여기에 포함될 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 콘트롤러내의 스케쥴러의 구성을 보여주는 블록도이다. 도 15는 본 발명의 일 실시예에 따른 라이트 리커버리 시간을 보여주는 타이밍도이다.
도 14를 참조하면, 스케쥴러(195)는 시간 선택부(1910), 타이밍 체크 회로(1920) 및 커맨드 발생 회로(1930)를 포함할 수 있다.
시간 선택부(1910)는 리셋 라이트 리커버리 시간(tWR_R) 및 셋 라이트 리커버리 시간(tWR_S)을 입력받을 수 있다. 시간 선택부(1910)는 데이터 판단부(500)에서 출력되는 변경 신호(CT_change_R)에 응답하여, 리셋 라이트 리커버리 시간(tWR_R) 및 셋 라이트 리커버리 시간(tWR_S) 중 하나를 선택할 수 있다.
여기서, 라이트 리커버리 시간(tWR)은 도 15에 도시된 바와 같이, 라이트 커맨드(WC)의 발생 후, 다음 라이트 커맨드가 발생되기까지의 시간을 나타낼 수 있다. 일반적인 경우, 복수의 데이터들 중 적어도 하나가 로우 레벨인 경우, 도 15의 (a)와 같이, 스케쥴러(195)는 셋 상태의 결정화 시간을 고려한 셋 라이트 리커버리 시간(tWR_S)을 디폴트(default)로 설정하였다. 하지만, 본 실시예에서는 (a) 뿐만 아니라, (b)와 같이 리셋 상태의 결정화 시간을 고려한 리셋 라이트 리커버리 시간(tWR_R)을 추가로 정의한다.
예를 들어, 시간 선택부(1910)는 2입력 멀티플렉서(multiplexer)로 구성될 수 있다. 본 실시예의 시간 선택부(1910)는 변경 신호(CT_change_R)가 "하이"로 인에이블되는 경우, 리셋 라이트 리커버리 시간(tWR_R)를 선택하도록 구성될 수 있다.
타이밍 체크 회로(1920)는 시간 선택부(1910)에서 출력되는 리커버리 시간(tWR_S 또는 tWR_R)을 제공받아, 라이트 커맨드(WC)가 발생되는 타이밍을 결정할 수 있다. 타이밍 체크 회로(1920)는 카운팅 유닛(도시되지 않음)을 포함할 수 있으며, 상기 시간 선택부(1910)에서 출력되는 리커버리 시간(tWR_S 또는 tWR_R) 및 카운팅 유닛의 구동에 의해, 라이트 커맨드(WC) 사이의 간격을 조절할 수 있다.
커맨드 발생 회로(1930)는 상기 타이밍 체크 회로(1920)에서 제공되는 타이밍 신호에 응답하여, 라이트 커맨드(WC')를 이슈(issue)하도록 구성될 수 있다.
도 16는 본 발명의 일 실시예에 따른 반도체 메모리 시스템의 동작을 설명하기 위한 플로우 챠트이다.
도 16을 참조하면, 데이터(DATA<0:n>)들이 메모리 장치(300)내로 입력된다(S1).
다음, 데이터(DATA<0:n>))들이 비트 라인(BL<0:n>)에 전달되기 전, 데이터 판단부(500)에 입력되어, 입력되는 모든 데이터(DATA)가 리셋 데이터, 즉 하이 레벨인지 판단한다(S2).
입력되는 모든 데이터(DATA)가 리셋 데이터이면, 상기 데이터 판단부(500)는 변경 신호(CT_change_R)를 인에이블시켜, 메모리 콘트롤러(190)내의 스케쥴러(195)에 제공한다.
스케쥴러(195)는 변경 신호(CT_change_R)에 응답하여, 셋 라이트 리커버리 시간(tWR_S) 및 리셋 라이트 리커버리 시간(tWR_R)중 리셋 라이트 리커버리 시간(tWR_R)을 결정화 시간으로 설정한다(S3). 이어서, 스케쥴러(195)는 상기 리셋 라이트 리커버리 시간(tWR_R)이 라이트 커맨드 발생 주기로 적용된 변경된 라이트 커맨드를 발행한다(S4). 즉, 변경된 라이트 커맨드는 이전의 라이트 커맨드보다 상대적으로 단축된 라이트 커맨드 발생 주기를 가질 수 있다.
그후, 변경된 라이트 커맨드에 따라, 데이터(DATA<0:n>)를 비트 라인(BL<0:n>)에 입력한다(S5).
한편, 입력되는 모든 데이터(DATA<0:n>)가 서로 다른 레벨을 갖거나, 혹은 모두 셋 상태의 경우, 상기 데이터 판단부(500)는 변경 신호(CT_change_R)를 발생시키지 않는다. 이에 따라, 콘트롤러(190)내의 스케쥴러(195)는 디폴트(default)값인 셋 라이트 리커버리 시간(tWR_S)을 결정화 시간으로 설정 혹은 유지한다(S6). 다음, 스케쥴러(195)는 셋 라이트 리커버리 시간(tWR_S)이 적용된 라이트 커맨드를 발행할 수 있다(S7).
그후, 라이트 커맨드를 기초하여, 데이터(DATA<0:n>)를 비트 라인(BL<0:n>)에 입력한다(S8).
이와 같은 본 실시예에 따르면, 메모리 셀 어레이(310)에 저장될 데이터(DATA<0:n>)가 모두 리셋인 경우, 리셋 라이트 리커버리 시간이 적용된 라이트 커맨드에 의해 라이팅 동작을 수행하므로써, 전체적인 라이트 시간을 줄일 수 있다.
도 17은 본 발명의 다른 실시예에 따른 데이터 판단부(501)의 구성을 설명하기 위한 블록도이다.
도 17을 참조하면, 데이터 판단부(501)는 버퍼 회로부(510), 비교 회로부(520), 선택 차단부(530) 및 리셋 판단부(550c-1)를 포함할 수 있다.
버퍼 회로부(510)는 비트 라인(BL<0:n>)에서 리드된 비트 라인 신호(R_BL<0:n>)들을 일시 저장하는 회로부일 수 있다. 이와 같은 버퍼 회로부(510)는 SRAM(static RAM) 또는 레지스터(register)로 구성될 수 있고, 페이지 버퍼 회로부(440), 리드/라이트 회로부(400) 또는 그 밖의 반도체 메모리 장치내에 위치될 수 있다.
비교 회로부(520)는 데이터(DATA<0:n>) 및 버퍼 회로부(510)에 저장된 값(R_BL<0:n>)을 비교하여, 비교 신호(com_tri<0:n>)를 생성한다. 본 실시예에서 데이터(DATA<0:n>)는 예를 들어, 페이지 버퍼 회로부(440)를 통해 비교 회로부(520)에 전달된 예를 설명하고 있지만, 여기에 한정되지 않고, 메모리 콘트롤러(190)로부터 직접 입력되거나, 아니면 그 밖의 다른 회로부를 통해 입력될 수도 있다.
이와 같은 비교 회로부(520)는 이전 라이트 커맨드(WC)에 의해 비트 라인(BL<0:n>)에 입력되고, 리드 커맨드에 비트 라인(BL<0:n>)에서 출력된 비트 라인 신호(R_BL<0:n>)와 현재 메모리 콘트롤러(190)에서 제공된 데이터(DATA<0:n>)가 동일한 지의 여부에 따라, 비교 신호(com_tri<0:n>)를 생성할 수 있다.
예를 들어, 비교 회로부(520)는 버퍼 회로부(510)에 저장된 비트 라인 신호(R_BL<0:n>)와 메모리 콘트롤러(190)로부터 입력된 데이터(DATA<0:n>)가 동일한 경우, 인에이블된 비교 신호(com_tri<0:n>)를 생성할 수 있다.
선택 차단부(530)는 비교 신호(com_tri<0:n>)에 응답하여, 데이터(DATA<0:n>)를 메모리 셀 어레이(310)의 비트 라인(BL<0:n>)에 전달되는 것을 선택적으로 차단할 수 있다. 이와 같은 선택 차단부(530)는 복수의 페이지 버퍼(PB0-PBn)에 대응되도록 구비된 복수의 트라이얼 게이트(trial gate: 531_0 ~ 531_n)를 포함할 수 있다.
복수의 트라이얼 게이트(531_0 ~ 513_n)는 3상 버퍼 회로부로서, 대응하는 비교 신호(com_tri<0:n>)가 인에이블되는 경우, 데이터(DATA<0:n>)가 해당 비트 라인(BL<0:n>)으로 전달되는 것이 차단될 수 있다.
반면, 복수의 트라이얼 게이트(531_0~513_n)는 대응하는 비교 신호(com_tri<0:n>)가 인에이블되지 않는 경우, 해당 비트 라인(BL<0:n>)에 새롭게 입력된 데이터(DATA<0:n>)를 전달할 수 있다.
즉, 선택 차단부(530)는 이전 라이트 및/또는 리드 단계에 입력된 비트 라인 신호(R_BL<0:n>)와 새롭게 제공된 데이터(DATA<0:n>)가 동일한 경우, 데이터(DATA<0:n>)의 입력 동작을 스킵할 수 있다. 이에 따라, 비트 라인에 동일한 데이터를 다수 번 라이트하는 불필요한 동작을 생략할 수 있다.
리셋 판단부(550c-1)는 선택 차단부(530)에서 전달되는 데이터들(DATA<0:n>)을 입력 받아, 모두가 하이인 경우, 변경 신호(CT_change_R)를 생성하여, 라이트 커맨드의 발생 주기를 변경시킬 수 있다.
도 18은 도 17의 구성을 갖는 데이터 판단부의 동작을 설명하기 위한 플로우 챠트이다.
도 18을 참조하면, 메모리 장치(300)는 메모리 콘트롤러(190)로부터 데이터(DATA)를 입력 받는다(S1).
다음, 비교 회로부(520)내에서 버퍼 회로부(510)에 저장된 이전 라이트 및/또는 리드 단계에서 입, 출력된 비트 라인 신호(R_BL<0:n>)와 새롭게 제공된 데이터(DATA<0:n>)를 비교한다(S11).
비트 라인 신호(BL<0:n>)와 상기 데이터(DATA<0:n>)가 동일한 경우, 비교 신호(Com_tri<0:n>)가 인에이블되어, 선택 차단부(530)가 구동된다. 이에 따라, 해당 비트 라인에 데이터의 입력이 스킵된다(S12).
한편, 비트 라인 신호(BL<0:n>)와 상기 데이터(DATA<0:n>)가 상이한 경우, 비교 신호(Com_tri<0:n>)가 디스에이블되어, 선택 차단부(530)가 구동되지 않는다. 이에 따라, 데이터(DATA<0:n>)가 상기 선택 차단부(530)를 거쳐 메모리 셀 어레이(310)의 비트 라인(BL<0:n>)으로 입력된다(S13).
그 후, 리셋 판단부(550c-1)는 선택 차단부(530)를 거쳐 전달된 데이터(DATA<0:n>)의 레벨이 모두가 하이인 경우 변경 신호(CT_change_R)를 인에이블시키고, 후속으로 도 16의 S2단계 이후의 단계를 수행할 수 있다.
도 19는 본 발명의 다른 실시예에 따른 데이터 판단부(502)의 구성을 설명하기 위한 블록도이다. 도 20은 본 발명의 일 실시예에 따른 셋 판단부의 구성을 보여주는 회로도이다.
도 19를 참조하면, 데이터 판단부(502)는 셋 판단부(560), 반전 회로 블록(570), 신호 선택부(580) 및 정보 저장부(590)를 포함할 수 있다.
셋 판단부(560)는 입력되는 복수의 데이터(DATA<0:n>)를 입력받아, 모든 데이터(DATA<0:n>)가 로우, 즉, 셋 상태인 경우, 로우(또는 하이)로 인에이블되는 변경 신호(CT_change_S)를 생성하도록 구성된다. 셋 판단부(560)의 입력 터미널은 리드/라이트 회로부(400), 라이트 드라이버(410) 또는 페이지 버퍼 회로부(440) 중 선택되는 하나와 연결될 수 있지만, 여기에 한정되는 것만은 아니며 메모리 콘트롤러(190)로부터 다이렉트로 입력받을 수도 있다.
또한, 상기 셋 판단부(560)는 도 20에 도시된 바와 같이, 복수의 데이터(DATA<0:n>를 오어(OR) 연산하는 오어(OR) 게이트와 유사한 논리적 결과를 출력하는 게이트 조합을 포함할 수 있다. 하지만, 여기에 한정되지 않고, 셋 판단부(560)는 오어 연산을 수행하는 회로 구성은 물론, 노어(NOR) 연산을 수행하는 회로 구성 모두가 여기에 포함될 수 있다.
반전 회로 블록(570)은 복수의 데이터(DATA<0:n>)를 반전시켜 출력하도록 구성된다. 반전 회로 블록(570)은 입력되는 데이터(DATA<0:n>) 각각을 반전시킬 수 있는 복수의 인버터들(도시되지 않음)로 구성될 수 있다.
신호 선택 블록(580)는 변경 신호(CT_change_S)에 응답하여, 반전된 복수의 데이터(/DATA<0:n>) 및 복수의 데이터(DATA<0:n>)중 하나를 선택하도록 구성된다. 이와 같은 신호 선택 블록(580)은 예를 들어, 일반적인 멀티 플렉서 회로일 수 있다. 신호 선택 블록(580)에 의해 선택된 데이터가 비트 라인(BL<0:n>)에 입력된다.
정보 저장부(590)는 셋 판단부(560)로부터 인에이블된 변경 신호(CT_change_S)가 출력되는 경우, 상기 변경 신호(CT_change_S)에 응답하여, 비트 라인(BL<0:n>)에 정상 데이터(DATA<0:n>)을 반전시킨 반전 데이터(/DATA<0:n>)가 입력되었다는 정보를 저장할 수 있다. 이와 같은 정보 저장부(590)는 DRAM(dynamic RAM)과 같이 별도의 캐시 메모리 장치(도시되지 않음)내에 구비될 수도 있고, 혹은 반도체 메모리 장치(300)의 레지스터와 같은 저장 장치에 구비될 수도 있지만, 여기에 한정되는 것만은 아니다.
도 21은 본 발명의 다른 실시예에 따른 메모리 콘트롤러의 스케쥴러(195a)의 구성을 보여주는 블록도이다.
도 21을 참조하면, 스케쥴러(195a)는 시간 선택부(1912), 타이밍 체크 회로(1920) 및 커맨드 발생 회로(1930)를 포함할 수 있다.
시간 선택부(1912)는 리셋 라이트 리커버리 시간(tWR_R) 및 셋 라이트 리커버리 시간(tWR_S)을 입력받고, 변경 신호(CT_change_S)에 응답하여, 리셋 라이트 리커버리 시간(tWR_R) 및 셋 라이트 리커버리 시간(tWR_S) 중 하나를 선택할 수 있다. 본 실시예의 시간 선택부(1912)는 인에이블된 변경 신호(CT_change_S)가 입력되는 경우, 리셋 라이트 리커버리 시간(tWR_R)을 설정하도록 구성될 수 있다.
본 실시예의 경우, 모든 데이터가 로우이어서, 변경 신호(CT_change_S)가 발생되었다 할지라도, 데이터 플립(flip) 동작을 이용하기 때문에, 상대적으로 짧은 리셋 라이트 리커버리 시간(tWR_R)을 라이트 커맨드의 발생 주기로 설정할 수 있다.
타이밍 체크 회로(1920)는 시간 선택부(1912)에서 출력되는 리커버리 시간(tWR_S 또는 tWR_R)을 제공받아, 라이트 커맨드(WC)가 발생되는 타이밍을 결정할 수 있다. 커맨드 발생 회로(1930)는 상기 타이밍 체크 회로(1920)에서 제공되는 타이밍 신호에 응답하여, 라이트 커맨드(WC')를 이슈(issue)하도록 구성될 수 있다
도 22는 도 19의 데이터 판단부(502)의 동작을 설명하기 위한 플로우 챠트이다.
도 22를 참조하면, 메모리 장치(300)에 데이터(DATA<0:n>)가 입력된다(S1).
셋 판단부(560)는 입력되는 복수의 데이터(DATA<0:n)가 모두 셋 상태, 다시 말해, 모두 로우인지 판단한다(S21). 입력되는 복수의 데이터(DATA<0:n)가 모두 셋 상태인 경우, 셋 판단부(560)는 변경 신호(CT_Change_S)를 출력한다.
반전 회로 블록(570)에 의해 반전된 데이터들(/DATA<0:n>) 및 정상 데이터(DATA<0:n>)는 신호 선택 블록(580)에 입력된다. 신호 선택 블록(580)은 인에이블된 변경 신호(CT_Change_S)에 응답하여, 반전된 데이터들(/DATA<0:n>)을 메모리 셀 어레이(310)의 비트 라인(BL<0:n>)에 입력한다(S23). 그리고 나서, 메모리 셀 어레이(310)의 비트 라인(BL<0:n>)에 정상 데이터(DATA<0:n>)가 아닌 반전 데이터(/DATA<0:n>)가 입력되었다는 데이터 반전 정보를 상기 정보 저장부(590)에 저장한다(S24).
그 후, 상기 변경 신호(CT_change_S)는 메모리 콘트롤러(190)내의 스케쥴러(195a)에 입력된다. 스케쥴러(195a)는 상기 변경 신호(CT_Change_S)에 응답하여, 라이트 리커버리 시간(tWR)을 리셋 라이트 리커버리 시간(tWR)으로 설정한 다음(S3), 도 16에서 기술된 후속의 단계들(S4 및 S5)을 수행할 수 있다.
예를 들어, 입력되는 모든 데이터들(DATA<0:n>)이 모두 로우(셋)인 경우, 데이터를 반전시켜, 하이(리셋) 데이터들을 메모리 셀 어레이(310)의 비트 라인(BL<0:n>)에 입력시키고, 반전된 데이터가 입력되었다는 정보를 정보 저장부(590)에 저장한다. 그 후, 리드 동작시, 정보 저장부(590)에 저장된 정보를 이용하여, 리드된 데이터를 반전시킨 값을 콘트롤러(190)에 제공하므로써, 데이터 리드 오류를 방지할 수 있다. 또한, 모든 데이터가 셋 상태라고 하더라도, 이를 반전시켜 비트 라인에 입력함으로써, 리셋 결정화 시간에 해당하는 라이트 리커버리 시간을 부여함으로써, 라이트 시간을 줄일 수 있다.
한편, 모든 데이터들(DATA<0:n>)이 모두 셋 상태가 아닌 경우, 정상 데이터(DATA<0:n>)를 비트 라인(BL<0:n>)에 입력한다(S25). 그 후, 경우에 따라, 메모리 콘트롤러(190)는 디폴트값에 해당하는 셋 라이트 리커버리 시간(tWR_S)을 라이트 리커버리 시간으로 설정한 후(도16의 S6) 도 16에 기술된 후속 단계들을 수행할 수 있다.
도 23은 본 발명의 다른 실시예에 따른 데이터 판단부(503)의 구성을 설명하기 위한 블록도이다.
도 23을 참조하면, 데이터 판단부(503)는 버퍼 회로부(510), 비교 회로부(520), 선택 차단부(530), 반전 회로 블록(571), 신호 선택 블록(581), 셋 판단부(561) 및 정보 저장부(590)를 포함할 수 있다.
앞서 설명한 바와 같이, 버퍼 회로부(510)는 비트 라인(BL<0:n>)에서 리드된 비트 라인 신호(R_BL<0:n>)들을 일시 저장하는 회로부일 수 있다.
비교 회로부(520)는 데이터(DATA<0:n>) 및 버퍼 회로부(510)에 저장된 값(R_BL<0:n>)을 비교하여, 비교 신호(com_tri<0:n>)를 생성한다. 본 실시예에서 데이터(DATA<0:n>)는 예를 들어, 페이지 버퍼 회로부(440)를 통해 비교 회로부(520)에 전달된 예를 설명하고 있지만, 여기에 한정되지 않고, 메모리 콘트롤러(190)로부터 직접 입력되거나, 아니면 그 밖의 다른 회로부를 통해 입력될 수도 있다. 본 실시예의 비교 회로부(520)는 버퍼 회로부(510)에 저장된 비트 라인 신호(R_BL<0:n>)와 메모리 콘트롤러(190)로부터 입력된 데이터(DATA<0:n>)가 동일한 경우, 인에이블된 비교 신호(com_tri<0:n>)를 생성할 수 있다.
선택 차단부(530)는 복수의 트라이얼 게이트(trial gate: 531_0 ~ 531_n)를 포함할 수 있으며, 비교 신호(com_tri<0:n>)에 응답하여, 데이터(DATA<0:n>)를 메모리 셀 어레이(310)의 비트 라인(BL<0:n>)에 입력하는 것을 선택적으로 차단할 수 있다.
반면, 복수의 트라이얼 게이트(531_0~513_n)는 대응하는 비교 신호(com_tri<0:n>)가 인에이블되지 않는 경우, 해당 비트 라인(BL<0:n>)에 새롭게 입력된 데이터(DATA<0:n>)를 전달할 수 있다.
반전 회로 블록(571)은 상기 선택 차단부(530)에서 출력되는 데이터(DATA<0:n>)를 반전시켜, 반전된 데이터(/DATA<0:n>)를 생성한다. 반전 회로 블록(571)은 복수의 인버터를 포함할 수 있다.
신호 선택 블록(581)은 선택 차단부(530)에서 제공되는 데이터(DATA<0:n>) 및 반전 회로 블록(571)에서 제공되는 반전된 데이터(/DATA<0:n>)를 입력받아, 제어 신호, 예컨대, 셋 판단부(561)에서 출력되는 변경 신호(CT_change_S)의 인에이블 여부에 따라, 데이터(DATA<0:n>) 또는 반전된 데이터(/DATA<0:n>)를 출력하도록 구성된다. 이와 같은 신호 선택 블록(581)은 복수의 멀티플렉서(MUX)로 구성될 수 있다.
셋 판단부(561)는 선택 차단부(530)에서 출력되는 데이터(DATA<0:n>)들을 입력 받아, 모두가 로우인 경우, 변경 신호(CT_change_S)를 생성한다.
정보 저장부(590)는 상기 변경 신호(CT_change_S)에 응답하여, 메모리 셀 어레이(310)의 비트 라인(BL<0:n>)에 반대 위상의 데이터(/DATA<0:n>)들이 입력되었다는 정보를 저장할 수 있다. 이후, 정보 저장부(590)에 저장된 정보는 리드 동작시, 출력되는 데이터를 다시 원복시키기 위한 제어 신호로 이용될 수 있다.
도 24는 도 23의 구성을 갖는 데이터 판단부(503)의 동작을 설명하기 위한 플로우 챠트이다.
도 24를 참조하면, 메모리 장치(300)는 메모리 콘트롤러(190)로부터 데이터(DATA)를 입력 받는다(S1).
다음, 비교 회로부(520)는 버퍼 회로부(510)에 저장된 이전 라이트 및/또는 리드 단계에서 입, 출력된 비트 라인 신호(R_BL<0:n>)와 새롭게 제공된 데이터(DATA<0:n>)를 비교한다(S11).
비트 라인 신호(BL<0:n>)와 상기 데이터(DATA<0:n>)가 동일한 경우, 선택 차단부(530)의 구동에 따라, 해당 비트 라인에 데이터의 입력 단계를 스킵한다(S12).
한편, 비트 라인 신호(BL<0:n>)와 상기 데이터(DATA<0:n>)가 상이한 경우, 선택 차단부(530)가 구동되지 않기 때문에, 데이터(DATA<0:n>)가 상기 선택 차단부(530)를 거쳐 메모리 셀 어레이(310)의 비트 라인(BL<0:n>)으로 입력된다(S13).
그후, 셋 판단부(516)는 선택 차단부(530)를 거쳐 전달된 데이터(DATA<0:n>)의 레벨에 따라, 모두가 로우인 경우 변경 신호(CT_change_S)를 인에이블시키고(S21), 후속으로 도 22의 S21 단계 이후의 단계를 수행할 수 있다.
도 25는 본 발명의 다른 실시예에 따른 데이터 판단부(504)의 구성을 설명하기 위한 블록도이다.
도 25를 참조하면, 데이터 판단부(504)는 리셋 판단부(552), 셋 판단부(562), 반전 회로 블록(570), 신호 선택 블록(582), 정보 저장부(590) 및 변경 신호 출력부(595)를 포함할 수 있다.
리셋 판단부(552)는 메모리 콘트롤러(190)로부터 입력되는 데이터(DATA<0:n>)를 입력받을 수 있다. 리셋 판단부(552)는 입력된 모든 데이터(DATA<0:n>)가 하이, 즉, 리셋 상태인 경우, 인에이블되는 제 1 변경 신호(CT_change_R)를 생성할 수 있다. 리셋 판단부(552)는 예를 들어, 앤드 논리 동작을 수행하는 회로일 수 있다.
셋 판단부(562) 역시, 메모리 콘트롤러(190)로부터 입력되는 데이터(DATA<0:n>)를 입력받을 수 있다. 셋 판단부(561)는 입력된 모든 데이터(DATA<0:n>)가 로우, 즉, 셋 상태인 경우, 인에이블되는 제 2 변경 신호(CT_change_S)를 생성할 수 있다. 셋 판단부(561)는 예를 들어, 오어 논리 동작을 수행하는 회로일 수 있다.
반전 회로 블록(570)은 복수의 데이터(DATA<0:n>)를 반전시켜 출력하도록 구성된다. 이때, 리셋 판단부(552), 셋 판단부(562) 및 반전 회로 블록(570)에 입력되는 데이터(DATA<0:n>)는 메모리 콘트롤러(DATA<0:n>)에서 다이렉트로 입력되는 데이터일 수도 있지만 여기에 한정되지 않고, 메모리 장치(300)의 페이지 버퍼 회로(440) 또는 리드 라이트 회로부(400)와 같이, 데이터(DATA<0:n>)를 입력받고 처리하는 임의의 회로 블록에서 제공될 수 있음은 물론이다.
신호 선택부(582)는 복수의 데이터(DATA<0:n>) 및 반전된 복수의 데이터(/DATA<0:n>)를 입력받아, 복수의 데이터(DATA<0:n>) 및 반전된 복수의 데이터(/DATA<0:n>)중 선택되는 그룹을 메모리 셀 어레이(310)의 비트 라인(BL<0:n>)에 제공한다. 신호 선택부(582)는 제어 신호로서, 제 1 변경 신호(CT_change_R) 및 제 2 변경 신호(CT_change_S)를 입력받을 수 있다. 예를 들어, 신호 선택 블록(580)는 제 1 변경 신호(CT_change_R)가 제어 신호로서 입력되는 경우, 정상적인 복수의 데이터(DATA<0:1>)를 비트 라인(BL<0:n>)에 출력할 수 있다. 한편, 신호 선택부(582)는 제 2 변경 신호(CT_Change_S)가 제어 신호로서 입력되는 경우, 반전된 복수의 데이터(/DATA<0:1>)를 비트 라인(BL<0:n>)에 출력할 수 있다.
정보 저장부(590)는 셋 판단부(562)의 출력 신호인 제 2 변경 신호(CT_change_S)가 인에이블되는 경우, 메모리 셀 어레이(310)의 비트 라인 (BL<0:n>)에 원래의 데이터(DATA<0:n>)가 아닌 반전된 데이터(/DATA<0:n>)가 저장되어 있다는 정보를 저장할 수 있다. 이후, 리드 단계시, 정보 저장부(590)에 저장된 정보를 이용하여, 출력된 리드 데이터를 반전시켜 메모리 콘트롤러(190)에 제공할 수 있다. 이와 같은 정보 저장부(590)는 별도의 캐시 메모리 장치내에 구비될 수도 있고, 혹은 반도체 메모리 장치의 레지스터와 같은 저장 장치에 구비될 수도 있지만, 여기에 한정되는 것만은 아니다.
변경 신호 출력부(595)는 제 1 변경 신호(CT_change_R) 및 제 2 변경 신호(CT_change_S)를 입력받아, 상기 제 1 변경 신호(CT_change_R) 및 제 2 변경 신호(CT_change_S) 중 어느 하나가 인에이블될 때, 최종 변경 신호(CT_change)를 출력하도록 구성될 수 있다. 예를 들어, 변경 신호 출력부(595)는 도 26에 도시된 바와 같이, 익스클루시브 오어(XOR)와 유사한 논리 연산을 수행하는 회로이면 여기에 모두 포함될 수 있다.
도 27은 도 25의 데이터 판단부의 구동 방법을 설명하기 위한 플로우 챠트이다.
도 27을 참조하면, 메모리 장치(300)에 메모리 콘트롤러(190)로부터 데이터(DATA)가 입력된다(S1).
메모리 장치(300)내에 입력된 데이터(DATA<0:n>)는 리셋 판단부(552)에 입력되어, 모든 데이터(DATA<0:n>)가 모두 하이 레벨인지 확인한다(S2).
리셋 판단부(552)에 의해 모든 데이터(DATA<0:n>)가 모두 하이 레벨임이 판정되는 경우, 리셋 판단부(552)는 인에이블된 제 1 변경 신호(CT_change_R)를 신호 선택부(582) 및 변경 신호 출력부(595)에 각각 출력한다(S31). 인에이블된 제 1 변경 신호(CT_change_R)에 의해, 변경 신호 출력부(595)는 최종 변경 신호(CT_change)를 출력하여, 리셋 라이트 리커버리 시간(tWR_R)을 라이트 리커버리 시간(tWR)로 설정하는 단계(도 16의 S3) 및 그 후속의 단계들을 수행한다.
한편, 모든 데이터(DATA<0:n>)이 모두 하이 레벨이 아닌 경우, 셋 판단부(562)는 입력되는 모든 데이터(DATA<0:n>)가 모두 로우 레벨인지 확인한다(S21).
셋 판단부(552)에 의해 모든 데이터(DATA<0:n>)가 모두 로우 레벨임이 판정되는 경우, 셋 판단부(552)는 인에이블된 제 2 변경 신호(CT_change_S)를 신호 선택부(482), 정보 저장부(590) 및 변경 신호 출력부(595)에 각각 출력한다(S33). 변경 신호 출력부(595)는 제 2 변경 신호(CT_change_S)가 인에이블됨에 따라, 리셋 라이트 리커버리 시간(tWR_R)을 라이트 리커버리 시간(tWR)으로 설정하기 위한 최종 변경 신호(CT_change)를 출력한다(S33). S33단계와 동시 또는 후속으로 도 22의 S23 단계 및 그 후속의 단계를 순차적으로 진행할 수 있다.
마지막으로, 입력되는 데이터(DATA(0:n>)가 모두 하이 및 모두 로우가 아니고 혼재되어 있는 경우, 도 22의 S25 및 그 후속 단계를 수행할 수 있다.
이때, 도 17 및 도 18에 도시된 바와 같이, 이전에 입력된 데이터(R_BL<0:n>)와 새로 제공되는 데이터(DATA<0:n>)가 동일한 경우, 데이터(DATA<0:n>)중의 일부의 입력을 생략하는 실시예를 상기 S1 단계 및 상기 S2 단계 사이에 적용할 수도 있다.
또한, 본 실시예에서는 리셋 판단부(552)를 셋 판단부(562)보다 먼저 동작시키는 경우에 대해 설명하였지만, 도 28에 도시된 바와 같이, 셋 판단부(562)의 동작(S21)을 리셋 판단부(552)의 동작(S2)보다 먼저 실시할 수도 있다.
이때, 도 19 및 도 20에 도시된 바와 같이, 이전에 입력된 데이터(R_BL<0:n>)와 새로 제공되는 데이터(DATA<0:n>)가 동일한 경우, 데이터(DATA<0:n>)중의 일부의 입력을 생략하는 실시예를 상기 S1 단계 및 상기 S21 단계 사이에 적용할 수도 있다.
도 29는 본 발명의 다른 실시예에 따른 메모리 콘트롤러 및 메모리 장치의 주요 구성을 보여주는 반도체 메모리 시스템의 블록도이다.
도 29를 참조하면, 반도체 메모리 시스템(1000)은 테스트 모드 신호(TM)를 출력하는 메모리 콘트롤러(190) 및 상기 테스트 모드 신호(TM)에 응답하여 테스트 동작을 수행하는 메모리 장치(300)를 포함할 수 있다.
테스트 동작 수행을 위하여, 메모리 콘트롤러(190)는 테스트 모드 신호(TM)를 커맨드의 형태로 메모리 장치(300)에 출력할 수 있다.
반도체 메모리 장치(300)는 상기 테스트 모드 신호(TM)에 따라, 각각의 메모리 셀들이 동시에 셋 상태 또는 리셋 상태를 가질 수 있도록 데이터(DATA<0:n>)를 발생시키는 데이터 발생부(600)를 포함할 수 있다. 또한, 반도체 메모리 장치(300)는 데이터 발생부(600)에 의해 생성된 데이터(DATA<0:n>)들을 입력 받아, 데이터들(DATA<0:n>)의 레벨에 따라, 결정화 타이밍을 변경시키기 위한 변경 신호(CT_change_Tm)를 생성하는 데이터 판단부(500)를 포함할 수 있다. 데이터 판단부(500)는 상술한 도 10, 도 11, 도 12, 도 17, 도 19, 도 23 및 도 25 중 선택되는 하나의 구성을 가질 수 있다.
데이터 판단부(500)에서 발생되는 변경 신호(CT_change_Tm)에 응답하여, 스케쥴러(196)는 라이트 리커버리 시간이 조절된 테스트를 위한 라이트 커맨드(WC')를 출력할 수 있다.
본 실시예에서, 테스트 모드 신호(TM)에 따라 데이터를 생성하는 데이터 발생부(600)를 메모리 장치(300)내에 설치하였지만, 도 30에 도시된 바와 같이, 상기 데이터 발생부(600)는 메모리 콘트롤러(190)내에 구비될 수도 있다.
도 31은 도 29 및 도 30에 도시된 반도체 시스템의 구동 방법을 설명하기 위한 플로우 챠트이다.
도 31을 참조하면, 메모리 콘트롤러(190)는 반도체 메모리 장치(300)의 테스트를 위해, 테스트 모드 신호(TM)를 데이터 발생부(600)에 출력한다(S40).
데이터 발생부(600)는 상기 테스트 모드 신호(TM)에 응답하여, 테스트 동작에 적합한 데이터(DATA<0:n>)를 생성할 수 있다(S41).
상기 데이터(DATA<0:n>)는 본 발명의 실시예들에 따른 데이터 판단부(500)에 입력되고, 데이터 판단부(500)는 데이터(DATA<0:n>)의 상태에 따라, 라이트 커맨드의 라이트 리커버리 시간(tWR)을 선택적으로 변경하는 이후의 동작들(S2 또는 S21)를 수행할 수 있다.
본 실시예에 따르면, 입력되는 데이터들이 모두 리셋이거나 혹은 모두 셋 상태인 경우, 리셋 라이트 리커버리 시간에 맞추어 라이트 커맨드 발생 주기를 단축할 수 있다. 이에 따라, 라이트 시간을 줄일 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
190 : 메모리 콘트롤러 195 : 스케쥴러
200 : DIMM 300 : 메모리 장치
500 : 데이터 판단부

Claims (30)

  1. 입력되는 데이터들의 레벨에 따라, 변경 신호를 출력하는 데이터 판단부; 및
    상기 변경 신호를 입력받아, 라이트 커맨드 발생 주기를 변경하는 스케쥴러를 포함하는 반도체 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 데이터 판단부는 상기 데이터들의 레벨이 모두 동일할 때, 상기 변경 신호를 인에이블시키도록 구성된 반도체 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 데이터 판단부는 상기 데이터들이 모두 하이일 때, 상기 라이트 커맨드 발생 주기를 단축시키기 위한 상기 변경 신호를 출력하는 리셋 판단부를 포함하는 반도체 메모리 시스템.
  4. 제 2 항에 있어서,
    상기 데이터 판단부는 상기 데이터 레벨들이 모두 로우일 때, 상기 라이트 커맨드 발생 주기를 단축시키기 위한 상기 변경 신호를 출력하는 셋 판단부를 포함하는 반도체 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 데이터 판단부는,
    상기 셋 판단부에서 출력되는 상기 변경 신호에 응답하여, 반전된 데이터를 메모리 셀 어레이에 전달하는 신호 선택부; 및
    상기 변경 신호에 응답하여, 상기 반전 데이터가 상기 메모리 셀 어레이에 전달되었다는 정보를 저장하는 정보 저장부를 포함하는 반도체 메모리 시스템.
  6. 제 2 항에 있어서,
    상기 데이터 판단부는,
    상기 데이터들의 레벨이 모두 하이일 때, 제 1 변경 신호를 출력하는 리셋 판단부;
    상기 데이터 레벨이 모두 로우일 때, 제 2 변경 신호를 출력하는 셋 판단부; 및
    상기 제 1 및 제 2 변경 신호 중 어느 하나라도 인에이블될 때, 상기 라이트 커맨드의 발생 주기를 단축시키기 위한 상기 변경 신호를 출력하는 변경 신호 출력부를 포함하는 반도체 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 데이터 판단부는,
    상기 셋 판단부에서 출력되는 상기 제 2 변경 신호에 응답하여, 반전된 데이터를 메모리 셀 어레이에 전달하는 신호 선택부; 및
    상기 제 2 변경 신호에 응답하여, 상기 반전 데이터가 상기 메모리 셀 어레이에 전달되었다는 정보를 저장하는 정보 저장부를 포함하는 반도체 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 데이터 판단부는 이전 저장된 데이터와 현재 입력되는 데이터가 동일한 경우, 상기 현재 입력되는 데이터의 전달을 선택적으로 차단하는 선택 차단부를 더 포함하는 반도체 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 데이터 판단부는,
    상기 이전에 입력된 데이터를 일시 저장하는 버퍼 회로부, 및
    상기 버퍼 회로부에 저장된 데이터와 상기 현재 입력되는 데이터를 비교하여, 비교 신호를 출력하는 비교 회로부를 포함하며,
    상기 선택 차단부는 상기 비교 신호에 응답하여 선택적으로 구동되는 반도체 메모리 시스템.
  10. 제 1 항에 있어서,
    상기 스케쥴러는,
    제 1 라이트 리커버리 시간 및 상기 제 1 라이트 리커버리 시간 보다 짧은 제 2 라이트 리커버리 시간을 입력받아, 상기 변경 신호가 인에이블될 때, 상기 제 2 라이트 리커버리 시간을 출력하는 시간 선택부를 더 포함하는 반도체 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 스케쥴러는,
    상기 시간 선택부에서 출력되는 신호를 입력받아, 상기 라이트 커맨드의 발생 주기를 변경하는 타이밍 체크 회로; 및
    상기 타이밍 체크 회로의 출력 신호에 응답하여, 상기 라이트 커맨드를 출력하는 커맨드 발생 회로를 더 포함하는 반도체 메모리 시스템.
  12. 제 1 항에 있어서,
    테스트 모드 신호에 따라, 동일 레벨의 데이터들을 생성하는 데이터 발생부를 더 포함하는 반도체 메모리 시스템.
  13. 커맨드를 발생 주기를 결정하는 스케쥴러를 포함하는 메모리 콘트롤러;
    저항을 메모리 소자로 이용하는 메모리 셀 어레이를 포함하며, 상기 메모리 콘트롤러로부터 커맨드 및 데이터를 제공받아, 상기 메모리 셀 어레이에 상기 데이터를 리드 및 라이트하도록 구성된 메모리 장치; 및
    상기 데이터들의 레벨이 모두 동일한 경우, 상기 메모리 셀 어레이의 라이트 커맨드 발생 주기를 조절하기 위한 변경 신호를 상기 스케쥴러에 출력하는 데이터 판단부를 포함하는 반도체 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 데이터 판단부는 상기 메모리 장치내에 구비되고,
    상기 메모리 셀 어레이에 입력될 데이터들이 모두 하이일 때, 리셋 리커버리 시간에 응답하여 상기 라이트 커맨드 발생 주기를 변경하기 위한 상기 변경 신호를 출력하는 리셋 판단부를 포함하는 반도체 메모리 시스템.
  15. 제 13 항에 있어서,
    상기 데이터 판단부는 상기 메모리 장치내에 구비되고,
    상기 데이터 판단부는 상기 데이터 레벨들이 모두 로우일 때, 리셋 리커버리 시간에 응답하여 상기 라이트 커맨드 발생 주기를 변경하기 위한 상기 변경 신호를 출력하는 셋 판단부를 포함하는 반도체 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 데이터 판단부는,
    상기 셋 판단부에서 출력되는 상기 변경 신호에 응답하여, 반전된 데이터를 상기 메모리 셀 어레이에 전달하는 신호 선택부; 및
    상기 변경 신호에 응답하여, 상기 반전 데이터가 상기 메모리 셀 어레이에 전달되었다는 정보를 저장하는 정보 저장부를 포함하는 반도체 메모리 시스템.
  17. 제 13 항에 있어서,
    상기 데이터 판단부는 상기 메모리 장치내에 구비되고,
    상기 데이터들의 레벨이 모두 하이일 때, 제 1 변경 신호를 출력하는 리셋 판단부;
    상기 데이터 레벨이 모두 로우일 때, 제 2 변경 신호를 출력하는 셋 판단부; 및
    상기 제 1 및 제 2 변경 신호 중 어느 하나라도 인에이블될 때, 리셋 리커버리 시간에 응답하여, 상기 라이트 커맨드의 발생 주기를 변경하기 위한 상기 변경 신호를 출력하는 변경 신호 출력부를 포함하는 반도체 메모리 시스템.
  18. 제 17 항에 있어서,
    상기 데이터 판단부는,
    상기 셋 판단부에서 출력되는 상기 제 2 변경 신호에 응답하여, 반전된 데이터를 상기 메모리 셀 어레이에 전달하는 신호 선택부; 및
    상기 제 2 변경 신호에 응답하여, 상기 반전 데이터가 상기 메모리 셀 어레이에 전달되었다는 정보를 저장하는 정보 저장부를 포함하는 반도체 메모리 시스템.
  19. 제 13 항에 있어서,
    상기 데이터 판단부는 상기 메모리 셀 어레이에 저장된 데이터와 현재 입력되는 데이터가 동일한 경우, 상기 현재 입력되는 데이터가 상기 메모리 셀 어레이로 전달되는 것을 선택적으로 차단하는 선택 차단부를 더 포함하는 반도체 메모리 시스템.
  20. 제 19 항에 있어서,
    상기 데이터 판단부는,
    상기 메모리 셀 어레이에 저장된 데이터를 리드한 결과를 일시 저장하는 버퍼 회로부, 및
    상기 버퍼 회로부에 저장된 데이터와 상기 현재 입력되는 데이터를 비교하여, 비교 신호를 출력하는 비교 회로부를 포함하며,
    상기 선택 차단부는 상기 비교 신호에 응답하여 선택적으로 구동되는 반도체 메모리 시스템.
  21. 제 13 항에 있어서,
    상기 스케쥴러는,
    제 1 라이트 리커버리 시간 및 상기 제 1 라이트 리커버리 시간 보다 짧은 제 2 라이트 리커버리 시간을 입력받아, 상기 변경 신호가 인에이블될 때, 상기 제 2 라이트 리커버리 시간을 출력하는 시간 선택부를 더 포함하는 반도체 메모리 시스템.
  22. 제 21 항에 있어서,
    상기 스케쥴러는,
    상기 시간 선택부에서 출력되는 신호를 입력받아, 상기 라이트 커맨드의 발생 주기를 변경하는 타이밍 체크 회로; 및
    상기 타이밍 체크 회로의 출력 신호에 응답하여, 상기 라이트 커맨드를 출력하는 커맨드 발생 회로를 더 포함하는 반도체 메모리 시스템.
  23. 제 13 항에 있어서,
    상기 메모리 콘트롤러로부터 발생되는 테스트 모드 신호에 따라, 동일 레벨의 데이터를 생성하는 데이터 발생부를 더 포함하는 반도체 메모리 시스템.
  24. 제 23 항에 있어서,
    상기 데이터 발생부는 상기 반도체 메모리 장치내에 구비되는 반도체 메모리 시스템.
  25. 제 23 항에 있어서,
    상기 데이터 발생부는 상기 메모리 콘트롤러내에 구비되는 반도체 메모리 시스템.
  26. 셋 저항 및 리셋 저항 상태를 가지며 메모리 동작을 수행하는 적어도 하나의 상변화 메모리 모듈을 포함하는 DIMM(Dual Inline Memory Module);
    상기 DIMM의 인터페이스들을 통해 상기 상변화 메모리 모듈에 커맨드 및 데이터를 전달하는 메모리 콘트롤러; 및
    상기 데이터의 레벨이 모두 동일한 경우, 상기 상변화 메모리 모듈에 입력되는 라이트 커맨드 발생 주기를 조절하기 위한 변경 신호를 상기 메모리 콘트롤러에 제공하도록 구성된 데이터 판단부를 포함하는 반도체 메모리 시스템.
  27. 제 26 항에 있어서,
    상기 메모리 콘트롤러는 상기 셋 저항을 제공하는 결정화 시간을 라이트 커맨드 발생 주기의 디폴트로 설정하고,
    상기 변경 신호가 입력되는 경우, 상기 상기 리셋 저항을 제공하는 결정화 시간을 상기 라이트 커맨드 발생 주기로 변경하도록 구성된 스케쥴러를 더 포함하는 반도체 메모리 시스템.
  28. 제 26 항에 있어서,
    상기 데이터 판단부는 상기 메모리 장치내에 구비되는 반도체 메모리 시스템.
  29. 상변화층을 포함하는 메모리 장치에, 상기 상변화층을 셋 상태 및 리셋 상태로 만들기 위한 데이터를 제공하는 단계; 및
    상기 데이터가 모두 동일 레벨을 갖는 경우, 상기 리셋 상태의 상변화층을 만들기 위한 결정화 시간을 기초로 라이트 커맨드 발생 주기를 설정하는 단계를 포함하는 반도체 메모리 시스템의 구동방법.
  30. 제 29 항에 있어서,
    상기 데이터가 모두 로우 레벨인 경우, 상기 데이터는 반전된 상태로 상기 메모리 장치에 제공하고,
    상기 반전된 상태로 데이터가 저장되었다는 정보를 추가로 저장하는 단계를 포함하는 메모리 시스템의 구동방법.
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