KR100816748B1 - 프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리장치 및 그것의 프로그램 방법 - Google Patents

프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리장치 및 그것의 프로그램 방법 Download PDF

Info

Publication number
KR100816748B1
KR100816748B1 KR1020060024328A KR20060024328A KR100816748B1 KR 100816748 B1 KR100816748 B1 KR 100816748B1 KR 1020060024328 A KR1020060024328 A KR 1020060024328A KR 20060024328 A KR20060024328 A KR 20060024328A KR 100816748 B1 KR100816748 B1 KR 100816748B1
Authority
KR
South Korea
Prior art keywords
program
counter
response
command
counter value
Prior art date
Application number
KR1020060024328A
Other languages
English (en)
Other versions
KR20070094104A (ko
Inventor
김혜진
이광진
강상범
박무희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060024328A priority Critical patent/KR100816748B1/ko
Priority to US11/486,100 priority patent/US7349245B2/en
Priority to EP20070002418 priority patent/EP1835508B1/en
Priority to JP2007065720A priority patent/JP2007250171A/ja
Priority to CNA2007100885556A priority patent/CN101038789A/zh
Publication of KR20070094104A publication Critical patent/KR20070094104A/ko
Application granted granted Critical
Publication of KR100816748B1 publication Critical patent/KR100816748B1/ko

Links

Images

Classifications

    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47L—DOMESTIC WASHING OR CLEANING; SUCTION CLEANERS IN GENERAL
    • A47L13/00—Implements for cleaning floors, carpets, furniture, walls, or wall coverings
    • A47L13/10—Scrubbing; Scouring; Cleaning; Polishing
    • A47L13/20—Mops
    • A47L13/24—Frames for mops; Mop heads
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell

Abstract

본 발명은 프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리 장치에 관한 것이다. 본 발명에 따른 상 변화 메모리 장치는 하나의 프로그램 펄스가 입력될 때마다 하나 또는 그 이상의 프로그램 전류를 상기 메모리 셀 어레이에 제공하는 쓰기 드라이버 회로; 프로그램 시작 커맨드에 응답하여 카운트하기 시작하며, 하나 또는 그 이상의 프로그램 펄스가 발생할 때마다 카운터 값을 증가하는 카운터; 및 상기 카운터로부터 발생된 카운터 값에 따라 상기 프로그램 펄스를 발생하는 프로그램 펄스 발생기를 포함한다. 상기 상 변화 메모리 장치는 프로그램 서스펜드 커맨드에 응답하여 상기 카운터 값을 유지하고 상기 프로그램 펄스의 발생을 중지한다. 그리고 프로그램 리줌 커맨드에 응답하여 상기 유지된 카운터 값을 다시 증가하고 상기 프로그램 펄스를 발생한다. 본 발명에 의하면, 프로그램 서스펜드/리줌 동작 시에 프로그램 시간이 줄어든다.

Description

프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리 장치 및 그것의 프로그램 방법{PHASE CHANGE MEMORY DEVICE SUPPORTING PROGRAM SUSPEND/RESUME MODE AND PROGRAM METHOD THEREOF}
도 1은 상 변화 메모리 장치의 메모리 셀을 보여준다.
도 2는 상 변화 메모리 장치의 또 다른 메모리 셀을 보여준다.
도 3은 상 변화 물질의 특성을 설명하기 위한 그래프이다.
도 4는 본 발명에 따른 상 변화 메모리 장치를 보여주는 블록도이다.
도 5는 도 4에 도시된 메모리 블록, 비트 라인 선택 회로, 그리고 쓰기 드라이버 회로를 예시적으로 보여주는 회로도이다.
도 6은 도 5에 도시된 쓰기 드라이버를 보여주는 회로도이다.
도 7은 도 4에 도시된 감지 증폭기 회로 내의 감지 증폭기를 예시적으로 보여주는 회로도이다.
도 8 및 도 9는 도 4에 도시된 상 변화 메모리 장치의 프로그램 서스펜드/리줌 동작을 보여주는 타이밍도이다.
도 10은 도 4에 도시된 상 변화 메모리 장치의 프로그램 서스펜드/리줌 동작 시의 프로그램 시간을 설명하기 위한 타이밍도이다.
도 11은 프로그램 서스펜드 동작 시의 카운터 값에 따라 프로그램 리줌 동 작 후의 프로그램 시간이 달라지는 것을 보여주기 위한 도표이다.
도 12는 본 발명의 또 다른 실시예에 따른 상 변화 메모리 장치의 적용 예를 보여주는 휴대용 전자 시스템의 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
100; 상 변화 메모리 장치 110; 메모리 셀 어레이
120; 어드레스 디코더 130; 비트 라인 선택회로
135; 클램핑 회로 140; 쓰기 드라이버 회로
150; 감지 증폭기 회로 160; 데이터 입출력 버퍼
170; 프로그램 펄스 제어 회로 171; 카운터
172; 프로그램 펄스 발생기 180; 제어 유닛
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 RAM(Random Access Memory)과 ROM(Read Only Memory)으로 나눌 수 있다. ROM은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불 휘발성 메모리(nonvolatile memory)이다. ROM에는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(Flash Memory) 등이 있다. 플래시 메모리는 크게 노어(NOR) 플래시 메모리와 낸드(NAND) 플래시 메모리로 구분된다. RAM은 전원이 끊어지면 저장된 데이터가 소멸하는 소위 휘발성 메모리(volatile memory)이다. RAM에는 Dynamic RAM(DRAM)과 Static RAM(SRAM) 등이 있다.
그 외에 DRAM의 커패시터를 불휘발성을 지닌 물질로 대체한 반도체 메모리 장치가 등장하고 있다. 강유전체 커패시터를 이용한 강유전체 램(ferroelectric RAM; FRAM), 티엠알(TMR; tunneling magneto-resistive) 막을 이용한 마그네틱 램(magnetic RAM; MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device) 등이 있다. 특히 상 변화 메모리 장치는 온도 변화에 따른 상 변화(phase change), 즉 저항 변화를 이용한 불휘발성 메모리 장치이다. 상 변화 메모리 장치는 그 제조과정이 비교적 간단하고, 저가로 대용량의 메모리를 구현할 수 있다.
도 1은 상 변화 메모리 장치의 메모리 셀을 보여준다. 도 1을 참조하면, 메모리 셀(10)은 기억 소자(memory element, 11)와 선택 소자(select element, 12)를 포함한다. 기억 소자(11)는 비트 라인(BL)과 선택 소자(12) 사이에 연결되며, 선택 소자(12)는 기억 소자(11)와 접지 사이에 연결된다.
기억 소자(11)는 상 변화 물질(GST)을 포함한다. 상 변화 물질(GST)은 Ge-Sb-Te와 같이 온도에 따라 저항이 변하는 가변 저항 소자이다. 상 변화 물질(GST)은 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystal state) 및 비정질 상태 (amorphous state) 중 어느 하나를 갖는다. 상 변화 물질(GST)은 비트 라인(BL)을 통해 공급되는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변한다. 상 변화 메모리 장치는 상 변화 물질(GST)의 이러한 특성을 이용하여 데이터를 프로그램한다.
선택 소자(12)는 NMOS 트랜지스터(NT)로 구성된다. NMOS 트랜지스터(NT)의 게이트에는 워드 라인(WL)이 연결된다. 워드 라인(WL)에 소정의 전압이 인가되면, NMOS 트랜지스터(NT)는 턴 온(turn on) 된다. NMOS 트랜지스터(NT)가 턴 온(turn on) 되면, 기억 소자(11)는 비트 라인(BL)을 통해 전류를 공급받는다. 도 1에서는 기억 소자(11)가 비트 라인(BL)과 선택 소자(12) 사이에 연결되어 있다. 그러나 선택 소자(12)가 비트 라인(BL)과 기억 소자(11) 사이에 연결될 수도 있다.
도 2는 상 변화 메모리 장치의 또 다른 메모리 셀을 보여준다. 도 2를 참조하면, 메모리 셀(20)은 기억 소자(21)와 선택 소자(22)를 포함한다. 기억 소자(21)는 비트 라인(BL)과 선택 소자(22) 사이에 연결되며, 선택 소자(22)는 기억 소자(21)와 접지 사이에 연결된다. 기억 소자(21)는 도 1의 기억 소자(11)와 동일하다.
선택 소자(22)는 다이오드(D)로 구성된다. 다이오드(D)의 애노드(Anode)에는 기억 소자(21)가 연결되며, 캐소드(Cathode)에는 워드 라인(WL)이 연결된다. 다이오드(D)의 애노드와 캐소드 사이의 전압 차가 다이오드(D)의 문턱 전압보다 높아지면, 다이오드(D)는 턴 온(turn on) 된다. 다이오드(D)가 턴 온 되면, 기억 소자(21)는 비트 라인(BL)을 통해 전류를 공급받는다.
도 3은 도 1 및 도 2에 도시된 상 변화 물질(GST)의 특성을 설명하기 위한 그래프이다. 도 3에서, 참조 번호 1은 상 변화 물질(GST)이 비정질 상태(amorphous state)로 되기 위한 조건을 나타내며, 참조 번호 2는 결정 상태(crystal state)로 되기 위한 조건을 나타낸다.
도 3을 참조하면, 상 변화 물질(GST)은 전류 공급에 의해 T1 동안 용융 온도(melting temperature; Tm)보다 높은 온도로 가열한 뒤 급속히 냉각(quenching)하면 비정질 상태(amorphous state)로 된다. 비정질 상태는 보통 리셋 상태(reset state)라고 부르며, 데이터 '1'을 저장한다. 이와는 달리, 상 변화 물질은 결정화 온도(crystallization temperature; Tc)보다 높고 용융 온도(Tm)보다는 낮은 온도에서 T1 보다 긴 T2 동안 가열한 뒤 서서히 냉각하면 결정 상태(crystal state)로 된다. 결정 상태는 보통 셋 상태(set state)라고도 부르며, 데이터 '0'을 저장한다. 메모리 셀은 상 변화 물질의 비정질 양(amorphous volume)에 따라 저항(resistance)이 달라진다. 메모리 셀의 저항은 비정질 상태일 때 높고, 결정 상태일 때 낮다.
상 변화 메모리 장치는 프로그램 동작 시에 상 변화 물질(GST)에 프로그램 전류(program current)를 공급하기 위해 쓰기 드라이버 회로(Write Driver Circuit)를 포함한다. 쓰기 드라이버 회로는 외부에서 제공된 전원전압(예를 들면, 2.5V 이상)을 이용하여, 메모리 셀에 프로그램 전류 즉, 셋 전류 또는 리셋 전류를 공급한다. 여기에서, 셋 전류(set current)란 메모리 셀의 상 변화 물질(GST)을 셋 상태로 만들기 위한 전류이며, 리셋 전류(reset current)는 리셋 상태로 만들기 위한 전류이다.
종래의 상 변화 메모리 장치는 노아 플래시 메모리와 달리 프로그램 동작을 수행하는 도중에 읽기 동작을 수행하기 위한 프로그램 서스펜드/리줌 모드(program suspend/resume mode)를 지원하지 않는다. 노아 플래시 메모리에서 사용되고 있는 프로그램 서스펜드/리줌 모드는 프로그램 중인 메모리 블록 이외의 다른 메모리 블록의 데이터를 읽고자 할 때 프로그램 동작을 잠시 멈추고, 읽기 동작을 수행하도록 하는 동작이다. 여기에서, 프로그램 서스펜드 동작은 프로그램 동작을 멈추도록 하기 위한 것이며, 프로그램 리줌 동작은 다시 프로그램 동작을 수행하도록 하기 위한 것이다.
상 변화 메모리 장치와 달리, 노어 플래시 메모리는 프로그램 동작 시에 워드 라인에 인가되는 프로그램 전압의 상승에 따라 플로팅 게이트에 전자가 누적된다. 따라서 노아 플래시 메모리는 프로그램 리줌 동작 시에 프로그램 서스펜드 커맨드 인가 전에 수행한 프로그램 동작을 제외한 나머지 프로그램 동작을 수행한다.
그러나 종래 기술에 따른 상 변화 메모리 장치는 메모리 셀에 프로그램 전류를 공급하여 한 번에 프로그램 동작을 수행하기 때문에, 노아 플래시 메모리와 같은 프로그램 서스펜드/리줌 모드를 지원할 수 없다. 상 변화 메모리 장치가 프로그램 서스펜드/리줌 모드를 지원한다고 하더라도, 프로그램 리줌 동작 시에 메모리 셀에 프로그램 전류를 다시 공급해야 한다. 이러한 방법은 프로그램 시간을 길어지게 하는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리 장치를 제공하는 데 있다. 본 발명의 다른 목적은 프로그램 서스펜드/리줌 동작 시에 프로그램 시간을 줄이는 상 변화 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명에 따른 상 변화 메모리 장치는 메모리 셀 어레이; 프로그램 펄스에 응답하여 상기 메모리 셀 어레이에 프로그램 전류를 제공하는 쓰기 드라이버 회로; 및 제 1 프로그램 커맨드에 응답하여 진행 중인 프로그램 동작을 중지하도록, 그리고 제 2 프로그램 커맨드에 응답하여 상기 중지된 프로그램 동작 이후의 프로그램 동작을 수행하도록 상기 프로그램 펄스를 발생하는 프로그램 펄스 제어 회로를 포함한다. 상기 쓰기 드라이버 회로는 하나의 프로그램 펄스에 응답하여 하나 또는 그 이상의 프로그램 전류를 발생한다.
실시예로서, 상기 제 1 프로그램 커맨드는 프로그램 서스펜드 커맨드이고, 상기 제 2 프로그램 커맨드는 프로그램 리줌 커맨드이다. 상기 프로그램 서스펜드 커맨드에 응답하여 상기 진행 중인 프로그램 동작이 중지되고, 감지 증폭기 회로를 통해 읽기 동작이 수행된다. 상기 메모리 셀 어레이는 복수의 메모리 블록을 가지며, 상기 프로그램 동작이 수행되는 메모리 블록과 상기 읽기 동작이 수행되는 메모리 블록은 서로 다른 메모리 블록이다. 각각의 메모리 블록은 복수의 메모리 셀을 포함하며, 각각의 메모리 셀은 상 변화 물질을 갖는 기억 소자; 및 상기 메모리 셀을 선택하기 위한 선택 소자를 포함하되, 상기 선택 소자는 상기 기억 소자와 워 드 라인 사이에 연결되는 다이오드이다.
다른 실시예로서, 상기 프로그램 펄스 제어 회로는 프로그램 시작 커맨드에 응답하여 카운트하기 시작하는 카운터; 및 상기 카운터로부터 발생된 카운터 값에 따라 상기 프로그램 펄스를 발생하는 프로그램 펄스 발생기를 포함한다. 상기 카운터는 하나 또는 그 이상의 프로그램 펄스가 발생할 때마다 카운터 값을 증가한다. 상기 카운터는 상기 프로그램 서스펜드 커맨드 입력 시의 카운터 값을 유지한다. 상기 카운터는 상기 프로그램 리줌 커맨드에 응답하여 상기 유지된 카운터 값을 다시 증가하기 시작한다.
본 발명에 따른 상 변화 메모리 장치의 다른 일면은 복수의 메모리 블록을 갖는 메모리 셀 어레이; 하나의 프로그램 펄스가 입력될 때마다 하나 또는 그 이상의 프로그램 전류를 상기 메모리 셀 어레이에 제공하는 쓰기 드라이버 회로; 상기 메모리 셀 어레이에 저장된 데이터를 읽어내는 감지 증폭기 회로; 및 프로그램 서스펜드 커맨드에 응답하여 상기 쓰기 드라이버 회로에 제공되고 있는 프로그램 펄스의 제공을 중지하고, 프로그램 리줌 커맨드에 응답하여 상기 쓰기 드라이버 회로에 다시 프로그램 펄스를 제공하는 프로그램 펄스 제어 회로를 포함한다.
실시예로서, 상기 감지 증폭기 회로는 상기 프로그램 서스펜드 커맨드에 응답하여 상기 메모리 셀에 저장된 데이터를 읽어낸다. 프로그램 동작이 수행되는 메모리 블록과 읽기 동작이 수행되는 메모리 블록은 서로 다른 메모리 블록이다.
다른 실시예로서, 상기 프로그램 펄스 제어 회로는 프로그램 시작 커맨드에 응답하여 카운트하기 시작하는 카운터; 및 상기 카운터로부터 발생된 카운터 값에 따라 상기 프로그램 펄스를 발생하는 프로그램 펄스 발생기를 포함한다. 상기 카운터는 하나 또는 그 이상의 프로그램 펄스가 발생할 때마다 카운터 값을 증가한다. 상기 카운터는 상기 프로그램 서스펜드 커맨드 입력 시의 카운터 값을 유지한다. 상기 카운터는 상기 프로그램 리줌 커맨드에 응답하여 상기 유지된 카운터 값을 다시 증가하기 시작한다.
본 발명에 따른 상 변화 메모리 장치의 프로그램 방법에 있어서, 상기 상 변화 메모리 장치는 메모리 셀 어레이; 하나의 프로그램 펄스가 입력될 때마다 하나 또는 그 이상의 프로그램 전류를 상기 메모리 셀 어레이에 제공하는 쓰기 드라이버 회로; 상기 메모리 셀 어레이에 저장된 데이터를 읽어내는 감지 증폭기 회로; 프로그램 시작 커맨드에 응답하여 카운트하기 시작하며, 하나 또는 그 이상의 프로그램 펄스가 발생할 때마다 카운터 값을 증가하는 카운터; 및 상기 카운터로부터 발생된 카운터 값에 따라 상기 프로그램 펄스를 발생하는 프로그램 펄스 발생기를 포함한다. 그리고 상기 상 변화 메모리 장치의 프로그램 방법은 프로그램 서스펜드 커맨드에 응답하여, 상기 카운터 값을 유지하고 상기 프로그램 펄스의 발생을 중지하는 단계; 및 프로그램 리줌 커맨드에 응답하여, 상기 유지된 카운터 값을 다시 증가하고 상기 프로그램 펄스를 발생하는 단계를 포함한다.
실시예로서, 상기 프로그램 방법은 상기 카운터 값이 유지되는 동안에 상기 감지 증폭기 회로를 통해 읽기 동작이 수행되는 단계가 더 포함된다. 상기 프로그램 방법은 상기 프로그램 서스펜드 커맨드에 응답하여 상기 카운터 값에 해당하는 프로그램 동작을 완료한 다음에, 상기 프로그램 펄스의 발생을 중지한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 상 변화 메모리 장치는 프로그램 서스펜드/리줌 모드(Program Suspend/Resume mode)를 지원한다. 프로그램 서스펜드/리줌 모드는 프로그램 서스펜드 동작과 프로그램 리줌 동작으로 구분된다. 프로그램 서스펜드(Program Suspend) 동작은 프로그램 중인 메모리 블록 이외의 다른 메모리 블록에 저장된 데이터를 읽고자 하는 경우에, 프로그램 동작을 잠시 멈추도록 하는 동작이다. 프로그램 리줌(Program Resume) 동작은 프로그램 서스펜드 커맨드에 의해 정지된 프로그램 동작을 다시 수행하도록 하는 동작이다. 프로그램 서스펜드/리줌 모드에 의하면, 긴 프로그램 시간을 기다리지 않고 프로그램 중간에 읽기 동작을 수행할 수 있다.
도 4는 본 발명의 실시예에 따른 상 변화 메모리 장치를 보여주는 블록도이다. 도 4를 참조하면, 상 변화 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 비트 라인 선택회로(130), 쓰기 드라이버 회로(140), 감지 증폭기 회로(150), 데이터 입출력 버퍼(160), 프로그램 펄스 제어 회로(170), 그리고 제어 유닛(180)을 포함한다. 도 4에 도시된 상 변화 메모리 장치(100)는 프로그램 서스펜드/리줌 모드를 지원한다.
메모리 셀 어레이(110)는 복수의 메모리 블록(111~11n)을 포함한다. 각각의 메모리 블록은 복수의 메모리 셀로 구성된다. 각각의 메모리 셀은 기억 소자 (memory element)와 선택 소자(select element)로 구성된다. 기억 소자는 상 변화 물질(GST)을 포함하며, 선택 소자는 NMOS 트랜지스터(도 1 참조, NT) 또는 다이오드(도 2 참조, D)로 구현된다.
어드레스 디코더(120)는 워드 라인(WL)을 통해 메모리 셀 어레이(110)와 연결된다. 어드레스 디코더(120)는 외부에서 입력된 어드레스(ADDR)를 디코딩하고, 선택된 워드 라인으로 바이어스 전압을 제공한다. 또한, 어드레스 디코더(120)는 비트 라인(BL)을 선택하기 위한 선택 신호(Yi)를 발생한다. 선택 신호(Yi)는 비트라인 선택 회로(130)에 제공된다.
비트 라인 선택 회로(130)는 비트 라인(BL)을 통해 메모리 셀 어레이(110)와 연결된다. 비트 라인 선택 회로(130)는 어드레스 디코더(120)로부터 제공되는 선택신호(Yi)에 응답하여 비트 라인을 선택한다. 비트 라인 선택 회로(130)는 복수의 NMOS 트랜지스터(도시되지 않음)를 포함한다. 여기에서, NMOS 트랜지스터는 선택 신호(Yi)에 응답하여 비트 라인과 데이터 라인(DL)을 전기적으로 연결한다.
쓰기 드라이버 회로(140)는 프로그램 펄스 및 데이터를 입력받고, 데이터 라인(DL)으로 프로그램 전류를 제공한다. 여기에서, 프로그램 펄스는 셋 펄스(P_SET) 및 리셋 펄스(P_RST)를 포함하고, 프로그램 전류는 셋 전류(I_SET) 및 리셋 전류(I_RST)를 포함한다. 쓰기 드라이버 회로(140)는 데이터 '0'이 입력되는 경우에는 셋 펄스(P_SET)에 응답하여 셋 전류(I_SET)를 제공하고, 데이터 '1'이 입력되는 경우에는 리셋 펄스(P_RST)에 응답하여 리셋 전류(I_RST)를 제공한다. 쓰기 드라이버 회로(140)의 구성 및 동작은 도 5 및 도 6을 참조하여 상세히 설명된다.
데이터 라인(DL)과 센싱 라인(SL) 사이에는 클램핑 회로(135)가 연결되어 있다. 클램핑 회로(135)는 읽기 동작 시에 데이터 라인(DL)의 전압 레벨을 소정의 값으로 클램핑하며, 궁극적으로는 선택된 비트 라인의 전압 레벨을 클램핑한다. 도 4를 참조하면, 클램핑 회로(135)는 NMOS 트랜지스터로 구성되며, 읽기 동작 시에 직류 전압(DC_CMP)에 의해 데이터 라인(DL)과 센싱 라인(SL) 사이에 전류 통로(current path)를 형성한다. 여기에서, 직류 전압(DC_CMP)은 직류 전압 발생회로(미도시)에서 제공된다.
감지 증폭기 회로(150)는 읽기 동작 시에 센싱 라인 전압(VSL)과 기준 전압(Vref)의 차이를 감지하여, 선택된 메모리 셀에 저장된 데이터를 읽어낸다. 여기에서, 기준 전압(Vref)은 기준 전압 발생회로(미도시)에서 제공된다. 감지 증폭기 회로(150)는 제어 유닛(180)으로부터 제공된 제어 신호(nPSA, PMUX)에 응답하여 동작한다. 한편, 감지 증폭기 회로(150)는 프로그램 서스펜드/리줌 모드 시에 프로그램 서스펜드 커맨드에 응답하여 선택된 메모리 블록의 데이터를 읽어낸다. 감지 증폭기 회로(150)는 복수의 감지 증폭기로 구성된다. 감지 증폭기의 구성 및 동작 원리는 도 7을 참조하여 상세히 설명된다.
데이터 입출력 버퍼(160)는 쓰기 드라이버 회로(140)에 데이터를 제공하거나 감지 증폭기 회로(150)에서 읽은 데이터를 외부로 출력한다. 데이터 입출력 버퍼(160)는 입출력 단자(DQ)에 연결된다. 입출력 단자(DQ)의 수는 상 변화 메모리 장치에 따라 다르다. 이하에서는 상 변화 메모리 장치가 16개의 입출력 단자를 갖는 것으로 가정한다. 즉, 도 4에 도시된 상 변화 메모리 장치(100)는 16개의 입출 력 단자를 통해 데이터를 입력받거나 출력한다. 데이터 입출력 버퍼(160)의 구성 및 동작은 당업자에게 이미 잘 알려져 있기 때문에 자세한 설명을 생략한다.
일반적으로, 상 변화 메모리 장치(100)는 프로그램 동작 시에 동시에 인가되는 프로그램 전류를 줄이기 위해서, 입출력 단자(DQ)를 통해 입력되는 16_비트 데이터를 동시에 프로그램하지 않는다. 예를 들면, 16_비트 데이터가 2_비트 단위로 8번에 걸쳐 순차적으로 프로그램되거나, 4_비트 단위로 4번에 걸쳐 순차적으로 프로그램된다. 이러한 프로그램 방식은 보통 x2 입출력 방식, x4 입출력 방식이라 한다. 여기에서, 2_비트 또는 4_비트 데이터는 하나의 프로그램 펄스에 응답하여 동시에 프로그램된다. x2 입출력 방식에 의하면 한번에 인가되는 프로그램 전류가 1/4로 줄어들며, x4 입출력 방식에 의하면 1/2로 줄어든다. 이하에서는 x2 입출력 방식에 의한 프로그램 동작이 설명될 것이다.
계속해서 도 4를 참조하면, 프로그램 펄스 제어 회로(170)는 카운터(171) 및 프로그램 펄스 발생기(172)를 포함한다. 카운터(171)는 프로그램 서스펜드/리줌 동작 시에 카운트 신호(CNT)를 발생한다. 프로그램 펄스 발생기(172)는 카운트 신호(CNT)에 응답하여 프로그램 펄스(P_SET, P_RST)를 발생한다.
카운터(171)는 프로그램 시작 커맨드(program start command; STRT)에 응답하여 카운터 값을 증가하기 시작한다. 카운터(171)는 소정의 시간이 지날 때마다 카운터 값을 증가한다. 여기에서, 소정의 시간은 하나 또는 그 이상의 프로그램 펄스가 발생하는 시간이다. 예를 들면, 하나의 프로그램 펄스가 발생하는 시간마다 카운터 값을 증가하거나, 두 번의 프로그램 펄스가 발생하는 시간마다 카운터 값을 증가한다. 이하에서는 두 번의 프로그램 펄스가 발생할 때마다 카운터 값이 증가하는 방법이 설명된다. 즉, 도 4에 도시된 상 변화 메모리 장치(100)는 한 번의 프로그램 펄스가 입력될 때마다 2_비트 데이터가 프로그램되며, 두 번의 프로그램 펄스가 발생할 때마다 00, 01, 10, 11 순으로 카운터 값이 증가한다.
카운터(171) 프로그램 서스펜드 커맨드(program suspend command; SSPD)에 응답하여 현재의 카운터 값을 유지한다. 카운터(171)는 현재의 카운터 값을 저장하기 위한 수단을 구비하고 있다. 카운터(171)는 프로그램 리줌 커맨드(program resume command; RESM)에 응답하여 카운터 값을 다시 증가하기 시작한다. 그리고 카운터(171)는 프로그램 종료 커맨드(program finish command; FNSH)에 응답하여 카운트를 종료한다.
프로그램 펄스 발생기(172)는 카운터(171)로부터 발생된 카운터 값에 따라 프로그램 펄스를 발생한다. 예를 들면, 프로그램 펄스 발생기(172)는 카운터 값이 '00'인 경우에는 제 1 및 제 2 프로그램 펄스를 발생하고, '01'인 경우에는 제 3 및 제 4 프로그램 펄스를 발생하고, '10'인 경우에는 제 5 및 제 6 프로그램 펄스를 발생하고, '11'인 경우에는 제 7 및 제 8 프로그램 펄스를 발생한다. 각각의 프로그램 펄스가 발생할 때마다 2_비트 데이터가 프로그램된다. 여기에서, 프로그램 펄스는 셋 펄스(P_SET) 또는 리셋 펄스(P_RST)이다. 셋 펄스(P_SET)는 리셋 펄스(P_RST)보다 더 긴 펄스 폭을 갖는다. 카운터(171) 및 프로그램 펄스 발생기(172)의 동작은 도 8 및 도 9를 참조하여 상세히 설명된다.
제어 유닛(180)은 상 변화 메모리 장치(100)의 제반 동작을 제어한다. 제어 유닛(180)은 프로그램 동작 시에는 쓰기 드라이버 회로(140)의 동작을 제어하며, 읽기 동작 시에는 감지 증폭기 회로(150)의 동작을 제어한다. 제어 유닛(180)은 프로그램 서스펜드/리줌 동작 시에는 쓰기 드라이버 회로(140) 및 감지 증폭 회로(150)를 제어하여, 프로그램 도중에 읽기 동작이 수행되도록 한다. 제어 유닛(180)은 프로그램 서스펜드/리줌 동작 시에 프로그램 펄스 제어 회로(170)에 프로그램 시작 커맨드(STRT), 프로그램 서스펜드 커맨드(SSPD), 프로그램 리줌 커맨드(RESM), 그리고 프로그램 종료 커맨드(FNSH)를 제공한다.
노아 플래시 메모리는 선택된 워드 라인의 전압을 상승해 가면서 프로그램 동작을 수행한다. 반면에, 상 변화 메모리 장치는 하나의 프로그램 펄스가 발생할 때마다 2_비트 데이터를 프로그램하며, 2_비트 데이터를 4회에 걸쳐 프로그램한다. 노아 플래시 메모리는 프로그램 리줌 동작 시에, 프로그램 서스펜드 동작 시의 워드 라인 전압보다 높은 전압을 인가한다. 그러나 상 변화 메모리 장치는 프로그램 리줌 동작 시에, 프로그램 서스펜드 동작 이후의 프로그램 펄스를 발생한다. 예를 들어, 프로그램 서스펜드 동작 시까지 제 1 내지 제 4 프로그램 펄스가 발생하면, 프로그램 리줌 동작 시에는 제 5 프로그램 펄스부터 발생하기 시작한다. 발명에 의하면, 프로그램 리줌 동작 시에 제 5 내지 제 8 프로그램 펄스만 발생하기 때문에 전체 프로그램 시간이 줄어든다.
도 5는 도 4에 도시된 메모리 블록(111), 비트 라인 선택 회로(130), 그리고 쓰기 드라이버 회로(140)를 예시적으로 보여주는 회로도이다. 메모리 블록(111)의 선택된 워드 라인(Selected WL)에는 복수의 메모리 셀(MCa~MCd)이 연결되어 있 다. 복수의 메모리 셀(MCa~MCd)은 대응하는 비트 라인(BLa~BLd)에 연결되어 있다. 비트 라인 선택 회로(130)는 비트 라인(BLa~BLd)과 데이터 라인(DL1~DL16) 사이에 연결되며, 선택 신호(Ya~Yd)에 응답하여 온 또는 오프 되는 복수의 NMOS 트랜지스터를 포함한다.
쓰기 드라이버 회로(140)는 16개의 쓰기 드라이버(WD1~WD16)를 포함한다. 쓰기 드라이버(WD1~WD16)는 16_비트 데이터(DI1~DI16)를 입력받는다. 각각의 쓰기 드라이버는 프로그램 펄스(P_SET, P_RST)를 입력받고, 각각의 입력 데이터에 따라 각각의 데이터 라인으로 프로그램 전류(I_SET, I_RST)를 제공한다. 예를 들면, 제 1 쓰기 드라이버(WD1)는 제 1 셋 펄스(P_SET1) 또는 제 1 리셋 펄스(P_RST1)를 입력받고, 제 1 입력 데이터(DI1)에 따라 제 1 셋 전류(I_SET1) 또는 제 1 리셋 전류(I_RST)를 제 1 데이터 라인(DL1)으로 제공한다.
한편, 쓰기 드라이버 회로(140)는 x2 입출력 방식에 따라 동작한다. 예를 들면, 제 1 및 제 9 쓰기 드라이버(WD1, WD9)는 제 1 프로그램 펄스(P_SET1, P_RST1)를 동시에 입력받는다. 제 1 및 제 9 쓰기 드라이버(WD1, WD9)는 제 1 프로그램 펄스(P_SET1, P_RST1) 및 각각의 입력 데이터(DI1, DI9)에 응답하여 각각의 메모리 셀(MCa, MCc)에 동시에 프로그램 전류를 제공한다. 또한, 제 8 및 제 16 쓰기 드라이버(WD8, WD16)는 제 8 프로그램 펄스(P_SET8, P_RST8) 및 각각의 입력 데이터(DI8, DI16)에 응답하여 각각의 메모리 셀(MCb, MCd)에 동시에 프로그램 전류를 제공한다.
여기에서는 제 1 및 제 9 쓰기 드라이버(WD1, WD9)가 동시에 프로그램 전류 를 공급하는 것을 예로서 설명하였지만, 제 1 및 제 2 쓰기 드라이버(WD1, WD2)가 동시에 프로그램 전류를 공급하도록 구현할 수도 있다. 또한, x4 입출력 방식에 따라 4개의 쓰기 드라이버(예를 들면, WD1, WD5, WD9, WD13)가 동시에 프로그램 전류를 공급하도록 구현할 수도 있다. 그리고 도 5에 도시된 각각의 쓰기 드라이버는 동일한 동작 특성을 가지며, 제 1 쓰기 드라이버(WD1)의 구성은 도 6을 참조하여 설명된다.
도 6은 도 5에 도시된 쓰기 드라이버(WD1)를 예시적으로 보여주는 회로도이다. 이러한 구성을 갖는 쓰기 드라이버는 한국 공개특허공보(출원번호; 10-2003-35607)에 상세하게 개시되어 있다. 도 6을 참조하면, 쓰기 드라이버(WD1)는 펄스 선택 회로(210), 전류 제어 회로(220), 그리고 전류 구동 회로(230)를 포함한다. 펄스 선택 회로(210)는 제 1 및 제 2 전송 게이트(TG1, TG2), 제 1 내지 제 3 인버터(INV1~INV3)를 포함한다. 전류 제어 회로(220)는 제 1 내지 제 7 트랜지스터(TR1~TR7)를 포함한다. 여기에서, 제 1 내지 제 5 트랜지스터(TR1~TR5)는 NMOS 트랜지스터이고, 제 6 및 제 7 트랜지스터(TR6, TR7)는 PMOS 트랜지스터이다. 전류 구동 회로(230)는 풀 업 트랜지스터(PUTR) 및 풀 다운 트랜지스터(PDTR)를 포함한다.
먼저, 입력 데이터(DI1)가 '0'인 경우를 설명한다. 입력 데이터(DI1)가 '0'이면, 펄스 선택 회로(210)의 제 2 전송 게이트(TG2)는 턴 온 되고, 전류 제어 회로(220)의 제 3 및 제 4 트랜지스터(TR3, TR4)는 턴 오프 된다. 그리고 셋 펄스(P_SET1)에 의해, 제 5 트랜지스터(TR5)는 턴 온 되고, 제 7 트랜지스터(TR7) 및 풀 다운 트랜지스터(PDTR)는 턴 오프 된다. 이때 전류 미러 효과에 의해, 제 1 전류 통로를 형성하는 트랜지스터들(TR1, TR2, TR5, TR6)을 통해 흐르는 전류가 풀 업 트랜지스터(PUTR)를 통해 흐른다. 풀 업 트랜지스터(PUTR)를 통해 흐르는 전류는 셋 전류(I_SET)로서, 데이터 라인(DL1)으로 제공된다.
다음으로, 입력 데이터(DI1)가 '1'인 경우를 설명한다. 입력 데이터(DI1)가 '1'이면, 펄스 선택 회로(210)의 제 1 전송 게이트(TG1) 및 전류 제어 회로(220)의 제 3 및 제 4 트랜지스터(TR3, TR4)는 턴 온 된다. 그리고 리셋 펄스(P_RST1)에 의해, 제 5 트랜지스터(TR5)는 턴 온 되고, 제 7 트랜지스터(TR7) 및 풀 다운 트랜지스터(PDTR)는 턴 오프 된다. 이때 전류 미러 효과에 의해, 제 1 전류 통로를 형성하는 트랜지스터들(TR1, TR2, TR5, TR6) 및 제 2 전류 통로를 형성하는 트랜지스터(TR3, TR4, TR5, TR6)를 통해 흐르는 전류가 풀 업 트랜지스터(PUTR)를 통해 흐른다. 풀 업 트랜지스터(PUTR)를 통해 흐르는 전류는 리셋 전류(I_RST)로서, 데이터 라인(DL1)으로 제공된다.
따라서 리셋 전류(I_RST)는 셋 전류(I_SET)보다 큰 전류 값을 갖는다. 한편, 리셋 펄스(P_RST)는 셋 펄스(P_SET)보다 작은 펄스 폭을 갖는다. 따라서 리셋 전류(I_RST)는 셋 전류(I_SET)보다 큰 전류 값을 갖는 동시에 작은 펄스 퍽을 갖는다. 선택된 메모리 셀은 리셋 전류(I_RST) 또는 셋 전류(I_SET)에 의해 각각 리셋 상태 또는 셋 상태로 프로그램된다.
도 7은 도 4에 도시된 감지 증폭기 회로(150) 내에 포함된 하나의 감지 증폭기(151)를 예시적으로 보여주는 회로도이다. 도 7을 참조하면, 감지 증폭기(151) 는 센싱 회로(310) 및 래치 회로(320)를 포함한다.
센싱 회로(310)는 차동 증폭기(311)와 등화기(312)를 포함한다. 센싱 회로(310)는 제 1 내지 제 3 PMOS 트랜지스터(P1~P3) 및 제 1 내지 제 5 NMOS 트랜지스터(N1~N5)를 포함한다. 차동 증폭기(311)는 제 1 제어 신호(nPSA)에 응답하여 승압 전압(VSA)을 입력받고, 센싱 라인 전압(VSL)과 기준 전압(Vref) 사이의 차이를 감지 증폭한다. 한편, 등화기(312)는 제 1 제어 신호(nPSA)에 응답하여 차동 증폭기(311)의 출력 노드(Na, Nb)를 등화한다. 제 1 제어 신호(nPSA)는 제어 유닛(도 4 참조, 180)으로부터 제공된다. 차동 증폭기(311) 및 등화기(312)의 동작 원리는 당업자에게 잘 알려져 있으므로 상세한 설명은 생략한다.
래치 회로(320)는 제 2 제어 신호(PMUX)에 응답하여 센싱 데이터를 출력한다. 래치 회로(320)는 반전부(321) 및 래치부(322)를 포함한다. 반전부(321)는 제 6 및 제 7 PMOS 트랜지스터(P6, P7), 제 6 및 제 7 NMOS 트랜지스터(N6, N7), 제 1 인버터(IN1)를 포함한다. 제 2 제어 신호(PMUX)가 하이 레벨일 때, 반전부(321)는 센싱 회로(310)의 출력 노드(Na) 전압을 반전한다. 래치부(322)는 제 2 및 제 3 인버터(IN2, IN3)를 포함하며, 출력 데이터를 래치한다. 제 2 제어 신호(PMUX)는 제어 유닛(180)으로부터 제공된다. 반전부(321) 및 래치부(322)의 동작 원리는 당업자에게 잘 알려져 있으므로 상세한 설명은 생략한다.
감지 증폭기(151)는 노말 읽기 동작 시에는 읽기 커맨드에 응답하여 선택된 메모리 셀에 저장된 데이터를 읽어내고, 프로그램 서스펜드/리줌 동작 시에는 프로그램 서스펜드 커맨드에 응답하여 프로그램 도중에 선택된 메모리 셀에 저장된 데 이터를 읽어낸다. 특히, 프로그램 서스펜드/리줌 동작 시에, 감지 증폭기(151)는 프로그램 동작을 수행하는 메모리 블록과 다른 메모리 블록에 포함된 메모리 셀로부터 데이터를 읽어낸다.
도 8 및 도 9는 도 4에 도시된 상 변화 메모리 장치의 프로그램 서스펜드/리줌 동작을 보여주는 타이밍도이다. 도 8은 프로그램 서스펜드 커맨드 입력 시의 카운터 값이 "00"인 경우를 보여주고, 도 9는 프로그램 서스펜드 커맨드 입력 시의 카운터 값이 "01"인 경우를 보여준다.
도 8 및 도 9를 참조하면, (a)는 프로그램 서스펜드/리줌 모드의 동작 순서를 보여준다. (b)는 제어 유닛(180)으로부터 카운터(171)로 제공되는 프로그램 시작 커맨드(STRT), 프로그램 서스펜드 커맨드(SSPD), 프로그램 리줌 커맨드(RESM), 그리고 프로그램 종료 커맨드(FNSH)를 보여준다. (c)는 카운터 값을 보여준다. (d)는 프로그램 펄스 발생 회로(172)로부터 쓰기 드라이버 회로(140)로 제공되는 프로그램 펄스(P_SET, P_RST)를 보여준다.
프로그램 시작 커맨드(STRT)에 응답하여, 카운터(171)는 카운터 값을 증가하기 시작하며, 제 1 프로그램 동작(program_1)이 수행된다. 위에서 설명한 바와 같이, 카운터(171)는 두 번의 프로그램 펄스가 발생할 때마다 카운터 값을 증가한다. 즉, 제 1 및 제 2 프로그램 펄스가 발생하는 구간에서 카운터 값은 '00'이고, 제 3 및 제 4 프로그램 펄스가 발생하는 구간에서 카운터 값은 '01'이고, 제 5 및 제 6 프로그램 펄스가 발생하는 구간에서 카운터 값은 '10'이고, 제 7 및 제 8 프로그램 펄스가 발생하는 구간에서 카운터 값은 '11'이다.
프로그램 서스펜드 커맨드(SSPD)에 응답하여, 카운터(171)는 프로그램 리줌 커맨드(RESM)가 입력될 때까지 현재의 카운트 값을 계속 유지한다. 즉, 도 8에서 보는 바와 같이, 카운터 값이 '00'인 상태일 때 프로그램 서스펜드 커맨드(SSPD)가 입력되면, 카운터(171)는 '00'을 계속 유지한다. 도 9에서 보는 바와 같이, 카운터 값이 '01'인 상태일 때 프로그램 서스펜드 커맨드(SSPD)가 입력되면, 카운터(171)는 '01'을 계속 유지한다.
한편, 상 변화 메모리 장치(100)는 프로그램 서스펜드 커맨드(SSPD)에 응답하여 읽기 동작을 수행한다. 다만, 상 변화 메모리 장치(100)는 곧바로 읽기 동작을 수행하지 않고, 프로그램 서스펜드 커맨드(SSPD) 입력 시의 카운터 값에 해당하는 프로그램 동작을 종료한 다음에 읽기 동작을 수행한다.
도 8을 참조하면, 제 1 및 제 2 프로그램 펄스가 입력되고, 4_비트의 데이터가 프로그램된 다음에 읽기 동작을 수행한다. 제 1 프로그램 시간(Tpgm1)은 제 1 및 제 2 프로그램 펄스의 발생 시간이며, 프로그램 서스펜드 커맨드(SSPD)가 입력되고 읽기 동작이 수행되는 데까지 걸리는 시간은 T1이다. 도 9를 참조하면, 제 1 내지 제 4 프로그램 펄스가 입력되고, 8_비트의 데이터가 프로그램된 다음에 읽기 동작을 수행한다. 이때 제 1 프로그램 시간(Tpgm1')은 제 1 내지 제 4 프로그램 펄스의 발생 시간이며, 프로그램 서스펜드 커맨드(SSPD)가 입력되고 읽기 동작이 수행되는 데까지 걸리는 시간은 T2이다.
프로그램 리줌 커맨드(RESM)에 응답하여, 카운터(171)는 카운터 값을 다시 증가하기 시작하며, 제 2 프로그램 동작(Program_2)이 수행된다. 도 8을 참조하면, 카운터(171)는 프로그램 리줌 동작 후에 '01', '10', '11' 순으로 카운터 값을 증가한다. 상 변화 메모리 장치(100)는 제 2 프로그램 시간(Tpgm2) 동안에 제 3 내지 제 8 프로그램 펄스에 응답하여 12_비트 데이터를 프로그램한다. 도 9를 참조하면, 카운터(171)는 프로그램 리줌 동작 후에 '10', '11' 순으로 카운터 값을 증가한다. 상 변화 메모리 장치(100)는 제 2 프로그램 시간(Tpgm2') 동안에 제 5 내지 제 8 프로그램 펄스에 응답하여 8_비트 데이터를 프로그램한다.
프로그램 종료 커맨드(FNSH)에 응답하여, 상 변화 메모리 장치(100)는 프로그램 서스펜드/리줌 동작을 종료한다.
도 10은 도 4에 도시된 상 변화 메모리 장치의 프로그램 서스펜드/리줌 동작 시의 프로그램 시간을 설명하기 위한 타이밍도이다. 도 10(a)는 일반적인 프로그램 동작 시의 프로그램 시간(Tpgm)을 보여준다. 즉, 프로그램 시간(Tpgm)은 16_비트 데이터가 메모리 셀에 모두 프로그램되는 데 걸리는 시간이다. 도 10(b)는 프로그램 서스펜드/리줌 동작 시의 프로그램 시간을 보여준다. 제 1 프로그램 시간(도 8 및 도 9 참조, Tpgm1 또는 Tpgm1')이 Tpgm'라고 하면, 프로그램 리줌 커맨드 입력 후의 제 2 프로그램 시간(도 8 및 도 9 참조, Tpgm2 또는 Tpgm2')은 Tpgm-Tpgm'이다.
즉, 종래의 상 변화 메모리 장치에 프로그램 서스펜드/리줌 모드를 적용하는 경우에는 제 2 프로그램 시간은 Tpgm이 된다. 그러나 본 발명에 따른 상 변화 메모리 장치의 경우에는 제 2 프로그램 시간은 Tpgm-Tpgm'이다. 즉, 제 2 프로그램 시간(Tpgm-Tpgm')은 제 1 프로그램 시간(Tpgm')을 제외한 나머지 시간이다. 따라서 본 발명에 따른 상 변화 메모리 장치에 의하면, 프로그램 리줌 커맨드 입력 후의 제 2 프로그램 시간은 제 1 프로그램 시간만큼 줄어든다.
도 11은 프로그램 서스펜드 동작 시의 카운터 값에 따라 프로그램 리줌 동작 후의 프로그램 시간이 달라지는 것을 보여주기 위한 도표이다. 도 11을 참조하면, 종래의 상 변화 메모리 장치는 프로그램 리줌 동작 후의 프로그램 시간은 프로그램 서스펜드 커맨드 입력 시의 카운터 값에 관계없이 항상 Tpgm이다. 반면에, 본 발명에 따른 상 변화 메모리 장치는 프로그램 서스펜드 커맨드 입력 시의 카운터 값에 따라 프로그램 리줌 동작 후의 프로그램 시간이 달라진다. 프로그램 서스펜드 커맨드 입력 시의 카운터 값이 00, 01, 10, 11이면, 프로그램 리줌 동작 후의 프로그램 시간은 각각 3/4*Tpgm, 2/4*Tpgm, 1/4*Tpgm, 0이다.
이상에서 살펴 본 바와 같이, 본 발명에 따른 상 변화 메모리 장치는 프로그램 서스펜드/리줌 모드를 지원하며, 프로그램 리줌 동작 후의 프로그램 시간이 줄어든다. 프로그램 리줌 동작 후의 프로그램 시간은 프로그램 서스펜드 커맨드 입력 시의 카운터 값에 따라 달라지며, 종래의 상 변화 메모리 장치와 비교하여 평균적으로 절반 정도 줄어든다.
도 12는 본 발명의 또 다른 실시예에 따른 상 변화 메모리 소자의 적용 예를 보인 휴대용 전자 시스템의 블록도이다. 버스 라인(L3)을 통하여 마이크로 프로세서(500)와 연결된 상 변화 메모리 장치(100)는 휴대용 전자시스템의 메인 메모리로서 기능한다. 배터리(400)는 전원 라인(L4)을 통해 마이크로 프로세서(500), 입출력 장치(600), 그리고 상 변화 메모리 장치(100)에 전원을 공급한다.
수신 데이터가 라인(L1)을 통하여 입출력 장치(600)에 제공되는 경우에 마이크로 프로세서(500)는 라인(L2)을 통해 수신 데이터를 입력받아 처리한 후, 버스 라인(L3)을 통해 상 변화 메모리 장치(100)에 수신 또는 처리된 데이터를 인가한다. 상 변화 메모리 장치(100)는 버스 라인(L3)을 통해 인가되는 데이터를 메모리 셀에 저장한다. 또한, 메모리 셀에 저장된 데이터는 마이크로 프로세서(500)에 의해 읽혀지고 입출력 장치(600)를 통해 외부로 출력된다.
배터리(400)의 전원이 전원 라인(L4)에 공급되지 않는 경우에도 상 변화 메모리 장치(100)의 메모리 셀에 저장된 데이터는 상 변화 물질의 특성에 기인하여 소멸하지 않는다. 이는 상 변화 메모리 장치(100)가 디램(DRAM)과는 달리 불 휘발성 메모리이기 때문이다. 이외에도 상 변화 메모리 장치(100)는 다른 메모리 장치에 비해 동작 속도가 빠르고, 전력 소비가 적다는 장점이 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 상 변화 메모리 장치에 의하면, 프로그램 서스펜드/리줌 모드를 지원할 수 있을 뿐만 아니라, 프로그램 리줌 커맨드 입력 후의 프로그램 시간을 줄일 수 있다.

Claims (20)

  1. 메모리 셀 어레이;
    프로그램 펄스에 응답하여 상기 메모리 셀 어레이에 프로그램 전류를 제공하는 쓰기 드라이버 회로; 및
    제 1 프로그램 커맨드에 응답하여 진행중인 프로그램 동작을 중지하도록, 그리고 제 2 프로그램 커맨드에 응답하여 상기 중지된 프로그램 동작 이후의 프로그램 동작을 수행하도록 상기 프로그램 펄스를 발생하는 프로그램 펄스 제어 회로를 포함하되,
    상기 프로그램 펄스 제어 회로는 중지된 프로그램 동작까지 카운트하여 저장해 두었다가, 상기 제 2 프로그램 커맨드에 응답하여 프로그램을 재개할 때 상기 저장된 카운트 값에 따라 상기 프로그램 펄스를 발생하는 상 변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 쓰기 드라이버 회로는 하나의 프로그램 펄스에 응답하여 하나 또는 그 이상의 프로그램 전류를 동시에 발생하는 상 변화 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 프로그램 커맨드는 프로그램 서스펜드 커맨드이고, 상기 제 2 프로그램 커맨드는 프로그램 리줌 커맨드인 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 3 항에 있어서,
    상기 메모리 셀 어레이에 저장된 데이터를 읽어내기 위한 감지 증폭기 회로를 더 포함하며, 상기 프로그램 서스펜드 커맨드에 응답하여 상기 진행 중인 프로그램 동작을 중지한 다음에, 상기 감지 증폭기 회로를 통해 읽기 동작을 수행하는 상 변화 메모리 장치.
  5. 제 4 항에 있어서,
    상기 메모리 셀 어레이는 복수의 메모리 블록을 가지며,
    상기 진행 중인 프로그램 동작이 수행되는 메모리 블록과 상기 프로그램 동작을 중지하고 읽기 동작이 수행되는 메모리 블록은 서로 다른 메모리 블록인 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 5 항에 있어서,
    각각의 메모리 블록은 복수의 메모리 셀을 포함하며,
    각각의 메모리 셀은
    상 변화 물질을 갖는 기억 소자; 및
    상기 메모리 셀을 선택하기 위한 선택 소자를 포함하되,
    상기 선택 소자는 상기 기억 소자와 워드 라인 사이에 연결되는 다이오드인 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 3 항에 있어서,
    상기 프로그램 펄스 제어 회로는
    프로그램 시작 커맨드에 응답하여 카운트하기 시작하는 카운터; 및
    상기 카운터로부터 발생된 카운터 값에 따라 상기 프로그램 펄스를 발생하는 프로그램 펄스 발생기를 포함하는 상 변화 메모리 장치.
  8. 제 7 항에 있어서,
    상기 카운터는 하나 또는 그 이상의 프로그램 펄스가 발생할 때마다 카운터 값을 증가하는 상 변화 메모리 장치.
  9. 제 8 항에 있어서,
    상기 카운터는 상기 프로그램 서스펜드 커맨드 입력 시의 카운터 값을 유지하는 상 변화 메모리 장치.
  10. 제 9 항에 있어서,
    상기 카운터는 상기 프로그램 리줌 커맨드에 응답하여 상기 유지된 카운터 값을 다시 증가하기 시작하는 상 변화 메모리 장치.
  11. 복수의 메모리 블록을 갖는 메모리 셀 어레이;
    하나의 프로그램 펄스가 입력될 때마다 하나 또는 그 이상의 프로그램 전류를 동시에 상기 메모리 셀 어레이에 제공하는 쓰기 드라이버 회로;
    상기 메모리 셀 어레이에 저장된 데이터를 읽어내는 감지 증폭기 회로; 및
    프로그램 서스펜드 커맨드에 응답하여 상기 쓰기 드라이버 회로에 제공되고 있는 프로그램 펄스의 제공을 중지하고, 프로그램 리줌 커맨드에 응답하여 상기 쓰기 드라이버 회로에 다시 프로그램 펄스를 제공하는 프로그램 펄스 제어 회로를 포함하되,
    상기 프로그램 펄스 제어 회로는 중지된 프로그램 동작까지 카운트하여 저장해 두었다가, 프로그램을 재개할 때 상기 저장된 카운트 값에 따라 상기 프로그램 펄스를 발생하는 상 변화 메모리 장치.
  12. 제 11 항에 있어서,
    상기 감지 증폭기 회로는 상기 프로그램 서스펜드 커맨드에 응답하여 상기 메모리 셀에 저장된 데이터를 읽어내는 상 변화 메모리 장치.
  13. 제 12 항에 있어서,
    프로그램 동작이 수행되는 메모리 블록과 읽기 동작이 수행되는 메모리 블록은 서로 다른 메모리 블록인 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제 11 항에 있어서,
    상기 프로그램 펄스 제어 회로는
    프로그램 시작 커맨드에 응답하여 카운트하기 시작하는 카운터; 및
    상기 카운터로부터 발생된 카운터 값에 따라 상기 프로그램 펄스를 발생하는 프로그램 펄스 발생기를 포함하는 상 변화 메모리 장치.
  15. 제 14 항에 있어서,
    상기 카운터는 하나 또는 그 이상의 프로그램 펄스가 발생할 때마다 카운터 값을 증가하는 상 변화 메모리 장치.
  16. 제 15 항에 있어서,
    상기 카운터는 상기 프로그램 서스펜드 커맨드 입력 시의 카운터 값을 유지하는 상 변화 메모리 장치.
  17. 제 16 항에 있어서,
    상기 카운터는 상기 프로그램 리줌 커맨드에 응답하여 상기 유지된 카운터 값을 다시 증가하기 시작하는 상 변화 메모리 장치.
  18. 상 변화 메모리 장치의 프로그램 방법에 있어서:
    상기 상 변화 메모리 장치는
    메모리 셀 어레이;
    하나의 프로그램 펄스가 입력될 때마다 하나 또는 그 이상의 프로그램 전류를 동시에 상기 메모리 셀 어레이에 제공하는 쓰기 드라이버 회로;
    상기 메모리 셀 어레이에 저장된 데이터를 읽어내는 감지 증폭기 회로;
    프로그램 시작 커맨드에 응답하여 카운트하기 시작하며, 하나 또는 그 이상의 프로그램 펄스가 발생할 때마다 카운터 값을 증가하는 카운터; 및
    상기 카운터로부터 발생된 카운터 값에 따라 상기 프로그램 펄스를 발생하는 프로그램 펄스 발생기를 포함하며,
    상기 상 변화 메모리 장치의 프로그램 방법은
    프로그램 서스펜드 커맨드에 응답하여, 상기 카운터 값을 유지하고 상기 프로그램 펄스의 발생을 중지하는 단계; 및
    프로그램 리줌 커맨드에 응답하여, 상기 유지된 카운터 값을 다시 증가하고 상기 프로그램 펄스를 발생하는 단계를 포함하는 프로그램 방법.
  19. 제 18 항에 있어서,
    상기 카운터 값이 유지되는 동안에 상기 감지 증폭기 회로를 통해 읽기 동작이 수행되는 단계를 더 포함하는 프로그램 방법.
  20. 제 18 항에 있어서,
    상기 프로그램 서스펜드 커맨드에 응답하여 상기 카운터 값에 해당하는 프로그램 동작을 완료한 다음에, 상기 프로그램 펄스의 발생을 중지하는 프로그램 방법.
KR1020060024328A 2006-03-16 2006-03-16 프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리장치 및 그것의 프로그램 방법 KR100816748B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020060024328A KR100816748B1 (ko) 2006-03-16 2006-03-16 프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리장치 및 그것의 프로그램 방법
US11/486,100 US7349245B2 (en) 2006-03-16 2006-07-14 Non-volatile phase-change memory device and associated program-suspend-read operation
EP20070002418 EP1835508B1 (en) 2006-03-16 2007-02-05 Pram and associated operation method and system
JP2007065720A JP2007250171A (ja) 2006-03-16 2007-03-14 相変化メモリ装置及びそれのプログラムサスペンド読み出し方法
CNA2007100885556A CN101038789A (zh) 2006-03-16 2007-03-16 非易失性相变存储设备和相关的编程－挂起－读取操作

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060024328A KR100816748B1 (ko) 2006-03-16 2006-03-16 프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리장치 및 그것의 프로그램 방법

Publications (2)

Publication Number Publication Date
KR20070094104A KR20070094104A (ko) 2007-09-20
KR100816748B1 true KR100816748B1 (ko) 2008-03-27

Family

ID=38517651

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060024328A KR100816748B1 (ko) 2006-03-16 2006-03-16 프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리장치 및 그것의 프로그램 방법

Country Status (3)

Country Link
US (1) US7349245B2 (ko)
KR (1) KR100816748B1 (ko)
CN (1) CN101038789A (ko)

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101051703B1 (ko) 2004-08-09 2011-07-25 삼성전자주식회사 서스펜드/리쥼 기능을 갖는 집적 회로 카드 및 집적 회로카드 시스템
EP1835508B1 (en) 2006-03-16 2012-01-18 Samsung Electronics Co., Ltd. Pram and associated operation method and system
KR100834738B1 (ko) * 2006-08-31 2008-06-05 삼성전자주식회사 상변화 메모리 장치의 구동 방법 및 그 방법을 사용하는상변화 메모리 장치
US7505330B2 (en) * 2006-08-31 2009-03-17 Micron Technology, Inc. Phase-change random access memory employing read before write for resistance stabilization
WO2008032394A1 (fr) 2006-09-15 2008-03-20 Renesas Technology Corp. Dispositif semi-conducteur
US7433226B2 (en) * 2007-01-09 2008-10-07 Macronix International Co., Ltd. Method, apparatus and computer program product for read before programming process on multiple programmable resistive memory cell
US7701759B2 (en) * 2007-02-05 2010-04-20 Macronix International Co., Ltd. Memory cell device and programming methods
US20080270811A1 (en) * 2007-04-26 2008-10-30 Super Talent Electronics Inc. Fast Suspend-Resume of Computer Motherboard Using Phase-Change Memory
KR20090086816A (ko) * 2008-02-11 2009-08-14 삼성전자주식회사 상변화 메모리 장치, 그것의 기록 방법, 그리고 그것을포함하는 시스템
KR101309113B1 (ko) * 2007-08-23 2013-09-16 삼성전자주식회사 리드 와일 라이트 동작 시 발생하는 리드 전압의 변동을최소화할 수 있는 노아 플래시 메모리 장치 및 방법
US8760938B2 (en) * 2007-10-03 2014-06-24 Intel Corporation Writing bit alterable memories
US20090103354A1 (en) * 2007-10-17 2009-04-23 Qualcomm Incorporated Ground Level Precharge Bit Line Scheme for Read Operation in Spin Transfer Torque Magnetoresistive Random Access Memory
WO2009052525A1 (en) * 2007-10-19 2009-04-23 Virident Systems, Inc. Managing memory systems containing components with asymmetric characteristics
KR101437397B1 (ko) * 2007-10-31 2014-09-05 삼성전자주식회사 비휘발성 메모리 장치의 데이터 관리 방법 및 맵핑 테이블업데이트 방법
US8964488B2 (en) * 2007-12-14 2015-02-24 Samsung Electronics Co., Ltd. Non-volatile memory device using variable resistance element with an improved write performance
KR101339288B1 (ko) * 2007-12-14 2013-12-09 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치
KR101071705B1 (ko) * 2007-12-28 2011-10-11 한국과학기술연구원 쓰기/지우기 내구성 특성이 향상된 상변화 메모리 장치 및 그 프로그래밍 방법
US7882455B2 (en) * 2008-05-09 2011-02-01 International Business Machines Corporation Circuit and method using distributed phase change elements for across-chip temperature profiling
KR100953045B1 (ko) * 2008-05-23 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
KR101360812B1 (ko) * 2008-06-05 2014-02-11 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
JP5100554B2 (ja) 2008-07-30 2012-12-19 株式会社東芝 半導体記憶装置
US7719876B2 (en) * 2008-07-31 2010-05-18 Unity Semiconductor Corporation Preservation circuit and methods to maintain values representing data in one or more layers of memory
US8107280B2 (en) * 2008-11-05 2012-01-31 Qualcomm Incorporated Word line voltage control in STT-MRAM
KR101001146B1 (ko) * 2008-12-12 2010-12-15 주식회사 하이닉스반도체 상변화 메모리 장치
KR101001147B1 (ko) * 2008-12-12 2010-12-17 주식회사 하이닉스반도체 상변화 메모리 장치
KR20100097407A (ko) * 2009-02-26 2010-09-03 삼성전자주식회사 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 프로그램 방법
KR101517597B1 (ko) * 2009-03-25 2015-05-07 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 전압 생성방법
KR20100107609A (ko) * 2009-03-26 2010-10-06 삼성전자주식회사 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 기입 방법
US8004884B2 (en) * 2009-07-31 2011-08-23 International Business Machines Corporation Iterative write pausing techniques to improve read latency of memory systems
US8470635B2 (en) * 2009-11-30 2013-06-25 Micron Technology, Inc. Keyhole-free sloped heater for phase change memory
KR20110064041A (ko) * 2009-12-07 2011-06-15 삼성전자주식회사 워드 라인에 접속된 감지 증폭기를 포함하는 반도체 장치들
JP2011138569A (ja) * 2009-12-25 2011-07-14 Toshiba Corp 不揮発性半導体記憶装置
JP2012014769A (ja) * 2010-06-30 2012-01-19 Elpida Memory Inc 半導体装置およびそのテスト方法
US10445226B2 (en) 2010-08-10 2019-10-15 Rambus Inc. Verify before program resume for memory devices
KR20120082292A (ko) * 2011-01-13 2012-07-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US8364888B2 (en) * 2011-02-03 2013-01-29 Stec, Inc. Erase-suspend system and method
US8374040B2 (en) 2011-02-25 2013-02-12 International Business Machines Corporation Write bandwidth in a memory characterized by a variable write time
KR20130058533A (ko) * 2011-11-25 2013-06-04 에스케이하이닉스 주식회사 상 변화 메모리 장치 및 그것을 포함하는 데이터 저장 장치
KR20130058534A (ko) * 2011-11-25 2013-06-04 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 위한 셋 프로그램 제어 회로 및 프로그램 방법
US9378792B2 (en) 2011-12-15 2016-06-28 Everspin Technologies, Inc. Method of writing to a spin torque magnetic random access memory
US9053784B2 (en) * 2012-04-12 2015-06-09 Micron Technology, Inc. Apparatuses and methods for providing set and reset voltages at the same time
KR102083490B1 (ko) * 2012-08-08 2020-03-03 삼성전자 주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 커맨드 실행 제어 방법
US8982602B2 (en) * 2012-08-30 2015-03-17 Adesto Technologies Corporation Memory devices, circuits and, methods that apply different electrical conditions in access operations
US9754648B2 (en) * 2012-10-26 2017-09-05 Micron Technology, Inc. Apparatuses and methods for memory operations having variable latencies
US9740485B2 (en) 2012-10-26 2017-08-22 Micron Technology, Inc. Apparatuses and methods for memory operations having variable latencies
US10230396B1 (en) 2013-03-05 2019-03-12 Microsemi Solutions (Us), Inc. Method and apparatus for layer-specific LDPC decoding
US9813080B1 (en) 2013-03-05 2017-11-07 Microsemi Solutions (U.S.), Inc. Layer specific LDPC decoder
US9324450B2 (en) * 2013-03-13 2016-04-26 Winbond Electronics Corporation NAND flash memory
US9734097B2 (en) 2013-03-15 2017-08-15 Micron Technology, Inc. Apparatuses and methods for variable latency memory operations
JP2014186787A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置、メモリコントローラ、及びメモリシステム
KR20140142759A (ko) * 2013-05-31 2014-12-15 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그의 동작방법과 비휘발성 메모리 장치를 포함하는 시스템
US9563565B2 (en) 2013-08-14 2017-02-07 Micron Technology, Inc. Apparatuses and methods for providing data from a buffer
US9727493B2 (en) 2013-08-14 2017-08-08 Micron Technology, Inc. Apparatuses and methods for providing data to a configurable storage area
CN104425014B (zh) * 2013-09-02 2018-02-27 华邦电子股份有限公司 序列式nand型闪存、闪存装置及其操作方法
US9911492B2 (en) 2014-01-17 2018-03-06 International Business Machines Corporation Writing multiple levels in a phase change memory using a write reference voltage that incrementally ramps over a write period
US10365835B2 (en) 2014-05-28 2019-07-30 Micron Technology, Inc. Apparatuses and methods for performing write count threshold wear leveling operations
US9812200B2 (en) * 2014-07-08 2017-11-07 Adesto Technologies Corporation Concurrent read and write operations in a serial flash device
US9159412B1 (en) 2014-07-15 2015-10-13 Macronix International Co., Ltd. Staggered write and verify for phase change memory
US9299430B1 (en) * 2015-01-22 2016-03-29 Nantero Inc. Methods for reading and programming 1-R resistive change element arrays
US10540115B2 (en) * 2015-04-21 2020-01-21 SK Hynix Inc. Controller adaptation to memory program suspend-resume
US10332613B1 (en) 2015-05-18 2019-06-25 Microsemi Solutions (Us), Inc. Nonvolatile memory system with retention monitor
US9799405B1 (en) 2015-07-29 2017-10-24 Ip Gem Group, Llc Nonvolatile memory system with read circuit for performing reads using threshold voltage shift read instruction
US9886214B2 (en) 2015-12-11 2018-02-06 Ip Gem Group, Llc Nonvolatile memory system with erase suspend circuit and method for erase suspend management
US9892794B2 (en) 2016-01-04 2018-02-13 Ip Gem Group, Llc Method and apparatus with program suspend using test mode
US9899092B2 (en) 2016-01-27 2018-02-20 Ip Gem Group, Llc Nonvolatile memory system with program step manager and method for program step management
CN105810242A (zh) * 2016-03-02 2016-07-27 中国科学院上海微系统与信息技术研究所 一种相变存储器和提高其疲劳寿命的操作方法
US10430236B2 (en) 2016-03-18 2019-10-01 Samsung Electronics Co., Ltd. Electronic device and method for resuming process thereof
US10283215B2 (en) 2016-07-28 2019-05-07 Ip Gem Group, Llc Nonvolatile memory system with background reference positioning and local reference positioning
US10291263B2 (en) 2016-07-28 2019-05-14 Ip Gem Group, Llc Auto-learning log likelihood ratio
US10236915B2 (en) 2016-07-29 2019-03-19 Microsemi Solutions (U.S.), Inc. Variable T BCH encoding
KR102554416B1 (ko) * 2016-08-16 2023-07-11 삼성전자주식회사 메모리 장치의 내부 상태 출력 장치 및 이를 적용하는 메모리 시스템
JP2018045741A (ja) * 2016-09-12 2018-03-22 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
KR20180032391A (ko) 2016-09-22 2018-03-30 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102549620B1 (ko) * 2017-01-10 2023-06-28 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
US10658046B2 (en) 2017-05-26 2020-05-19 Macronix International Co., Ltd. Memory device and method for operating the same
JP2019029045A (ja) * 2017-07-26 2019-02-21 東芝メモリ株式会社 半導体記憶装置
KR102631353B1 (ko) * 2017-08-17 2024-01-31 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR20190047451A (ko) * 2017-10-27 2019-05-08 에스케이하이닉스 주식회사 저항 변화 메모리 장치를 구비한 반도체 메모리 시스템 및 그 구동 방법
KR102386198B1 (ko) * 2017-11-28 2022-04-14 에스케이하이닉스 주식회사 저항성 메모리 장치를 구비한 메모리 시스템 및 그의 동작 방법
TWI693766B (zh) * 2018-04-18 2020-05-11 力旺電子股份有限公司 靜電放電防護裝置
CN110543442B (zh) * 2018-05-29 2022-02-01 杭州海康机器人技术有限公司 一种数据传输断流恢复方法、装置及系统
KR20210061171A (ko) * 2019-11-19 2021-05-27 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
CN112015367A (zh) * 2020-08-26 2020-12-01 上海新氦类脑智能科技有限公司 非易失性布尔逻辑操作单元及方法、装置
CN113345491B (zh) * 2021-05-26 2022-05-17 华中科技大学 一种三维相变存储器的读写电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5034922A (en) * 1987-12-21 1991-07-23 Motorola, Inc. Intelligent electrically erasable, programmable read-only memory with improved read latency
KR100290474B1 (ko) * 1998-06-11 2001-06-01 박종섭 다단계 펄스 발생 회로 및 이를 이용한 플래쉬 메모리 셀의소거 방법
KR20060004289A (ko) * 2004-07-09 2006-01-12 삼성전자주식회사 피크 전류의 감소 특성을 갖는 상변화 메모리 장치 및그에 따른 데이터 라이팅 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68913695T2 (de) 1988-12-27 1994-10-20 Nec Corp Mikrorechner mit einem elektrisch löschbaren und programmierbaren nichtflüchtigen Speicher.
US5822244A (en) 1997-09-24 1998-10-13 Motorola, Inc. Method and apparatus for suspending a program/erase operation in a flash memory
US6016270A (en) * 1998-03-06 2000-01-18 Alliance Semiconductor Corporation Flash memory architecture that utilizes a time-shared address bus scheme and separate memory cell access paths for simultaneous read/write operations
KR100306966B1 (ko) 1998-08-04 2001-11-30 윤종용 동기형버스트반도체메모리장치
US6590807B2 (en) * 2001-08-02 2003-07-08 Intel Corporation Method for reading a structural phase-change memory
EP1324345A1 (en) 2001-12-27 2003-07-02 STMicroelectronics S.r.l. Single supply voltage, nonvolatile memory device with cascoded column decoding
KR100564567B1 (ko) 2003-06-03 2006-03-29 삼성전자주식회사 상 변화 메모리의 기입 드라이버 회로
US6965521B2 (en) 2003-07-31 2005-11-15 Bae Systems, Information And Electronics Systems Integration, Inc. Read/write circuit for accessing chalcogenide non-volatile memory cells
US6930925B2 (en) * 2003-10-14 2005-08-16 Atmel Corporation Suspend-resume programming method for flash memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5034922A (en) * 1987-12-21 1991-07-23 Motorola, Inc. Intelligent electrically erasable, programmable read-only memory with improved read latency
KR100290474B1 (ko) * 1998-06-11 2001-06-01 박종섭 다단계 펄스 발생 회로 및 이를 이용한 플래쉬 메모리 셀의소거 방법
KR20060004289A (ko) * 2004-07-09 2006-01-12 삼성전자주식회사 피크 전류의 감소 특성을 갖는 상변화 메모리 장치 및그에 따른 데이터 라이팅 방법
KR100587702B1 (ko) 2004-07-09 2006-06-08 삼성전자주식회사 피크 전류의 감소 특성을 갖는 상변화 메모리 장치 및그에 따른 데이터 라이팅 방법

Also Published As

Publication number Publication date
KR20070094104A (ko) 2007-09-20
CN101038789A (zh) 2007-09-19
US7349245B2 (en) 2008-03-25
US20070217253A1 (en) 2007-09-20

Similar Documents

Publication Publication Date Title
KR100816748B1 (ko) 프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리장치 및 그것의 프로그램 방법
KR100759441B1 (ko) 스텝 셋 전류를 발생하는 상 변화 메모리 장치
KR100773398B1 (ko) 오티피 셀 어레이를 구비한 상 변화 메모리 장치
KR100773095B1 (ko) 상 변화 메모리 장치 및 그것의 프로그램 방법
KR100745600B1 (ko) 상 변화 메모리 장치 및 그것의 읽기 방법
KR100745601B1 (ko) 상 변화 메모리 장치 및 그것의 읽기 방법
JP4212325B2 (ja) 不揮発性記憶装置
US7599210B2 (en) Nonvolatile memory cell, storage device and nonvolatile logic circuit
US6940777B2 (en) Semiconductor device and semiconductor memory device provided with internal current setting adjustment circuit
KR100816752B1 (ko) 프로그램 루프 동작을 수행하는 상 변화 메모리 장치 및그것의 프로그램 방법
KR101477045B1 (ko) 커플링 노이즈를 차단하는 가변 저항 메모리 장치
KR100719383B1 (ko) 멀티 프로그램 방법을 사용하는 상 변화 메모리 장치
EP1835508B1 (en) Pram and associated operation method and system
JP2007157317A (ja) 相変化メモリ装置及びそれの読み出し方法
TWI406283B (zh) 變相記憶體裝置
JP2007052879A (ja) 不揮発性メモリセルおよび記憶装置と不揮発性論理回路
US6985389B2 (en) Phase change based memory device and method for operating same
KR101384357B1 (ko) 상 변화 메모리 장치 및 이의 비트라인 디스차지 방법
JP2004086934A (ja) 不揮発性記憶装置
JP4346373B2 (ja) 半導体装置
US20040085845A1 (en) Semiconductor device and semiconductor memory device provided with internal current setting adjustment circuit
KR20090070841A (ko) 가변 저항 메모리 장치, 그것의 플렉서블 프로그램 방법,그리고 그것을 포함하는 메모리 시스템
JP2007157206A (ja) 半導体集積回路装置
KR100707305B1 (ko) 상 변화 메모리 장치 및 그것의 읽기 방법
US7710767B2 (en) Memory cell array biasing method and a semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190228

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20200228

Year of fee payment: 13