KR101416834B1 - 저항체를 이용한 비휘발성 메모리 장치 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 Download PDF

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Abstract

저항체를 이용한 비휘발성 메모리 장치가 제공된다. 본 발명의 실시예들에 따른 저항체를 이용한 비휘발성 메모리 장치는 다수의 메모리 뱅크로서, 각 메모리 뱅크는 저장되는 데이터에 따라 서로 다른 저항 레벨을 갖는 다수의 비휘발성 메모리 셀을 포함하는 다수의 메모리 뱅크, 다수의 메모리 뱅크에 공유되도록 배치된 라이트 글로벌 비트 라인 및 다수의 메모리 뱅크에 공유되도록 배치된 리드 글로벌 비트 라인을 포함하되, 라이트 글로벌 비트 라인을 통해서 다수의 메모리 뱅크 중 제1 메모리 뱅크의 비휘발성 메모리 셀에 데이터를 라이트하면서, 리드 글로벌 비트 라인을 통해서 다수의 메모리 뱅크 중 제2 메모리 뱅크의 비휘발성 메모리 셀로부터 데이터를 리드하는 경우, 라이트 글로벌 비트 라인의 디스차지 시간(discharge time)은, 제1 메모리 뱅크의 비휘발성 메모리 셀을 관통하여 흐르는 전류의 휀칭 시간(quenching time)보다 길다.
상변화 메모리 장치, 라이트 글로벌 비트 라인

Description

저항체를 이용한 비휘발성 메모리 장치{Nonvolatile memory device using variable resistive element}
본 발명은 저항체를 이용한 비휘발성 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 장치를 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
한편, 비휘발성 메모리 장치가 대용량화, 고접직화됨에 따라 비휘발성 메모리 장치는 글로벌 비트 라인 및 로컬 비트 라인을 이용한 계층적 비트 라인 구조로 구현되고 있다. 특히, 비휘발성 메모리 셀에서 데이터를 리드하는 리드 글로벌 비트 라인과, 비휘발성 메모리 셀에 데이터를 라이트하는 라이트 글로벌 비트 라인을 포함하는 글로벌 비트 라인으로 구현되어, 비휘발성 메모리 장치는 더욱 대용화, 고집적화되고 있다. 최근, 이러한 구조로 구현된 비휘발성 메모리 장치에서 각 메모리 셀에 저장된 데이터를 정확하게 리드하기 위한 리드 방법들이 연구/개발되고 있다.
본 발명이 해결하고자 하는 과제는, 리드 동작시 퍼포먼스(performance)가 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 일 태양은 다수의 메모리 뱅크로서, 각 메모리 뱅크는 저장되는 데이터에 따라 서로 다른 저항 레벨을 갖는 다수의 비휘발성 메모리 셀을 포함하는 다수의 메모리 뱅크, 다수의 메모리 뱅크에 공유되도록 배치된 라이트 글로벌 비트 라인 및 다수의 메모리 뱅크에 공유되도록 배치된 리드 글로벌 비트 라인을 포함하되, 라이트 글로벌 비트 라인을 통해서 다수의 메모리 뱅크 중 제1 메모리 뱅크의 비휘발성 메모리 셀에 데이터를 라이트하면서, 리드 글로벌 비트 라인을 통해서 다수의 메모리 뱅크 중 제2 메모리 뱅크의 비휘발성 메모리 셀로부터 데이터를 리드하는 경우, 라이트 글로벌 비트 라인의 디스차지 시간(discharge time)은, 제1 메모리 뱅크의 비휘발성 메모리 셀을 관통하여 흐르는 전류의 휀칭 시간(quenching time)보다 길다.
상기 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 다른 태양은 다수의 메모리 뱅크로서, 각 메모리 뱅크는 저장되는 데이터에 따라 서로 다른 저 항 레벨을 갖는 다수의 비휘발성 메모리 셀의 행렬을 포함하는 다수의 메모리 뱅크 및 다수의 라이트 글로벌 비트 라인으로서, 각 라이트 글로벌 비트 라인은 다수의 메모리 뱅크에 공유되도록 배치되며, 다수의 메모리 뱅크 내에 데이터를 라이트할 경우 사용되는 다수의 라이트 글로벌 비트 라인을 포함하되, 라이트 펄스를 이용하여 비휘발성 메모리 셀에 데이터를 라이트하는 경우, 라이트 글로벌 비트 라인은 라이트 펄스를 제공받아 일정 레벨로 차지된 이후 디스차지되며, 라이트 펄스에 응답하여 상기 비휘발성 메모리 셀을 관통하여 흐르는 라이트 전류의 레벨이 증가하는 속도는 라이트 글로벌 비트 라인이 차지되는 속도에 의존하여 변하나, 라이트 전류의 레벨이 감소하는 속도는 라이트 글로벌 비트 라인이 디스차지되는 속도와 무관하게 변한다.
상기 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 또 다른 태양은 다수의 메모리 뱅크로서, 각 메모리 뱅크는 저장되는 데이터에 따라 서로 다른 저항 레벨을 갖는 다수의 비휘발성 메모리 셀의 행렬을 포함하는 다수의 메모리 뱅크, 다수의 라이트 글로벌 비트 라인으로서, 각 라이트 글로벌 비트 라인은 다수의 메모리 뱅크에 공유되도록 배치되며, 다수의 메모리 뱅크 내에 데이터를 라이트할 경우 사용되는 다수의 라이트 글로벌 비트 라인. 다수의 로컬 비트 라인으로서, 각 로컬 비트 라인은 메모리 뱅크 내의 비휘발성 메모리 셀들의 열과 커플링되는 다수의 로컬 비트 라인 및 각 라이트 글로벌 비트 라인과 다수의 로컬 비트 라인을 선택적으로 커플링시키는 라이트 로컬 비트 라인 선택 회로를 포함하되, 라이트 펄스를 이용하여 상기 비휘발성 메모리 셀에 데이터를 라이트하는 경우, 라이트 글로벌 비트 라인은 라이트 펄스를 제공받아 일정 레벨로 차지된 이후 디스차지되며, 라이트 글로벌 비트 라인이 디스차지되는 구간과 로컬 비트 라인 및 라이트 글로벌 비트 라인이 디커플링되는 구간이 적어도 일부 오버랩된다.
상기 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 또 다른 태양은 다수의 메모리 뱅크로서, 각 메모리 뱅크는 저장되는 데이터에 따라 서로 다른 저항 레벨을 갖는 다수의 비휘발성 메모리 셀의 행렬을 포함하는 다수의 메모리 뱅크. 다수의 라이트 글로벌 비트 라인으로서, 각 라이트 글로벌 비트 라인은 상기 다수의 메모리 뱅크에 공유되도록 배치되며, 다수의 메모리 뱅크 내에 데이터를 라이트할 경우 사용되는 다수의 라이트 글로벌 비트 라인 및 다수의 로컬 비트 라인으로서, 각 로컬 비트 라인은 메모리 뱅크 내의 비휘발성 메모리 셀들의 열과 커플링되는 다수의 로컬 비트 라인을 포함하되, 라이트 글로벌 비트 라인을 통해서 비휘발성 메모리 셀에 데이터를 라이트하는 경우, 라이트 글로벌 비트 라인의 디스차지 시간은 로컬 비트 라인의 디스차지 시간보다 길다.
상기 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 또 다른 태양은 다수의 메모리 뱅크로, 각 메모리 뱅크는 저장되는 데이터에 따라 서로 다른 저항 레벨을 갖는 다수의 비휘발성 메모리 셀의 행렬을 포함하는 다수의 메모리 뱅크, 다수의 라이트 글로벌 비트 라인로서, 각 라이트 글로벌 비트 라인은 다수의 메모리 뱅크에 공유되도록 배치되며, 다수의 메모리 뱅크 내에 데이터를 라이트할 경우 사용되는 다수의 라이트 글로벌 비트 라인, 다수의 로컬 비트 라인으로서, 각 로컬 비트 라인은 메모리 뱅크 내의 비휘발성 메모리 셀들의 열과 커플링되는 다수 의 로컬 비트 라인, 비휘발성 메모리 셀에 데이터를 라이트하는 경우 라이트 신호에 응답하여 라이트 펄스를 상기 라이트 글로벌 비트 라인에 제공하는 라이트 드라이버 및 라이트 로컬 선택 신호 및 라이트 신호를 이용하여, 라이트 글로벌 비트 라인과 로컬 비트 라인을 선택적으로 커플링시키는 라이트 로컬 비트 라인 선택 회로를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는" 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM)과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1 및 도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도 및 회로도이다. 도면에서는 설명의 편의를 위해서 8개의 메모리 뱅크를 포함하고 각 글로벌 비트 라인에 4개의 로컬 비트 라인이 선택적으로 커플링되는 것을 예로 들었으나 이에 한정하는 것은 아니다. 메모리 뱅크의 수 및 각 글로벌 비트 라인에 커플링되는 로컬 비트 라인의 수는 설계자의 요구에 따라 다양하게 달라질 수 있을 것이다.
도 1 및 도 2를 참고하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 다수의 메모리 뱅크(110_1~110_8), 로컬 비트 라인 선택 회로(150), 글로벌 비트 라인 선택 회로(130), 로우 디코더(120), 입출력 회로(140) 등을 포함한다.
각 메모리 뱅크(110_1~110_8)는 다수의 비휘발성 메모리 셀(MC)의 행렬을 포함한다. 다수의 비휘발성 메모리 셀(MC)의 행(row)은 각 워드 라인(WL0~WLm)과 커플링되고, 다수의 비휘발성 메모리 셀(MC)의 열(column)은 로컬 비트 라인(BL0~BL3)과 커플링된다.
여기서, 비휘발성 메모리 셀(MC)은 결정 상태 또는 비정질 상태에 따라 서로 다른 저항값을 갖는 상변화 물질을 구비하는 가변 저항 소자(RC)와, 가변 저항 소자(RC)에 흐르는 전류를 제어하는 억세스 소자(AC)를 포함할 수 있다. 여기서, 억세스 소자(AC)는 가변 저항 소자(RC)와 직렬로 커플링된 다이오드, 트랜지스터 등일 수 있다. 도 2에서는 예시적으로 억세스 소자(AC)로서 다이오드를 도시하였으 나, 이에 한정되는 것은 아니다. 이와 같이 억세스 소자(AC)로서 다이오드를 사용하는 상변화 비휘발성 메모리 셀을 다이오드 제어 상변화 비휘발성 메모리 셀(diode-controlled PRAM cell)이라고 한다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
각 워드 라인(WL0~WLm)은 다수의 비휘발성 메모리 셀(MC)의 행과 커플링되며, 다수의 메모리 뱅크(110_1~110_8) 중 하나의 메모리 뱅크(110_1~110_8)에 배치된다. 도면에는 도시하지 않았으나, 이러한 워드 라인은 비휘발성 메모리 장치가 대용량화, 고집적화됨에 따라 메인 워드 라인과 서브 워드 라인을 이용한 계층적 워드 라인 구조로 구현될 수 있다.
워드 라인들(WL0~WLm)은 로우 디코더(120)에 의해 전압 레벨이 조절되어, 워드 라인들(WL0~WLm) 중에서 적어도 하나의 워드 라인(WL0~WLm)을 선택한다. 구체적으로, 로우 디코더(120)는 로우 어드레스에 응답하여 워드 라인(WL0~WLm)을 예컨대, 그라운드 전압 레벨과 같은 전압 레벨로 조절하여 워드 라인(WL0~WLm)을 인에이블시키거나, 워드 라인(WL0~WLm)을 예컨대, 승압 전원(VPP_X) 레벨과 같은 레벨로 조절하여 워드 라인을 디스에이블시킬 수 있다.
한편, 비트 라인 또한 비휘발성 메모리 장치가 대용량화, 고집적화됨에 따라, 글로벌 비트 라인과 로컬 비트 라인(BL0~BL3)을 이용한 계층적 비트 라인 구조로 구현될 수 있다. 이러한 경우, 각 글로벌 비트 라인은 로컬 비트 라인 선택 회로(150)를 통하여 다수의 로컬 비트 라인(BL0~BL3)과 선택적으로 커플링되며, 각 로컬 비트 라인(BL0~BL3)은 다수의 비휘발성 메모리 셀(MC)과 커플링된다.
특히, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 각 글로벌 비트 라인은 도 1에 도시된 바와 같이 라이트 글로벌 비트 라인(WGBL0~WGBLn) 및 리드 글로벌 비트 라인(RGBL0~RGBLn)을 포함할 수 있다. 라이트 글로벌 비트 라인(WGBL0~WGBLn)은 다수의 메모리 뱅크(110_1~110_8)에 공유되도록 배치되어, 다수의 메모리 뱅크(110_1~110_8) 내에 데이터를 라이트할 경우 사용된다. 반면, 리드 글로벌 비트 라인(RGBL0~RGBLn)은 다수의 메모리 뱅크(110_1~110_8)에 공유되도록 배치되어, 다수의 메모리 뱅크(110_1~110_8)로부터 데이터를 리드할 경우 사용된다. 이와 같이, 비휘발성 메모리 장치가 다수의 메모리 뱅크(110_1~110_8)에 공유되도록 배치된 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)을 포함할 경우, 코어 구조의 면적이 줄어들 수 있다.
각 글로벌 비트 라인이 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)을 포함할 경우, 로컬 비트 라인 선택 회로(150)는 라이트 로컬 비트 라인 선택 회로(151)와 리드 로컬 비트 라인 선택 회로(153)를 포함할 수 있다. 라이트 로컬 비트 라인 선택 회로(151)는 메모리 뱅크(110_1~110_8)에 데이터를 라이트할 경우 라이트 로컬 비트 라인 선택 신호(WLY00~WLY73)를 이용하 여, 로컬 비트 라인(BL0~BL3)과 라이트 글로벌 비트 라인(WGBL0~WGBLn)을 선택적으로 커플링시킨다. 반면, 리드 로컬 비트 라인 선택 회로(153)는 메모리 뱅크(110_1~110_8)로부터 데이터를 리드할 경우 리드 로컬 비트 라인 선택 신호(RLY00~RLY73)를 이용하여, 로컬 비트 라인(BL0~BL3)과 리드 글로벌 비트 라인(RGBL0~RGBLn)을 선택적으로 커플링시킨다.
도면에서는 라이트 로컬 비트 라인 선택 회로(151) 및 리드 로컬 비트 라인 선택 회로(153)가 각 메모리 뱅크(110_1~110_8)의 하부에 배치되는 것으로 도시하였으나, 이에 한정하는 것은 아니다. 예를 들어, 본 발명의 다른 실시예에서 라이트 로컬 비트 라인 선택 회로(151) 및 리드 로컬 비트 라인 선택 회로(153)는 각 메모리 뱅크(110_1~110_8)의 상부에 배치될 수도 있다.
또한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서는 라이트 로컬 비트 라인 선택 회로(151) 및 리드 로컬 비트 라인 선택 회로(153)가 도 6에 도시된 바와 같이 배치될 수도 있다. 구체적으로, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서 리드 로컬 비트 라인 선택 회로(153)는 각 메모리 뱅크(110_1~110_8)에 하나씩 대응되어 배치되는 반면, 라이트 로컬 비트 라인 선택 회로(151)는 각 메모리 뱅크(110_1~110_8)에 적어도 두개가 대응되어 배치될 수 있다. 이에 대해서는 도 6을 참고하여 구체적으로 후술한다.
입출력 회로(140)는 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 커플링되어 메모리 뱅크(110_1~110_8) 내에 데이터를 입력하거나, 리드 글로벌 비트 라인(RGBL0~RGBLn)과 커플링되어 메모리 뱅크(110_1~110_8)로부터 데이터를 출력하는 역할을 하며, 라이트 회로 및 리드 회로를 포함한다.
라이트 회로는 라이트 글로벌 비트 라인(WGBL0~WGBLn)에 커플링되어, 메모리 뱅크(110_0~110_8) 내에 데이터를 라이트하며, 데이터 입력 버퍼 및 라이트 드라이버를 포함한다. 여기서, 데이터 입력 버퍼는 외부 데이터를 제공받아 버퍼링하여 라이트 데이터를 라이트 드라이버로 제공하며, 라이트 드라이버는 제공받은 라이트 데이터를 메모리 뱅크(110_1~110_8) 중 선택된 비휘발성 메모리 셀(MC)에 라이트한다.
리드 회로는 리드 글로벌 비트 라인(RGBL0~RGBLn)에 커플링되어, 메모리 뱅크(110_1~110_8)로부터 데이터를 리드하며, 센스 앰프 및 데이터 출력 버퍼를 포함한다. 센스 앰프는 메모리 뱅크(110_1~110_8) 중 선택된 비휘발성 메모리 셀(MC)로부터 리드 데이터를 리드하며, 데이터 출력 버퍼는 리드 데이터를 출력한다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 라이트 동작 및/또는 리드 동작을 설명하는 도면이다. 도 3에서는 설명의 편의를 위하여, 글로벌 비트 라인 선택 회로를 생략하여 도시하였다. 도 4는 라이트 동작시 비휘발성 메모리 셀에 포함된 상변화 물질을 상변화시키기 위한 컨디션을 설명하는 도면이다. 도 5는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작을 설명하는 타이밍도이다. 도 5는 설명의 편의를 위하여, 상대적으로 높은 피크 레벨과 상대적으로 좁은 펄스 폭을 갖는 리셋 펄스가 제공되는 경우를 예로 들어 설명하나, 이에 제한되는 것은 아니다. 또한, 도 5에서는 설명의 편의를 위하여, 하이 레벨의 피크 레벨을 갖는 라이트 펄스를 예로 들어 설명할 것이나, 이에 제한되는 것은 아니다.
도 3 내지 도 5를 참고하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 각 메모리 뱅크(110_1~110_8)에서 라이트 동작 및/또는 리드 동작을 수행한다. 이러한 라이트 동작 및 리드 동작은 동일한 메모리 뱅크(110_1~110_8)에서 동시에 수행되지 않고, 서로 다른 메모리 뱅크(110_1~110_8)에서 각각 독립적으로 수행될 수 있다. 예를 들어, 비휘발성 메모리 장치는 제1 메모리 뱅크(예, 110_1) 내에 데이터를 라이트하면서, 제2 메모리 뱅크(예, 110_8)로부터 데이터를 리드할 수 있다.
이와 같은 라이트 동작 및/또는 리드 동작시 우선, 로우 디코더(120)에 의해 워드 라인(예, WLm)이 선택되고, 라이트 로컬 비트 라인 선택 회로(151)와 글로벌 비트 라인 선택 회로(도 1의 130 참조)에 의해 로컬 비트 라인(예, BL0)과 라이트 글로벌 비트 라인(예, WGBL0)이 선택되어 라이트될 비휘발성 메모리 셀(MC)이 선택된다. 유사하게, 로우 디코더(120)에 의해 워드 라인(예, WLm)이 선택되고, 리드 로컬 비트 라인 선택 회로(153)와 글로벌 비트 라인 선택 회로(도 1의 130 참조)에 의해 로컬 비트 라인(예, BL0)과 리드 글로벌 비트 라인(예, RGBL0)이 선택되어 리드될 비휘발성 메모리 셀(MC)이 선택된다. 특히, 비휘발성 메모리 셀(MC)이 다이오드 제어 상변화 메모리 셀일 경우에는 선택된 워드 라인(예, WLm)을 예컨대, 그라운드 레벨과 같은 전압 레벨로 조절함으로써 다이오드가 턴온되도록 할 수 있다.
한편, 도 3에는 각 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 다수의 로컬 비트 라인(BL0~BL3)이 각 메모리 뱅크(110_1~110_8)에 대응되어 배치된 하나의 라이트 로컬 비트 라인 선택 회로(151)에 의해 선택적으로 커플링되어, 각 라이트 글로 벌 비트 라인(WGBL0~WGBLn)에서 비휘발성 메모리 셀(MC)까지 하나의 전류 패스가 형성되는 것으로 도시하였으나, 이에 한정하는 것은 아니다. 예를 들어, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 도 6에 도시된 바와 같이 동작할 수도 있다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하는 도면이다.
도 6을 참고하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서 비휘발성 메모리 셀(MC)에 데이터를 라이트하는 경우, 각 라이트 글로벌 비트 라인(WGBL0~WGBLn)은 각 메모리 뱅크(110_1~110_8)에 대응되어 배치된 적어도 두개의 라이트 로컬 비트 라인 선택 회로(151a, 151b)에 의해 다수의 로컬 비트 라인(BL0~BL3)과 선택적으로 커플링될 수 있다. 즉, 각 라이트 글로벌 비트 라인(WGBL0~WGBLn)에서 비휘발성 메모리 셀(MC)까지 적어도 두개의 전류 패스가 형성될 수 있는 것이다. 이에 의해, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 라이트 동작시 비휘발성 메모리 셀(MC)을 관통하여 흐르는 전류의 양을 충분히 많이 제공하여어, 안정적으로 라이트 동작이 수행할 수 있다.
제2 메모리 뱅크(예, 110_8)로부터 데이터를 리드하는 것은, 비휘발성 메모리 셀(MC)에 리드 전류를 제공하여 이에 따른 리드 글로벌 비트 라인(RGBL0~RGBLn)의 레벨 변화를 이용할 수 있다. 구체적으로, 리드 회로(145)에서 비휘발성 메모리 셀(MC)에 리드 전류를 제공하고, 이에 따른 리드 글로벌 비트 라인(RGBL0~RGBLn)의 레벨 변화를 리드 회로(145)의 센스 앰프에서 감지하여 비휘발성 메모리 셀(MC)에 저장된 데이터를 리드할 수 있다.
반면, 제1 메모리 뱅크(예, 110_1) 내에 데이터를 라이트하는 것은 라이트 드라이버(141)에서 라이트 글로벌 비트 라인(WGBL0~WGBLn)에 제공되는 라이트 펄스(Wpulse)를 이용하여, 비휘발성 메모리 셀(MC)을 관통하여 흐르는 라이트 전류(Icell)에 의하여 발생하는 주울(joule)열을 이용할 수 있다.
구체적으로, 도 4에 도시된 바와 같이 비휘발성 메모리 셀(MC)에 제1 논리 레벨, 예컨대 리셋 데이터가 라이트되도록, 라이트 글로벌 비트 라인(WGBL0~WGBLn)에 리셋 펄스를 제공하여 비휘발성 메모리 셀(MC)에 포함된 상변화 물질을 녹는점(melting temperature; Tm) 이상으로 가열한 후 빠르게 냉각시켜 비정질 상태로 할 수 있다. 유사하게, 비휘발성 메모리 셀(MC)에 제2 논리 레벨, 예컨대 셋 데이터가 라이트되도록, 라이트 글로벌 비트 라인(WGBL0~WGBLn)에 셋 펄스를 제공하여 비휘발성 메모리 셀(MC)에 포함된 상변화 물질을 결정화 온도(crystallization; Tx) 이상 녹는점(Tm) 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 결정 상태가 되도록 할 수 있다.
이러한 셋 펄스의 피크 레벨은 통상적으로, 리셋 펄스의 피크 레벨보다 낮고, 셋 펄스의 폭은 리셋 펄스의 폭보다 넓을 수 있다. 여기서, 피크는 라이트 펄스 각각의 최고 전류 레벨(maximum current level)을 지칭한다. 한편, 셋 펄스는 일정 기간동안 피크 기간을 유지하다가 소정의 기울기를 따라 줄어드는 전류 펄스일 수도 있으며, 순차적으로 감소하는 다수의 스테이지를 포함하는 전류 펄스일 수도 있다.
특히, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 라이트 글로벌 비트 라인(WGBL0~WGBLn)을 통해서 다수의 메모리 뱅크(110_1~110_8) 중 제1 메모리 뱅크(110_1~110_8)의 비휘발성 메모리 셀(MC)에 데이터를 라이트하면서, 리드 글로벌 비트 라인(RGBL0~RGBLn)을 통해서 다수의 메모리 뱅크(110_1~110_8) 중 제2 메모리 뱅크(110_1~110_8)의 비휘발성 메모리 셀(MC)로부터 데이터를 리드하는 경우, 라이트 펄스(Wpulse), 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨, 라이트 전류(Icell) 및 리드 글로벌 비트 라인(RGBL0~RGBLn)의 레벨이 도 5에 도시된 바와 같이 변할 수 있다. 여기서 도 5와 같이 라이트 펄스(Wpulse), 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨, 라이트 전류(Icell) 및 리드 글로벌 비트 라인(RGBL0~RGBLn)의 레벨을 구현하는 구체적인 방법에 대해서는 도 8 내지 도 11을 참고하여 구체적으로 후술하기로 한다.
도 5를 참고하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서 라이트 동작에 이용되는 라이트 전류의 레벨 변화 형태는 라이트 글로벌 비트 라인(WGBL0~WGBLn)에 제공되는 라이트 펄스(Wpulse)의 형태와 실질적으로 유사하게 조절된다. 반면에, 라이트 드라이버(141)의 차지부(141_a)에 의해 소정의 전압 레벨로 차지되고, 라이트 드라이버(141)의 디스차지부(141_b)에 의해 소정의 전압 레벨에서 다시 디스차지되는 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨 변화 형태는, 라이트 펄스(Wpulse)의 형태와 실질적으로 다르게 조절된다.
구체적으로, 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 차지되는 속도는 라이트 펄스(Wpulse)가 예컨대, 로우 레벨에서 하이 레벨로 변하는 속도에 의존하여 변화되나, 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 디스차지되는 속도는 라이트 펄스가 예컨대, 하이 레벨에서 로우 레벨로 변하는 속도와 무관하게 변할 수 있다. 또한, 라이트 펄스(Wpulse)에 응답하여 비휘발성 메모리 셀(MC)을 관통하여 흐르는 라이트 전류(Icell)의 레벨이 증가하는 속도는 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 차지되는 속도에 의존하여 변화되나, 라이트 전류(Icell)의 레벨이 감소하는 속도는 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 디스차지되는 속도에 무관하게 변할 수 있다. 즉, 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 차지되는 것은 라이트 펄스(Wpulse)가 로우 레벨에서 하이 레벨로 변하는 것에 영향을 받아 라이트 전류(Icell)의 레벨이 증가하는 속도에도 영향을 미치는 반면, 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 디스차지되는 것은 라이트 펄스(Wpulse)가 하이 레벨에서 로우 레벨로 변하는 것에 영향을 받지 않으며 라이트 전류(Icell)의 레벨이 감소하는 속도에도 영향을 미치지 않는다.
또한, 본 발명의 실시예들에 따른 메모리 장치에서 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 디스차지 시간(discharge time; td)은 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 차지 시간(charge time; tc)보다 더 길다. 여기서 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 차지 시간(tc)은 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 차지부(141_a)에 의해 소정의 전압 레벨로 차지되는 시간이며, 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 디스차지 시간(td)은 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 디스차지부(141_b)에 의해 소정의 전압 레벨에서 다시 디스차 지되는 시간일 수 있다. 구체적으로, 일정 기간동안 피크 기간을 유지하다가 소정의 기울기를 따라 줄어드는 전류 펄스 또는 순차적으로 감소하는 다수의 스테이지를 포함하는 전류 펄스를 포함하는 셋 펄스가 제공되는 경우뿐만 아니라, 상대적으로 높은 피크 레벨과 상대적으로 좁은 펄스 폭을 갖는 리셋 펄스가 제공되는 경우에도 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 소정의 전압 레벨로 차지되는 시간보다 차지된 소정의 전압 레벨에서 다시 디스차지되는 시간이 상대적으로 더 길 수 있다.
즉, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 라이트 글로벌 비트 라인의 디스차지 시간(td)이 제1 메모리 뱅크(110_1~110_8)의 비휘발성 메모리 셀(MC)을 관통하여 흐르는 전류(Icell)의 휀칭 시간(quenching time; tq)보다 길다. 이러한 디스차지 시간(td)은 휀칭 시간(tq)보다 예컨대, 적어도 2배 이상 충분히 길어서, 비휘발성 메모리 셀(MC)을 관통하여 흐르는 전류(Icell)가 상대적으로 빨리 휀칭되는 것에 비해 라이트 글로벌 비트 라인(WGBL0~WGBLn)은 충분히 천천히 디스차지될 수 있다. 여기서, 휀칭 시간(tq)은 비휘발성 메모리 셀(MC)을 관통하여 흐르는 전류(Icell)의 레벨이 소정의 레벨에서 감소하는 시간을 지칭할 수 있다.
구체적으로, 라이트 글로벌 비트 라인(WGBL0~WGBLn)은 라이트 펄스(Wpulse)를 제공받아 소정의 전압 레벨로 차지된 후 다시 디스차지될 때, 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨이 급격하게 낮아지지 않고 소정의 시간 동안 천천히 낮아지게되는 것이다. 반면에, 라이트 전류(Icell)의 레벨은 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 달리 셋펄스 또는 리셋 펄스에 의존하여 조절되며, 특히 리셋 펄스가 제공되는 경우 짧은 시간 내에 급격하게 줄어들 수 있다.
이에 의해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 비휘발성 메모리 셀(MC)에 셋 데이터 뿐만 아니라 매우 짧은 휀칭 시간을 요구하는 리셋 데이터도 안정적으로 라이트할 수 있다. 또한, 라이트 글로벌 비트 라인(WGBL0~WGBLn)을 통해서 제1 메모리 뱅크(110_1~110_8)의 비휘발성 메모리 셀(MC)에 데이터를 라이트하면서, 리드 글로벌 비트 라인(RGBL0~RGBLn)을 통해서 제2 메모리 뱅크(110_1~110_8)의 비휘발성 메모리 셀(MC)로부터 데이터를 리드하는 경우, 리드 동작에 있어서의 오류를 줄일 수 있다. 이에 대해서는 이하 도 3 및 도 7a 내지 도 7b를 참고하여 구체적으로 설명한다.
도 7a 내지 도 7b는 통상적인 비휘발성 메모리 장치에서 라이트 글로벌 비트 라인에 의한 리드 글로벌 비트 라인의 리드 동작시 오류에 대하여 설명하는 도면이다.
도 3 및 도 7a 내지 도 7b를 참고하면, 통상적인 비휘발성 메모리 장치에서 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨은 라이트 펄스(Wpulse)에 응답하여 조절된다. 구체적으로, 라이트 펄스(Wpulse)가 로우 레벨에서 하이 레벨로 변함에 따라, 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨은 그라운드 전압 레벨에서 소정의 전압 레벨로 차지된다. 또한, 라이트 펄스(Wpulse)가 하이 레벨에서 로우 레벨로 변함에 따라, 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨은 소정의 전압 레벨에서 그라운드 전압 레벨로 디스차지된다.
이에 의해, 라이트 글로벌 비트 라인(WGBL0~WGBLn)에 커플링된 비휘발성 메 모리 셀(MC)을 관통하는 라이트 전류(Icell)의 양이 조절될 수 있다. 구체적으로, 라이트 펄스(Wpulse)가 로우 레벨에서 하이 레벨로 변함에 따라 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 차지되어 라이트 전류(Icell)의 양이 증가하고, 라이트 펄스(Wpulse)가 하이 레벨에서 로우 레벨로 변함에 따라 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 디스차지되어 라이트 전류(Icell)의 양이 감소한다. 다시 말해, 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨 변화 형태 및 라이트 전류(Icell)의 레벨 변화 형태가 라이트 글로벌 비트 라인(WGBL0~WGBLn)에 제공되는 라이트 펄스(Wpulse)의 형태와 실질적으로 유사하게 조절될 수 있는 것이다.
하지만, 상기와 같이 동작하는 비휘발성 메모리 장치는 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨 변화에 의해, 데이터를 리드하는 리드 동작에 오류가 발생할 수 있다. 구체적으로, 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 동작이 수행되는 메모리 뱅크(110_1~110_8) 내의 선택된 로컬 비트 라인(BL0~BL3) 사이 및 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 인접한 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이에는 기생 커패시터(Cp1, Cp2)가 존재하여, 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨 변화가 로컬 비트 라인(BL0~BL3) 및/또는 리드 글로벌 비트 라인(RGBL0~RGBLn)의 레벨에 영향을 미칠 수 있다.
예를 들어, 라이트 펄스(Wpulse)가 하이 레벨에서 로우 레벨로 변함에 따라 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 디스차지되는 경우, 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨이 급격하여 낮아져서 로컬 비트 라인(BL0~BL3) 및/또는 리드 글로벌 비트 라인(RGBL0~RGBLn)의 레벨이 기생 커패시터(Cp1, Cp2)에 의해 도 7a에 도시된 바와 같이 낮아질 수 있다. 이에 의해, 도 7b에 도시된 바와 같이 로컬 비트 라인(BL0~BL3) 또는 리드 글로벌 비트 라인(RGBL0~RGBLn)의 레벨이 낮아지는 경우, 비휘발성 메모리 장치의 리드 회로(145)는 비휘발성 메모리 셀(MC)에 저장된 셀의 저항보다 더 낮은 레벨의 저항 리드하게 된다. 즉, 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨 변화에 의해 비휘발성 메모리 셀(MC)에 저장된 셀의 저항과는 다른 저항을 리드하는 오류가 발생할 수 있는 것이다.
이러한 리드 오류는 특히, 라이트 글로벌 비트 라인(WGBL0~WGBLn)에 상대적으로 높은 피크 레벨과 상대적으로 좁은 펄스 폭을 갖는 리셋 펄스가 제공되는 경우에, 시간에 대한 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨 변화량이 셋 펄스가 제공되는 경우에 비해 상대적으로 더 클 수 있으므로 더 많이 발생할 수 있다. 또한, 리셋 펄스가 제공되는 경우 통상적으로 리셋 펄스가 로우 레벨에서 하이 레벨로 변함에 따라 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 차지되는 시간보다, 리셋 펄스가 하이 레벨에서 로우 레벨로 변함에 따라 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 디스차지되는 시간이 더 짧기 때문에, 리셋 펄스가 하이 레벨에서 로우 레벨로 변하는 경우에 상기 리드 오류가 더 많이 발생할 수 있다.
하지만, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 라이트 펄스(Wpulse)가 하이 레벨에서 로우 레벨로 변하더라도, 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 짧은 시간 내에 디스차지되어 그 레벨이 급격하게 낮아지지 않으므로, 상기와 같은 리드 동작시 오류를 줄일 수 있다. 또한, 라이트 전류(Icell)의 양은 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 달 리 셋펄스 또는 리셋 펄스에 의존하여 조절되며, 특히 리셋 펄스가 제공되는 경우 짧은 시간 내에 그 양이 급격하게 줄어들므로, 비휘발성 메모리 셀(MC)에 소정의 저항 레벨에 대응하는 데이터를 안정적으로 라이트할 수 있다.
이하에서 도 8 및 도 9를 참고하여, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치에 대하여 구체적으로 설명한다.
도 8은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 동작을 나타내는 타이밍도이다.
도 8을 참고하면, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치는 라이트 펄스(Wpulse)를 이용하여 비휘발성 메모리 셀에 소정의 저항 레벨에 대응하는 데이터를 라이트하는 경우, 라이트 글로벌 비트 라인(WGBL0~WGBLn)은 라이트 펄스(Wpulse)를 제공받아 소정의 레벨로 차지된 이후 다시 디스차지되되, 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 디스차지되는 구간(td)과 워드 라인(WL0~WLm)의 디스에이블 구간(tdis)이 적어도 일부 오버랩될 수 있다. 또한, 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 커플링되어 있는 로컬 비트 라인(BL0~BL3)이 디스차지되는 구간 역시 워드 라인(WL0~WLm)의 디스에이블 구간(tdis)과 일부 오버랩될 수 있다.
여기서, 워드 라인(WL0~WLm)의 디스에이블 구간(tdis)은, 워드 라인(WL0~WLm)이 예컨대, 그라운드 전압 레벨과 같은 전압 레벨로 조절되어 인에이블된 이후, 다시 워드 라인(WL0~WLm)이 예컨대, 승압 전압(VPP)과 같은 전압 레벨로 조절되어 디스에이블된 이후의 구간일 수 있다. 또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 상기와 같이 라이트 글로벌 비트 라인(WGBL0~WGBLn)을 통 해서 다수의 메모리 뱅크(110_1~110_8)의 비휘발성 메모리 셀(MC)에 데이터를 라이트하면서, 리드 글로벌 비트 라인(RGBL0~RGBLn)을 통해서 다수의 메모리 뱅크(110_1~110_8) 중 제2 메모리 뱅크(110_1~110_8)의 비휘발성 메모리 셀(MC)로부터 데이터를 리드할 수 있다.
구체적으로, 라이트 동작시 우선, 워드 라인(WL0~WLm)이 로우 디코더(120)를 이용하여 예컨대, 그라운드 전압 레벨과 같은 전압 레벨로 조절되어 워드 라인이 인에이블된다. 또한, 라이트 로컬 비트 라인 선택 회로(151)와 글로벌 비트 라인 선택 회로(도 1의 130 참조)에 의해 로컬 비트 라인(예, BL0)과 라이트 글로벌 비트 라인(예, WGBL0)이 선택되어 라이트될 비휘발성 메모리 셀(MC)이 선택된다. 여기서, 워드 라인(WL0~WLm)은 라이트 글로벌 비트 라인(WGBL0~WGBLn) 및 로컬 비트 라인(BL0~BL3)보다 먼저 선택될 수도 있으며, 경우에 따라 라이트 글로벌 비트 라인(WGBL0~WGBLn) 및 로컬 비트 라인(BL0~BL3)보다 나중에 선택되거나 동시에 선택될 수도 있다.
그리고, 라이트 글로벌 비트 라인(WGBL0~WGBLn)에 제공되는 라이트 펄스(Wpulse)가 로우 레벨에서 하이 레벨로 변함에 따라 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 소정의 전압 레벨로 차지된다. 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 소정의 전압 레벨로 차지됨에 따라, 라이트 전류(Icell)가, 로컬 비트 라인(BL0~BL3)을 개재하여 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 커플링된 비휘발성 메모리 셀(MC)을 관통하여 워드 라인(WL0~WLm)으로 흐르게 된다.
이러한 라이트 전류(Icell)의 레벨은 라이트 펄스(Wpulse)가 로우 레벨에서 하이 레벨로 변함에 따라 증가하며, 라이트 펄스(Wpulse)가 피크 레벨을 유지함에 따라 라이트 전류(Icell) 역시 피크 레벨을 유지할 수 있다.
한편, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치는 라이트 펄스(Wpulse)의 레벨이 로우 레벨로 변하기 전에, 워드 라인(WL0~WLm)이 예컨대, 승압 전원(VPP)과 같은 전압 레벨로 조절되어 워드 라인이 디스에이블된다. 구체적으로, 라이트 펄스(Wpulse)의 레벨이 하이 레벨을 유지하는 동안이나, 하이 레벨에서 로우 레벨로 변하는 동안 워드 라인(WL0~WLm)이 예컨대, 그라운드 레벨에서 승압 전원(VPP)으로 조절되어 워드 라인(WL0~WLm)이 디스에이블될 수 있다. 즉, 라이트 펄스(Wpulse)가 로우 레벨이 되기 전에, 라이트되는 비휘발성 메모리 셀(MC)에 대한 선택이 해제될 수 있는 것이다. 이러한 동작을 구현하는 예시적인 회로에 대해서는 도 9를 참고하여 구체적으로 설명한다.
이에 의해, 워드 라인(WL0~WLm)이 디스에이블되어, 라이트 전류(Icell)가 비휘발성 메모리 셀(MC)을 관통하여 워드 라인(WL0~WLm)으로 빠져나가지 못하게 된다. 즉, 워드 라인(WL0~WLm)이 디스에이블되어 있으므로, 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨 변화에 무관하게 라이트 전류(Icell)의 레벨이 도 8에 도시된 바와 같이 급격하게 떨어질 수 있는 것이다. 반면에, 라이트 글로벌 비트 라인(WGBL0~WGBLn)은 라이트 전류(Icell)의 레벨 변화에 무관하게 예컨대, 라이트 드라이버의 디스차지부(141_b) 등을 이용하여 라이트 전류(Icell)의 휀칭 시간(tq)에 비해 상대적으로 긴 시간동안 천천히 소정의 전압으로 디스차지될 수 있다. 다시 말해, 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 디스차지 시간(td) 및/또는 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 커플링되어 있는 로컬 비트 라인(BL0~BL3)의 디스차지 시간은 비휘발성 메모리 셀(MC)을 관통하여 흐르는 라이트 전류(Icell)의 휀칭 시간(tq)보다 길 수 있다.
따라서 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치는 비휘발성 메모리 셀(MC)을 관통하여 흐르는 라이트 전류(Icell)의 레벨은 짧은 시간 동안에 급격히 낮아지는 반면, 로컬 비트 라인(BL0~BL3) 및/또는 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨은 짧은 시간 동안에 급격하게 낮아지지 않고 소정의 시간 동안 천천히 낮아질 수 있다. 이에 의해, 비휘발성 메모리 셀(MC)에 소정의 저항 레벨에 대응하는 데이터를 안정적으로 라이트하면서도, 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 급격한 레벨 변화에 의한 리드 동작시 오류를 줄일 수 있다.
도 9는 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 나타내는 예시적인 회로도이다. 도 9는 도 8의 비휘발성 메모리 장치의 구동 방법을 구현하기 위한 예시적인 회로도이며, 본 발명이 속하는 당업자에 의해 다앙하게 변형 가능하다.
도 9를 참고하면, 라이트 드라이버(141)는 라이트 신호(P_Wpulse)에 응답하여 라이트 글로벌 비트 라인(WGBL0~WGBLn)에 라이트 펄스(Wpulse)를 제공하며, 차지부(141_a)와 디스차지부(141_b)를 포함한다. 여기서 라이트 신호(P_Wpulse)는 리셋 펄스를 제공하는 리셋 라이트 신호 및 셋 펄스를 제공하는 셋 라이트 신호를 포함할 수 있다.
차지부(141_a)는 라이트 신호(P_Wpulse)에 응답하여 라이트 글로벌 비트 라 인(WGBL0~WGBLn)을 차지시키며, 승압 전원(VPP)과 라이트 글로벌 비트 라인(WGBL0~WGBLn) 사이에 커플링된 차지 트랜지스터(MP1)를 포함할 수 있다. 반면, 디스차지부(141_b)는 차지부(141_a)와는 달리 라이트 신호(P_Wpulse)에 응답하여 라이트 글로벌 비트 라인(WGBL0~WGBLn)을 디스차지시키며, 그라운드 전압과 라이트 글로벌 비트 라인(WGBL0~WGBLn) 사이에 커플링된 디스차지 트랜지스터(MP2)를 포함할 수 있다. 이러한 차지부(141_a) 및 디스차지부(141_b)는 예컨대, 하이 레벨의 라이트 신호(P_Wpulse)에 응답하여 라이트 글로벌 비트 라인(WGBL0~WGBLn)을 차지시키고, 로우 레벨의 라이트 신호(P_Wpulse)에 응답하여 라이트 글로벌 비트 라인(WGBL0~WGBLn)을 디스차지시키는 것과 같이 라이트 신호(P_Wpulse)에 응답하여 상보적으로 동작할 수 있다.
특히, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치에서 라이트 드라이버(141)의 디스차지부(141_b)에서 라이트 글로벌 비트 라인(WGBL0~WGBLn)을 디스차지시키는 속도는 라이트 드라이버(141)의 차지부(141_a)에서 라이트 글로벌 비트 라인(WGBL0~WGBLn)을 차지시키는 속도보다 느릴 수 있다. 즉, 라이트 드라이버(141)의 디스차지부(141_b)를 이용한 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 디스차지 시간(td)은 라이트 드라이브(141)의 차지부(141_a)를 이용한 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 차지 시간(tc)보다 길 수 있다. 이에 의해, 라이트 글로벌 비트 라인(WGBL0~WGBLn)은 차지되는 동안 그 레벨이 짧은 시간 동안 급격하게 높아지는 반면, 라이트 글로벌 비트 라인(WGBL0~WGBLn)은 디스차지되는 동안 그 레벨이 짧은 시간 동안 급격하게 낮아지지 않고 소정의 시간 동안 천천히 낮아질 수 있다.
여기서 디스차지부(141_b)를 이용한 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 디스차지 시간(td)을 차지부(141_a)를 이용한 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 차지 시간(tc)보다 길게 하는 방법은 여러 가지가 있을 수 있다. 예를 들어, 차지 트랜지스터(MP1)보다 디스차지 트랜지스터(MP2)의 게이트에 인가되는 신호의 레벨을 낮게 하거나, 차지 트랜지스터(MP1)보다 디스차지 트랜지스터(MP2)의 저항을 더 크게 할 수 있다. 여기서, 차지 트랜지스터(MP1)보다 디스차지 트랜지스터(MP2)의 저항을 더 크게하는 것은 예컨대, 디스차지 트랜지스터(MP2)의 채널 영역의 도핑 농도를 차지 트랜지스터(MP1)의 채널 영역의 도핑 농도보다 높게 하여 문턱 전압(Vth)을 높게 하거나, 채널 영역의 길이를 줄이거나 채널 영역의 크게 함으로써, 채널 영역의 폭(Width; W)과 길이(Length; L)의 비, 즉 W/L를 크게하여 디스차지 트랜지스터(MP2)보다 차지 트랜지스터(MP1)의 크기를 더 크게 하는 것일 수 있다.
한편, 라이트 로컬 비트 라인 선택 회로(151)는 라이트 로컬 비트 라인 선택 신호(예, WLY00)를 이용하여 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 로컬 비트 라인(BL0~BL3)을 선택적으로 커플링시킨다.
또한, 로우 디코더(120)는 워드 라인 선택 신호(LX0~LXm) 및 라이트 신호(P_Wpulse)를 이용하여 워드 라인(WL0~WLm)의 전압 레벨을 조절하여 워드 라인들(WL0~WLm) 중 적어도 하나의 워드 라인(WL0~WLm)을 선택하며, 풀업 소자(121)와 풀다운 소자(123)를 포함한다.
풀업 소자(121)는 워드 라인 선택 신호(LX0~LXm) 및 라이트 신호(P_Wpulse)를 이용하여 워드 라인(WL0~WLm)을 예컨대, 승압 전원(VPP_X)과 같은 전압 레벨로 조절하여, 워드 라인을 디스에이블시킬 수 있다. 이러한 풀업 소자(121)는 예컨대, 워드 라인(WL0~WLm)과 승압 전원(VPP_X) 사이에 커플링된 PMOS 트랜지스터를 포함할 수 있다.
반면, 풀다운 소자(123)는 워드 라인 선택 신호(LX0~LXm) 및 라이트 신호(P_Wpulse)에 응답하여 워드 라인(WL0~WLm)을 예컨대, 그라운드 전압 레벨과 같은 전압 레벨로 조절하여, 워드 라인을 인에이블시킬 수 있다. 이러한 풀다운 소자(123)는 예컨대, 워드 라인(WL0~WLm)과 그라운드 전압 사이에 커플링되고 NMOS 트랜지스터를 포함할 수 있다.
여기서 풀업 소자(121)의 PMOS 트랜지스터의 게이트 및 풀다운 소자(123)의 NMOS 트랜지스터의 게이트에는 도면에 도시된 바와 같이 워드 라인 선택 신호(LX0~LXm) 및 라이트 신호(P_Wpulse)를 앤드 연산한 신호가 인가될 수 있다. 워드 라인 선택 신호(LX0~LXm) 및 라이트 신호(P_Wpulse)에 따라 풀업 소자(121) 및 풀다운 소자(123)에 제공되는 신호(LX')를 정리하면 하기 표 1과 같다.
LX L L H H
P_Wpulse L H H L
LX' L L H L
표 1을 참고하면, 라이트 신호(P_Wpulse) 및 워드 라인 선택 신호(LX0~LXm)의 레벨이 모두 하이 레벨인 경우에만, 풀업 소자(121) 및 풀다운 소자(123)에 제공되는 신호(LX')가 하이 레벨이 된다. 이에 따라, 풀업 소자(121)는 디스에이블되고 풀다운 소자(123)는 인에이블되어, 워드 라인(WL0~WLm)이 예컨대, 그라운드 전압 레벨과 같은 전압 레벨로 조절되어 인에이블될 수 있다.
반면에, 라이트 신호(P_Wpulse)가 하이 레벨에서 로우 레벨로 변함에 따라, 워드 라인 선택 신호(LX0~LXm)의 레벨에 상관없이 풀업 소자(121) 및 풀다운 소자(123)에 제공되는 신호(LX')가 로우 레벨이 된다. 이에 따라, 풀다운 소자(123)는 디스에이블되고 풀업 소자(121)가 인에이블되어, 워드 라인(WL0~WLm)이 예컨대, 승압 전원(VPP_X)과 같은 전압 레벨로 조절되어 디스에이블될 수 있다.
이에 의해, 라이트 전류(Icell)의 레벨은 도 8에 도시된 바와 같이 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨 변화에 무관하게 급격하게 떨어될 수 있다. 또한, 로우 레벨의 라이트 신호(P_Wpulse)에 응답하여 라이트 드라이버(141)의 디스차지부(141_b)는 라이트 글로벌 비트 라인(WGBL0~WGBLn)을 상대적으로 느리게 디스차지시키므로, 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨이 짧은 시간 동안에 급격하게 낮아지지 않고 소정의 시간 동안 천천히 낮아질 수 있다.
이하에서 도 10 및 도 11을 참고하여, 본 발명의 몇몇 다른 실시예들에 따른 비휘발성 메모리 장치에 대하여 구체적으로 설명한다.
도 10은 본 발명의 몇몇 다른 실시예들에 따른 비휘발성 메모리 장치의 동작을 나타내는 타이밍도이다.
도 10의 실시예에 따른 비휘발성 메모리 장치는 도 8의 실시예에 따른 비휘발성 메모리 장치와 달리 로컬 비트 라인(BL0~BL3)과 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 디커플링(decoupling)을 이용하여, 도 5에 도시된 바와 같이 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨, 라이트 전류(Icell) 및 리드 글로벌 비트 라인(RGBL0~RGBLn)의 레벨을 구현할 수 있다. 이하에서 설명의 편의를 위하여, 도 8의 실시예에서와 실질적으로 동일한 동작에 대한 구체적인 설명은 생략하기로 한다.
도 10을 참고하면, 본 발명의 몇몇 다른 실시예들에 따른 비휘발성 메모리 장치는 라이트 펄스(Wpulse)를 이용하여 비휘발성 메모리 셀에 소정의 저항 레벨에 대응하는 데이터를 라이트하는 경우, 라이트 글로벌 비트 라인(WGBL0~WBGLn)은 라이트 펄스(Wpulse)를 제공받아 소정의 레벨로 차지된 이후 다시 디스차지되되, 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 디스차지되는 구간(td)이 로컬 비트 라인(BL0~BL3) 및 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 디커플링되는 구간(tdc)과 적어도 일부 오버랩된다. 여기서, 로컬 비트 라인(BL0~BL3) 및 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 디커플링되는 구간(tdc)은, 라이트 로컬 비트 라인 선택 회로에 의해 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 선택된 로컬 비트 라인(BL0~BL3)이 커플링된 이후, 다시 라이트 로컬 비트 라인(BL0~BL3)과 상기 로컬 비트 라인(BL0~BL3)이 디스커플링된 이후의 구간일 수 있다. 또한, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치는 상기와 같이 라이트 글로벌 비트 라인(WGBL0~WGBLn)을 통해서 다수의 메모리 뱅크(110_1~110_8)의 비휘발성 메모리 셀(MC)에 데이터를 라이트하면서, 리드 글로벌 비트 라인(RGBL0~RGBLn)을 통해서 다수의 메모리 뱅크(110_1~110_8) 중 제2 메모리 뱅크(110_1~110_8)의 비휘발성 메모리 셀(MC)로부터 데이터를 리드할 수 있다.
구체적으로, 라이트 동작시 우선, 워드 라인(WL0~WLm)이 로우 디코더(120)를 이용하여 예컨대, 그라운드 전압 레벨과 같은 전압 레벨로 조절되어 워드 라인이 인에이블되고, 라이트 로컬 비트 라인 선택 회로(151)와 글로벌 비트 라인 선택 회로(도 1의 130 참조)에 의해 로컬 비트 라인(예, BL0)과 라이트 글로벌 비트 라인(예, WGBL0)이 선택되어 라이트될 비휘발성 메모리 셀(MC)이 선택된다.
그리고, 라이트 글로벌 비트 라인(WGBL0~WGBLn)에 제공되는 라이트 펄스(Wpulse)가 로우 레벨에서 하이 레벨로 변함에 따라 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 소정의 전압 레벨로 차지된다. 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 소정의 전압 레벨로 차지됨에 따라, 라이트 전류(Icell)가 로컬 비트 라인(BL0~BL3)을 개재하여 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 커플링된 비휘발성 메모리 셀(MC)을 관통하여 워드 라인(WL0~WLm)으로 흐르게 된다.
한편, 본 발명의 몇몇 다른 실시예들에 따른 비휘발성 메모리 장치는 라이트 펄스(Wpulse)의 레벨이 로우 레벨로 변하기 전에, 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 로컬 비트 라인(BL0~BL3)이 디커플링된다. 구체적으로, 라이트 펄스(Wpulse)의 레벨이 하이 레벨을 유지하는 동안이나, 하이 레벨에서 로우 레벨로 변하는 동안 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 로컬 비트 라인(BL0~BL3)은 라이트 로컬 비트 라인 선택 회로(151)에 의해 디커플링된다. 즉, 라이트 펄스(Wpulse)가 로우 레벨이 되기 전에, 라이트되는 비휘발성 메모리 셀(MC)에 대한 선택이 해제되는 것이다. 이러한 동작을 구현하는 예시적인 회로에 대해서는 도 11을 참고하여 구체적으로 설명한다.
이에 의해, 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 비휘발성 메모리 셀(MC)이 디커플링되어, 라이트 전류(Icell)가 비휘발성 메모리 셀(MC)을 관통하여 워드 라인(WL0~WLm)으로 흐르는 라이트 전류(Icell)의 레벨이 낮아지게 된다. 즉, 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 로컬 비트 라인(BL0~BL3) 또는 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 비휘발성 메모리 셀(MC)이 서로 디커플링되어 있으므로, 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨 변화에 무관하게 라이트 전류(Icell)의 레벨이 도 8에 도시된 바와 같이 급격하게 떨어질 수 있는 것이다. 반면에, 라이트 글로벌 비트 라인(WGBL0~WGBLn)은 라이트 전류(Icell)의 레벨 변화에 무관하게 예컨대, 라이트 드라이버의 디스차지부(141_b) 등을 이용하여 라이트 전류(Icell)의 휀칭 시간(tq)에 비해 상대적으로 긴 시간동안 천천히 소정의 전압 디스차지될 수 있다. 다시 말해, 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 디스차지 시간(td)은 비휘발성 메모리 셀(MC)을 관통하여 흐르는 라이트 전류(Icell)의 휀칭 시간(tq) 또는 로컬 비트 라인(BL0~BL3)의 디스차지 시간보다 길 수 있다.
따라서 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치는 비휘발성 메모리 셀(MC)을 관통하여 흐르는 라이트 전류(Icell)의 레벨 및/또는 로컬 비트 라인(BL0~BL3)의 레벨은 짧은 시간 동안에 급격히 낮아지는 반면, 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨은 짧은 시간 동안에 급격하게 낮아지지 않고 소정의 시간 동안 천천히 낮아질 수 있다. 이에 의해, 비휘발성 메모리 셀(MC)에 소정의 저항 레벨에 대응하는 데이터를 안정적으로 라이트하면서도, 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 급격한 레벨 변화에 의한 리드 동작시 오류를 줄일 수 있다.
도 11은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 나타내는 예시적인 회로도이다. 도 11은 도 10의 비휘발성 메모리 장치의 구동 방법을 구현하기 위한 예시적인 회로도이며, 본 발명이 속하는 당업자에 의해 다앙하게 변형 가능하다.
도 11을 참고하면, 도 11의 실시예에 따른 예시적인 회로가 도 9의 실시예에 따른 예시적인 회로와 실질적으로 유사하나, 라이트 로컬 비트 라인 선택 회로(151)가 라이트 로컬 비트 라인 선택 신호(예, WLY00) 및 라이트 신호(P_Wpulse)를 이용하여, 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 로컬 비트 라인(BL0~BL3)을 커플링시키는 차이점이 있을 수 있다. 또한 도 9의 실시예와 달리 도 11의 실시예에서, 로우 디코더(120)는 워드 라인 선택 신호(예, LXm)만을 이용하여 워드 라인(WL0~WLm)의 전압 레벨을 조절할 수 있다. 이하에서 설명의 편의를 위하여, 도 9의 실시예서와 실질적으로 동일한 구성 요소에 대한 구체적인 설명은 생략하기로 한다.
구체적으로, 라이트 로컬 비트 라인 선택 회로(151)는 라이트 신호(P_Wpulse) 및 라이트 로컬 선택 신호(WLY00~WLY73)를 이용하여, 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 로컬 비트 라인(BL0~BL3)을 선택적으로 커플링시킨다. 이러한 라이트 로컬 비트 라인 선택 회로(151)는 예컨대, 각 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 다수의 로컬 비트 라인(BL0~BL3) 사이에 개재된 다수의 선택 소자(예, NMOS 트랜지스터)를 포함할 수 있다.
여기서 라이트 로컬 비트 라인 선택 회로(151)의 선택 소자의 게이트에는 도면에 도시된 바와 같이 라이트 로컬 비트 라인 선택 신호(WLY00~WLY73) 및 라이트 신호(P_Wpulse)를 앤드 연산한 신호(WLY'00~WLY'73)가 인가될 수 있다. 라이트 로컬 비트 라인 선택 신호(WLY00~WLY73) 및 라이트 신호(P_Wpulse)에 따라 선택 소자에 제공되는 신호(WLY'00~WLY'73)를 정리하면 하기 표 2와 같다.
WLY L L H H
P_Wpulse L H H L
WLY' L L H L
표 2를 참고하면, 라이트 신호(P_Wpulse) 및 라이트 로컬 비트 라인 선택 신호(WLY00~WLY73)의 레벨이 모두 하이 레벨인 경우에만, 라이트 로컬 비트 라인 선택 회로(151)의 선택 소자에 제공되는 신호(WLY'00~WLY'73)가 하이 레벨이 된다. 이에 따라, 선택 소자가 인에이블되어, 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 로컬 비트 라인(BL0~BL3) 및/또는 비휘발성 메모리 셀(MC)이 커플링될 수 있다.
반면에, 라이트 신호(P_Wpulse)가 하이 레벨에서 로우 레벨로 변함에 따라, 라이트 로컬 비트 라인 선택 신호(WLY00~WLY73)의 레벨에 상관없이 선택 소자에 제공되는 신호(WLY'00~WLY'73)가 로우 레벨이 된다. 이에 따라, 선택 소자가 디스에이블되어, 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 로컬 비트 라인(BL0~BL3) 및/또는 비휘발성 메모리 셀(MC)이 디커플링될 수 있다.
이에 의해, 라이트 전류(Icell)의 레벨은 도 10에 도시된 바와 같이 워드 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨 변화에 무관하게 급격하게 떨어지게 된다. 또한, 로우 레벨의 라이트 신호(P_Wpulse)에 응답하여 라이트 드라이버(141)의 디스차지부(141_b)는 라이트 글로벌 비트 라인(WGBL0~WGBLn)을 상대적으로 느리게 디스차지시키므로, 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨이 짧은 시간 동안에 급격하게 낮아지지 않고 소정의 시간 동안 천천히 낮아질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1 및 도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도 및 회로도이다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 라이트 동작 및/또는 리드 동작을 설명하는 도면이다.
도 4는 라이트 동작시 비휘발성 메모리 셀에 포함된 상변화 물질을 상변화시키기 위한 컨디션을 설명하는 도면이다.
도 5는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작을 설명하는 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 라이트 동작 및/또는 리드 동작을 설명하는 도면이다.
도 7a 내지 도 7b는 통상적인 비휘발성 메모리 장치에서 라이트 글로벌 비트 라인에 의한 리드 글로벌 비트 라인의 리드 동작시 오류에 대하여 설명하는 도면이다.
도 8은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 동작을 나타내는 타이밍도이다.
도 9는 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 나타내는 예시적인 회로도이다.
도 10은 본 발명의 몇몇 다른 실시예들에 따른 비휘발성 메모리 장치의 동작을 나타내는 타이밍도이다.
도 11은 본 발명의 몇몇 다른 실시예들에 따른 비휘발성 메모리 장치를 나타내는 예시적인 회로도이다
(도면의 주요부분에 대한 부호의 설명)
110_1~110_8: 메모리 뱅크 120: 로우 드라이버
130: 글로벌 비트 라인 선택 회로 140: 입출력 회로
141: 라이트 드라이버 141_a: 차지부
141_b: 디스차지부 143: 리드 회로
150: 로컬 비트 라인 선택 회로
151: 라이트 로컬 비트 라인 선택 회로
153: 리드 로컬 비트 라인 선택 회로

Claims (36)

  1. 다수의 메모리 뱅크로서, 상기 각 메모리 뱅크는 저장되는 데이터에 따라 서로 다른 저항 레벨을 갖는 다수의 비휘발성 메모리 셀을 포함하는 다수의 메모리 뱅크;
    상기 다수의 메모리 뱅크에 공유되도록 배치된 라이트 글로벌 비트 라인; 및
    상기 다수의 메모리 뱅크에 공유되도록 배치된 리드 글로벌 비트 라인을 포함하되,
    상기 라이트 글로벌 비트 라인을 통해서 상기 다수의 메모리 뱅크 중 제1 메모리 뱅크의 비휘발성 메모리 셀에 데이터를 라이트하면서, 상기 리드 글로벌 비트 라인을 통해서 상기 다수의 메모리 뱅크 중 제2 메모리 뱅크의 비휘발성 메모리 셀로부터 데이터를 리드하는 경우,
    상기 라이트 글로벌 비트 라인의 디스차지 시간(discharge time)은, 상기 제1 메모리 뱅크의 비휘발성 메모리 셀을 관통하여 흐르는 전류의 휀칭 시간(quenching time)보다 긴 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 디스차지 시간은 상기 휀칭 시간보다 적어도 2배 이상인 비휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 라이트 글로벌 비트 라인을 차지시키는 차지부 및 상기 라이트 글로벌 비트 라인을 디스차지시키는 디스차지부를 포함하는 라이트 드라이버를 더 포함하되,
    상기 디스차지부를 이용한 상기 라이트 글로벌 비트 라인의 디스차지 시간은 상기 차지부를 이용한 상기 라이트 글로벌 비트 라인의 차지 시간보다 긴 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    다수의 로컬 비트 라인으로서, 상기 각 로컬 비트 라인은 상기 메모리 뱅크 내의 비휘발성 메모리 셀들의 열과 커플링되는 다수의 로컬 비트 라인과
    다수의 라이트 로컬 비트 라인 선택 회로로서, 상기 각 라이트 로컬 비트 라인 선택 회로는 상기 라이트 글로벌 비트 라인과 상기 다수의 로컬 비트 라인을 선택적으로 커플링시키는 다수의 라이트 로컬 비트 라인 선택 회로를 더 포함하되,
    상기 제1 메모리 뱅크의 비휘발성 메모리 셀에 데이터를 라이트하는 경우, 상기 라이트 글로벌 비트 라인은 적어도 두개의 라이트 로컬 비트 라인 선택 회로를 통하여 상기 제1 메모리 뱅크의 비휘발성 메모리 셀과 커플링되는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 제1 메모리 뱅크의 비휘발성 메모리 셀에 라이트되는 데이터는 리셋 데이터인 비휘발성 메모리 장치.
  6. 삭제
  7. 다수의 메모리 뱅크로서, 상기 각 메모리 뱅크는 저장되는 데이터에 따라 서로 다른 저항 레벨을 갖는 다수의 비휘발성 메모리 셀의 행렬을 포함하는 다수의 메모리 뱅크; 및
    다수의 라이트 글로벌 비트 라인으로서, 상기 각 라이트 글로벌 비트 라인은 상기 다수의 메모리 뱅크에 공유되도록 배치되며, 상기 다수의 메모리 뱅크 내에 데이터를 라이트할 경우 사용되는 다수의 라이트 글로벌 비트 라인을 포함하되,
    라이트 펄스를 이용하여 상기 비휘발성 메모리 셀에 데이터를 라이트하는 경우, 상기 라이트 글로벌 비트 라인은 상기 라이트 펄스를 제공받아 일정 레벨로 차지된 이후 디스차지되며,
    상기 라이트 펄스에 응답하여 상기 비휘발성 메모리 셀을 관통하여 흐르는 라이트 전류의 레벨이 증가하는 속도는 상기 라이트 글로벌 비트 라인이 차지되는 속도에 의존하여 변하나, 상기 라이트 전류의 레벨이 감소하는 속도는 상기 라이트 글로벌 비트 라인이 디스차지되는 속도와 무관하게 변하는 비휘발성 메모리 장치.
  8. 제 7항에 있어서,
    다수의 리드 글로벌 비트 라인들로서, 상기 각 리드 글로벌 비트 라인은 상기 다수의 메모리 뱅크에 공유되도록 배치되며, 상기 다수의 메모리 뱅크에서 데이터를 리드할 경우 사용되는 리드 글로벌 비트 라인을 더 포함하되,
    상기 라이트 글로벌 비트 라인을 통해서 상기 다수의 메모리 뱅크 중 제1 메모리 뱅크의 비휘발성 메모리 셀에 데이터를 라이트하면서, 상기 리드 글로벌 비트 라인을 통해서 상기 다수의 메모리 뱅크 중 제2 메모리 뱅크의 비휘발성 메모리 셀로부터 데이터를 리드하는 비휘발성 메모리 장치.
  9. 제 7항에 있어서,
    라이트 신호에 응답하여 상기 라이트 펄스를 상기 라이트 글로벌 비트 라인에 제공하는 라이트 드라이버를 더 포함하되,
    상기 라이트 드라이버는 상기 라이트 글로벌 비트 라인을 차지시키는 차지부와 상기 라이트 글로벌 비트 라인을 디스차지시키는 디스차지부를 포함하는 비휘발성 메모리 장치.
  10. 제 9항에 있어서,
    상기 디스차지부를 이용한 상기 라이트 글로벌 비트 라인의 디스차지 시간은 상기 차지부를 이용한 상기 라이트 글로벌 비트 라인의 차지 시간보다 긴 비휘발성 메모리 장치.
  11. 제 7항에 있어서,
    다수의 로컬 비트 라인으로서, 상기 각 로컬 비트 라인은 상기 메모리 뱅크 내의 다수의 비휘발성 메모리 셀의 열과 커플링되는 다수의 로컬 비트 라인과
    상기 라이트 글로벌 비트 라인과 상기 로컬 비트 라인을 선택적으로 커플링시키는 라이트 로컬 비트 라인 선택 회로를 더 포함하되,
    상기 라이트 글로벌 비트 라인이 디스차지되는 구간과 상기 로컬 비트 라인 및 상기 라이트 글로벌 비트 라인이 디커플링되는 구간이 적어도 일부 오버랩되는 비휘발성 메모리 장치.
  12. 제 7항에 있어서,
    다수의 워드 라인으로서, 상기 각 워드 라인은 상기 메모리 뱅크 내의 다수의 비휘발성 메모리 셀의 행과 커플링되는 다수의 워드 라인을 더 포함하되,
    상기 워드 라인이 디스에이블되는 구간과 상기 라이트 글로벌 비트 라인이 디스차지되는 구간이 적어도 일부 오버랩되는 비휘발성 메모리 장치.
  13. 제 7항에 있어서,
    다수의 로컬 비트 라인으로서, 상기 각 로컬 비트 라인은 상기 메모리 뱅크 내의 비휘발성 메모리 셀들의 열과 커플링되는 다수의 로컬 비트 라인과
    다수의 라이트 로컬 비트 라인 선택 회로로서, 상기 각 라이트 로컬 비트 라 인 선택 회로는 상기 라이트 글로벌 비트 라인과 상기 다수의 로컬 비트 라인을 선택적으로 커플링시키는 라이트 로컬 비트 라인 선택 회로를 더 포함하되,
    상기 비휘발성 메모리 셀에 데이터를 라이트하는 경우, 상기 라이트 글로벌 비트 라인은 적어도 두개의 라이트 로컬 비트 라인 선택 회로를 통하여 상기 비휘발성 메모리 셀과 커플링되는 비휘발성 메모리 장치.
  14. 삭제
  15. 삭제
  16. 다수의 메모리 뱅크로서, 상기 각 메모리 뱅크는 저장되는 데이터에 따라 서로 다른 저항 레벨을 갖는 다수의 비휘발성 메모리 셀의 행렬을 포함하는 다수의 메모리 뱅크;
    다수의 라이트 글로벌 비트 라인으로서, 상기 각 라이트 글로벌 비트 라인은 상기 다수의 메모리 뱅크에 공유되도록 배치되며, 상기 다수의 메모리 뱅크 내에 데이터를 라이트할 경우 사용되는 다수의 라이트 글로벌 비트 라인;
    다수의 로컬 비트 라인으로서, 상기 각 로컬 비트 라인은 상기 메모리 뱅크 내의 비휘발성 메모리 셀들의 열과 커플링되는 다수의 로컬 비트 라인; 및
    상기 각 라이트 글로벌 비트 라인과 상기 다수의 로컬 비트 라인을 선택적으로 커플링시키는 라이트 로컬 비트 라인 선택 회로를 포함하되,
    라이트 펄스를 이용하여 상기 비휘발성 메모리 셀에 데이터를 라이트하는 경우, 상기 라이트 글로벌 비트 라인은 상기 라이트 펄스를 제공받아 일정 레벨로 차지된 이후 디스차지되며,
    상기 라이트 글로벌 비트 라인이 디스차지되는 구간과 상기 로컬 비트 라인 및 상기 라이트 글로벌 비트 라인이 디커플링되는 구간이 적어도 일부 오버랩되는 비휘발성 메모리 장치.
  17. 제 16항에 있어서,
    다수의 리드 글로벌 비트 라인들로서, 상기 각 리드 글로벌 비트 라인은 상기 다수의 메모리 뱅크에 공유되도록 배치되며, 상기 다수의 메모리 뱅크에서 데이터를 리드할 경우 사용되는 리드 글로벌 비트 라인을 더 포함하되,
    상기 라이트 글로벌 비트 라인을 통해서 상기 다수의 메모리 뱅크 중 제1 메모리 뱅크의 비휘발성 메모리 셀에 데이터를 라이트하면서, 상기 리드 글로벌 비트 라인을 통해서 상기 다수의 메모리 뱅크 중 제2 메모리 뱅크의 비휘발성 메모리 셀로부터 데이터를 리드하는 비휘발성 메모리 장치.
  18. 제 16항에 있어서,
    라이트 신호에 응답하여 상기 라이트 펄스를 상기 라이트 글로벌 비트 라인에 제공하는 라이트 드라이버를 더 포함하는 비휘발성 메모리 장치.
  19. 제 18항에 있어서,
    상기 라이트 드라이버는 상기 라이트 글로벌 비트 라인을 차지시키는 차지부와 상기 라이트 글로벌 비트 라인을 디스차지시키는 디스차지부를 포함하되,
    상기 디스차지부를 이용한 상기 라이트 글로벌 비트 라인의 디스차지 시간은 상기 차지부를 이용한 상기 라이트 글로벌 비트 라인의 차지 시간보다 긴 비휘발성 메모리 장치.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 다수의 메모리 뱅크로서, 상기 각 메모리 뱅크는 저장되는 데이터에 따라 서로 다른 저항 레벨을 갖는 다수의 비휘발성 메모리 셀의 행렬을 포함하는 다수의 메모리 뱅크;
    다수의 라이트 글로벌 비트 라인으로서, 상기 각 라이트 글로벌 비트 라인은 상기 다수의 메모리 뱅크에 공유되도록 배치되며, 상기 다수의 메모리 뱅크 내에 데이터를 라이트할 경우 사용되는 다수의 라이트 글로벌 비트 라인; 및
    다수의 로컬 비트 라인으로서, 상기 각 로컬 비트 라인은 상기 메모리 뱅크 내의 비휘발성 메모리 셀들의 열과 커플링되는 다수의 로컬 비트 라인을 포함하되,
    상기 라이트 글로벌 비트 라인을 통해서 상기 비휘발성 메모리 셀에 데이터를 라이트하는 경우, 상기 라이트 글로벌 비트 라인의 디스차지 시간은 상기 로컬 비트 라인의 디스차지 시간보다 긴 비휘발성 메모리 장치.
  27. 제 26항에 있어서,
    다수의 리드 글로벌 비트 라인들로서, 상기 각 리드 글로벌 비트 라인은 상기 다수의 메모리 뱅크에 공유되도록 배치되며, 상기 다수의 메모리 뱅크에서 데이터를 리드할 경우 사용되는 리드 글로벌 비트 라인을 더 포함하되,
    상기 라이트 글로벌 비트 라인을 통해서 상기 다수의 메모리 뱅크 중 제1 메모리 뱅크의 비휘발성 메모리 셀에 데이터를 라이트하면서, 상기 리드 글로벌 비트 라인을 통해서 상기 다수의 메모리 뱅크 중 제2 메모리 뱅크의 비휘발성 메모리 셀로부터 데이터를 리드하는 비휘발성 메모리 장치.
  28. 삭제
  29. 삭제
  30. 삭제
  31. 다수의 메모리 뱅크로, 각 메모리 뱅크는 저장되는 데이터에 따라 서로 다른 저항 레벨을 갖는 다수의 비휘발성 메모리 셀의 행렬을 포함하는 다수의 메모리 뱅크;
    다수의 라이트 글로벌 비트 라인로서, 상기 각 라이트 글로벌 비트 라인은 상기 다수의 메모리 뱅크에 공유되도록 배치되며, 상기 다수의 메모리 뱅크 내에 데이터를 라이트할 경우 사용되는 다수의 라이트 글로벌 비트 라인;
    다수의 로컬 비트 라인으로서, 상기 각 로컬 비트 라인은 상기 메모리 뱅크 내의 비휘발성 메모리 셀들의 열과 커플링되는 다수의 로컬 비트 라인;
    상기 비휘발성 메모리 셀에 데이터를 라이트하는 경우 라이트 신호에 응답하여 라이트 펄스를 상기 라이트 글로벌 비트 라인에 제공하는 라이트 드라이버; 및
    라이트 로컬 선택 신호 및 상기 라이트 신호를 이용하여, 상기 라이트 글로벌 비트 라인과 상기 로컬 비트 라인을 선택적으로 커플링시키는 라이트 로컬 비트 라인 선택 회로를 포함하는 비휘발성 메모리 장치.
  32. 제 31항에 있어서,
    상기 라이트 드라이버는 상기 라이트 글로벌 비트 라인을 차지시키는 차지부와 상기 글로벌 비트 라인을 디스차지시키는 디스차지부를 포함하되,
    상기 디스차지부를 이용한 상기 라이트 글로벌 비트 라인의 디스차지 시간은 상기 차지부를 이용한 상기 라이트 글로벌 비트 라인의 차지 시간보다 긴 비휘발성 메모리 장치.
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