KR20100064714A - 저항체를 이용한 비휘발성 메모리 장치 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 Download PDF

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Abstract

저항체를 이용한 비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치는 다수의 메모리 뱅크로서, 각 메모리 뱅크는 다수의 비휘발성 메모리 셀을 포함하는 다수의 메모리 뱅크, 다수의 메모리 뱅크에 공유되도록 배치된 제1 라이트 글로벌 비트 라인, 다수의 메모리 뱅크에 공유되도록 배치된 제1 리드 글로벌 비트 라인 및 제1 라이트 글로벌 비트 라인과 제1 리드 글로벌 비트 라인 사이에 배치된 더미(dummy) 글로벌 비트 라인을 포함한다.
상변화 메모리 장치, 라이트 글로벌 비트 라인, 리드 글로벌 비트 라인

Description

저항체를 이용한 비휘발성 메모리 장치{Nonvolatile memory device using variable resistive element}
본 발명은 저항체를 이용한 비휘발성 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 장치를 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
본 발명이 해결하고자 하는 과제는, 라이트 동작 및/또는 리드 동작시 퍼포먼스(performance)가 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 태양에 따른 비휘발성 메모리 장치는 다수의 메모리 뱅크로서, 각 메모리 뱅크는 다수의 비휘발성 메모리 셀을 포함하는 다수의 메모리 뱅크, 다수의 메모리 뱅크에 공유되도록 배치된 제1 라이트 글로벌 비트 라인, 다수의 메모리 뱅크에 공유되도록 배치된 제1 리드 글로벌 비트 라인 및 제1 라이트 글로벌 비트 라인과 제1 리드 글로벌 비트 라인 사이에 배치된 더미(dummy) 글로벌 비트 라인을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발 명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상 의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM), 자기 메모리 장치(MRAM; Mmagnetic RAM)와 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 블록도이다. 도 2는 도 1의 메모리 뱅크를 설명하기 위한 개략적인 회로도이다. 도 3은 도 1의 라이트 글로벌 비트 라인, 그라운드 라인, 더미 글로벌 비트 라인 및 리드 글로벌 비트 라인의 배치를 설명하는 도면이다.
도 1에서는 설명의 편의상 8개의 메모리 뱅크를 예시적으로 도시하였으나 이에 한정하는 것은 아니며, 메모리 뱅크의 수는 설계자의 요구에 따라 다양하게 달라질 수 있음을 이해할 수 있을 것이다. 또한, 도 2에서는 설명의 편의상 도 1의 그라운드 라인과 더미 글로벌 비트 라인을 생략하여 도시하였다. 그리고 도 2에서는 설명의 편의상 제1 라이트 글로벌 비트 라인(WGBL0)과 제1 리드 글로벌 비트 라 인(RGBL0)에 커플링된 비휘발성 메모리 셀만을 도시하였으나 이에 한정하는 것은 아니며, 다른 라이트 글로벌 비트 라인 및 다른 리드 글로벌 비트 라인에도 동일한 구조로 비휘발성 메모리 셀이 커플링될 수 있음을 이해할 수 있을 것이다.
도 1 및 도 2를 참고하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 다수의 메모리 뱅크(110_1~110_8), 라이트 글로벌 비트 라인(WGBL0~WGBLn), 그라운드 라인(ground line)(GNDL), 더미(dummy) 글로벌 비트 라인(DGBL), 리드 글로벌 비트 라인(RGBL0~RGBLn), 로우 드라이버(120) 및 입출력 회로(200)를 포함한다.
각 메모리 뱅크(110_1~110_8)는 다수의 비휘발성 메모리 셀(MC)의 행렬을 포함한다. 다수의 비휘발성 메모리 셀(MC)의 행(row)은 각 워드 라인(WL0~WLm)과 커플링되고, 다수의 비휘발성 메모리 셀(MC)의 열(column)은 비트 라인과 커플링된다.
비휘발성 메모리 셀(MC)은 결정 상태 또는 비정질 상태에 따라 서로 다른 저항값을 갖는 상변화 물질을 구비하는 가변 저항 소자(RC)와, 가변 저항 소자(RC)에 흐르는 전류를 제어하는 억세스 소자(AC)를 포함할 수 있다. 여기서, 억세스 소자(AC)는 가변 저항 소자(RC)와 직렬로 커플링된 다이오드, 트랜지스터 등일 수 있다. 도 2에서는 예시적으로 억세스 소자(AC)로서 다이오드를 도시하였으나, 이에 한정되는 것은 아니다. 이와 같이 억세스 소자(AC)로서 다이오드를 사용하는 상변화 비휘발성 메모리 셀을 다이오드 제어 상변화 비휘발성 메모리 셀(diode-controlled PRAM cell)이라고 한다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
여기서, 비휘발성 메모리 셀(MC)은 가변 저항 소자(RC)가 셋 저항 상태 또는 리셋 저항 상태로 세팅되어 1 비트(bit)의 데이터를 저장할 수 있다. 하지만, 이에 한정하는 것은 아니며, 각 비휘발성 메모리 셀의 가변 저항 소자(RC)가 멀티 레벨로 세팅되는 멀티 레벨 메모리 셀(multy-level memory cell; MLC)로 구성되어, 1 비트 이상의 데이터가 저장될 수도 있다.
각 워드 라인(WL0~WLm)은 다수의 비휘발성 메모리 셀(MC)의 행과 커플링되며, 글로벌 비트 라인과 달리 다수의 메모리 뱅크(110_1~110_8) 중 하나의 메모리 뱅크에 배치된다. 한편, 도면에는 도시하지 않았으나 이러한 워드 라인은 비휘발성 메모리 장치가 대용량화, 고집적화됨에 따라 메인 워드 라인과 서브 워드 라인을 이용한 계층적(hierarchiacal) 워드 라인 구조로 구현될 수 있다.
다수의 워드 라인(WL0~WLm)은 로우 드라이버(120)에 의해 전압 레벨이 조절되며, 이에 의해 다수의 워드 라인(WL0~WLm) 중에서 적어도 하나의 워드 라인이 선택될 수 있다. 구체적으로, 로우 드라이버(120)는 로우 어드레스에 응답하여 워드 라인(WL0~WLm)을 예컨대, 그라운드 전압 레벨로 조절하여 워드 라인(WL0~WLm)을 인에이블시키거나, 워드 라인(WL0~WLm)을 예컨대, 승압 전원 레벨로 조절하여 워드 라인을 디스에이블시킬 수 있다.
한편, 비트 라인 또한 비휘발성 메모리 장치가 대용량화, 고집적화됨에 따라, 글로벌 비트 라인과 로컬 비트 라인(BL0~BLk)을 이용한 계층적 비트 라인 구조로 구현될 수 있다. 특히, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 각 글로벌 비트 라인은 도 1에 도시된 바와 같이 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)을 포함할 수 있다.
라이트 글로벌 비트 라인(WGBL0~WGBLn)은 다수의 메모리 뱅크(110_1~110_8)에 공유되도록 배치되어, 다수의 메모리 뱅크(110_1~110_8) 내에 데이터를 라이트할 경우 사용된다. 구체적으로, 글로벌 비트 라인 선택 회로(130)에 의해 선택된 라이트 글로벌 비트 라인(WGBL0~WGBLn)은 라이트 로컬 비트 라인 선택 신호(WLY)에 의해 동작하는 라이트 로컬 비트 라인 선택 회로(141)에 의해 로컬 비트 라인(BL0~BLk)과 선택적으로 커플링되며, 라이트 회로(210)로부터 선택된 비휘발성 메모리 셀(MC)에 데이터를 라이트하는 경우 사용될 수 있다.
반면, 리드 글로벌 비트 라인(RGBL0~RGBLn)은 다수의 메모리 뱅크(110_1~110_8)에 공유되도록 배치되어, 다수의 메모리 뱅크(110_1~110_8)로부터 데이터를 리드할 경우 사용된다. 구체적으로, 글로벌 비트 라인 선택 회로(130)에 의해 선택된 리드 글로벌 비트 라인(RGBL0~RGBLn)은 리드 글로벌 비트 라인 선택 신호(RLY)에 의해 동작하는 리드 글로벌 비트 라인 선택 회로(143)에 의해 로컬 비트 라인(BL0~BLk)과 선택적으로 커플링되며, 리드 회로(220)에서 선택된 비휘발성 메모리 셀(MC)로부터 데이터를 리드하는 경우 사용될 수 있다.
한편, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 글로벌 비트 라인은 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)으로 구성될 뿐만 아니라, 다수의 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn)이 도 1에 도시된 바와 같이 서로 이격되어 배치될 수 있다.
이와 같이 비휘발성 메모리 장치의 글로벌 비트 라인이 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)을 포함할 경우, 코어 구조의 면적이 줄어들 수 있다. 뿐만 아니라, 비휘발성 메모리 장치의 다수의 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn)이 서로 이격되어 배치된 경우, 각 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 각 리드 글로벌 비트 라인(RGBL0~RGBLn)이 교대로 배치될 경우에 비해 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이의 기생 커패시터에 의한 라이트 동작 및/또는 리드 동작시 오류가 감소될 수 있다.
한편, 도면에서는 라이트 로컬 비트 라인 선택 회로(141)가 각 메모리 뱅크(110_1~110_8)의 상부에 배치되며 리드 로컬 비트 라인 선택 회로(145)가 각 메모리 뱅크(110_1~110_8)의 하부에 배치되는 것으로 도시하였으나, 이에 한정하는 것은 아니다. 예를 들어, 본 발명의 다른 실시예에서 라이트 로컬 비트 라인 선택 회로(141)가 각 메모리 뱅크(110_1~110_8)의 하부에 배치되며, 리드 로컬 비트 라인 선택 회로(145)가 각 메모리 뱅크(110_1~110_8)의 상부에 배치될 수 있다. 또한 도면에는 도시하지 않았으나, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치 에서 리드 글로벌 비트 라인 선택 회로는 각 메모리 뱅크에 하나씩 배치되는 반면, 라이트 글로벌 비트 라인 선택 회로는 각 메모리 뱅크에 적어도 두개가 배치되어 라이트 동작을 용이하게 할 수도 있다.
그라운드 라인(GNDL)은 다수의 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이에 배치되며, 라이트 동작 및/또는 리드 동작시 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)에서 발생할 수 있는 노이즈를 줄이는 역할을 한다. 구체적으로, 그라운드 전원과 커플링되어 있는 그라운드 라인(GNDL)은 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)에 비해 전압 레벨의 변화가 상대적으로 매우 작으므로, 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이에 존재하는 기생 커패시터에 의한 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)에서의 노이즈를 방지할 수 있다. 이에 대해서는 도 4를 참고하여 구체적으로 후술한다.
더미 글로벌 비트 라인(DGBL)은 그라운드 라인(GNDL)과 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이에 적어도 하나 배치되어, 라이트 동작 및/또는 리드 동작시 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)에서 발생할 수 있는 노이즈를 줄이는 역할을 한다. 구체적으로, 더미 글로벌 비트 라인(DGBL)은 라이트 동작 및/또는 리드 동작시 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이에 존재하는 기생 커패시터에 의한 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)에서의 노이즈 뿐만 아니라, 그라운드 라인(GNDL)과 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이에 존재하는 기생 커패시터에 의한 리드 글로벌 비트 라인(RGBL0~RGBLn)에서의 노이즈를 방지할 수 있다.
각 라인들의 관계에 대하여 자세히 살펴보면, 라이트 글로벌 비트 라인(WGBL0~WGBLn), 리드 글로벌 비트 라인(RGBL0~RGBLn), 그라운드 라인(GNDL), 더미 글로벌 비트 라인(DGBL)은 예컨대, 도 3과 같은 배치를 가질 수 있다.
도 3을 참고하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 다수의 라이트 글로벌 비트 라인(WGBL0~WGBLn), 그라운드 라인(GNDL), 더미 글로벌 비트 라인(DGBL) 및 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn)은 순차적으로 배치되며, 다수의 라이트 글로벌 비트 라인(WGBL0~WGBLn), 더미 글로벌 비트 라인(DGBL) 및 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn)은 디스차지부(151_1, 153_1)를 통하여 그라운드 라인(GNDL)과 커플링된다. 구체적으로, 라이트 글로벌 비트 라인(WGBL0~WGBLn)은 제1 디스차지부(151_1)를 통하여 그라운드 라인(GNDL)과 커플링되며, 라이트 글로벌 비트 라인(WGBL0~WGBLn)에 차지된 전하를 제1 디스차지 신호(DIS_WGBL)에 따라 그라운드 라인(GNDL)으로 디스차지시킬 수 있다. 반면에, 리드 글로벌 비트 라인(RGBL0~RGBLn)과 더미 글로벌 비트 라인(DGBL)은 제2 디스차지부(153_1)를 통하여 그라운드 라인(GNDL)과 커플링되며, 리드 글로벌 비트 라인(RGBL0~RGBLn)과 더미 글로벌 비트 라인(DGBL)에 차지된 전하를 제2 디스차지 신호(DIS_RGBL)에 따라 그라운드 라인(GNDL)으로 디스차지시킬 수 있다.
한편, 도면에서는 하나의 더미 글로벌 비트 라인(DGBL)을 도시하였으나 이에 한정하는 것은 아니며, 본 발명의 또 다른 실시예에서는 두개 이상의 더미 글로벌 비트 라인(DGBL)이 그라운드 라인(DGBL)과 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이에 배치될 수도 있다.
입출력 회로(200)는 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 커플링되어 메모리 뱅크(110_1~110_8) 내에 데이터를 입력하거나, 리드 글로벌 비트 라인(RGBL0~RGBLn)과 커플링되어 메모리 뱅크(110_1~110_8)로부터 데이터를 출력하는 역할을 하며, 라이트 회로(210) 및 리드 회로(220)를 포함한다.
라이트 회로(210)는 라이트 글로벌 비트 라인(WGBL0~WGBLn)에 커플링되어 메모리 뱅크(110_1~110_8) 내에 데이터를 라이트하며, 데이터 입력 버퍼 및 라이트 드라이버를 포함한다. 여기서, 데이터 입력 버퍼는 외부 데이터를 제공받아 버퍼링하여 라이트 데이터를 라이트 드라이버로 제공하며, 라이트 드라이버는 제공받은 라이트 데이터를 메모리 뱅크(110_1~110_8) 중 선택된 비휘발성 메모리 셀(MC)에 라이트한다.
리드 회로(220)는 리드 글로벌 비트 라인(RGBL0~RGBLn)에 커플링되어, 메모리 뱅크(110_1~110_8)로부터 데이터를 리드하며, 센스 앰프 및 데이터 출력 버퍼를 포함한다. 센스 앰프는 메모리 뱅크(110_1~110_8) 중 선택된 비휘발성 메모리 셀(MC)로부터 리드 데이터를 리드하며, 데이터 출력 버퍼는 리드 데이터를 출력한다.
이하, 도 4 내지 도 6을 참고하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작에 대하여 자세히 설명한다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하는 설명하는 도면들이다. 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 저항 산포를 설명하는 도면이다. 도 4에서는 설명의 편의상, 제1 라이트 글로벌 비트 라인(WGBL0)과 제1 리드 글로벌 비트 라인(RGBL0) 위주로 도시하였으며, 글로벌 비트 라인 선택 회로 등은 생략하여 도시하였다. 또한, 도 4에서는 설명의 편의상 도 2의 라이트 글로벌 비트 라인 선택 회로 및 리드 글로벌 비트 라인 선택 회로에 포함된 스위치를 각각 "YP_W" 및 "YP_R"로 대체하여 도시하였다.
도 4 내지 도 6을 참고하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 각 메모리 뱅크(110_1~110_8)에서 라이트 동작 및/또는 리드 동작을 수행한다. 이러한 라이트 동작과 리드 동작은 동일한 메모리 뱅크(110_1~110_8)에서 동시에 수행되지 않고, 서로 다른 메모리 뱅크(110_1~110_8)에서 각각 독립적으로 수행될 수 있다. 예를 들어, 비휘발성 메모리 장치는 라이트 글로벌 비트 라인(예, WGBL0)을 통하여 제1 메모리 뱅크(예, 110_1) 내에 데이터를 라이트하면서, 리드 글로벌 비트 라인(예, RGBL0)을 통하여 제2 메모리 뱅크(예, 110_8)로부터 데이터를 리드할 수 있다(즉, read while write 기능 가능).
이와 같은 라이트 동작 및/또는 리드 동작시 우선, 로우 드라이버(120)에 의해 워드 라인(예, WLm)이 선택되고, 글로벌 비트 라인 선택 회로(도 1의 "130")와 라이트 로컬 비트 라인 선택 회로(141_1, 141_8)에 의해 라이트 글로벌 비트 라인(예, WGBL0)과 로컬 비트 라인이 선택되어 라이트될 비휘발성 메모리 셀(MC)이 선택될 수 있다. 유사하게, 로우 드라이버(120)에 의해 워드 라인(예, WLm)이 선택되 고, 글로벌 비트 라인 선택 회로와 리드 로컬 비트 라인 선택 회로(145_1, 145_8)에 의해 리드 글로벌 비트 라인(예, RGBL0)과 로컬 비트 라인이 선택되어 리드될 비휘발성 메모리 셀(MC)이 선택될 수 있다. 여기서, 비휘발성 메모리 셀(MC)이 다이오드 제어 상변화 메모리 셀일 경우에는 선택된 워드 라인(WL0)을 예컨대, 그라운드 전압 레벨로 조절함으로써 다이오드가 턴온되도록 할 수 있다.
제1 메모리 뱅크(예, 110_1) 내에 데이터를 라이트하는 것은 라이트 회로(210)에서 라이트 글로벌 비트 라인(WGBL0~WGBLn)에 라이트 펄스를 제공하고, 이에 의해 비휘발성 메모리 셀(MC)을 관통하여 흐르는 라이트 전류에 의한 주울(joule) 열을 이용할 수 있다. 구체적으로, 비휘발성 메모리 셀(MC)에 제1 논리 레벨, 예컨대 리셋 데이터가 라이트되도록, 라이트 글로벌 비트 라인(WGBL0~WGBLn)에 리셋 펄스를 제공하여 비휘발성 메모리 셀(MC)에 포함된 상변화 물질을 녹는점(melting temperature; Tm) 이상으로 가열한 후 빠르게 냉각시켜 비정질 상태로 할 수 있다. 유사하게, 비휘발성 메모리 셀(MC)에 제2 논리 레벨, 예컨대 셋 데이터가 라이트되도록, 라이트 글로벌 비트 라인(WGBL0~WGBLn)에 셋 펄스를 제공하여 비휘발성 메모리 셀(MC)에 포함된 상변화 물질을 결정화 온도(crystallization temperature; Tx) 이상 녹는점(Tm) 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 결정 상태가 되도록 할 수 있다.
한편, 도면에서는 설명의 편의상 라이트 글로벌 비트 라인(WGBL0~WGBLn)에서 선택된 비휘발성 메모리 셀(MC)까지 하나의 전류 패스가 형성되는 것으로 도시하였으나, 이에 한정하는 것은 아니다. 예를 들어, 본 발명의 다른 실시예에 따른 비휘 발성 메모리 장치는 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 비휘발성 메모리 셀(MC)이 적어도 두개의 라이트 로컬 비트 라인 선택 회로를 통하여 선택적으로 커플링되어, 라이트 글로벌 비트 라인(WGBL0~WGBLn)에서 선택된 비휘발성 메모리 셀(MC)까지 적어도 두개의 전류 패스가 형성될 수도 있다.
반면에, 제2 메모리 뱅크(예, 110_8)로부터 데이터를 리드하는 것은, 비휘발성 메모리 셀(MC)에 리드 전류를 제공하여 이에 따른 리드 글로벌 비트 라인(RGBL0~RGBLn)의 레벨 변화를 이용할 수 있다. 구체적으로, 리드 회로(220)에서 비휘발성 메모리 셀(MC)에 리드 전류를 제공하고, 이에 따른 리드 글로벌 비트 라인(RGBL0~RGBLn)의 레벨 변화를 리드 회로(220)의 센스 앰프에서 감지하여 비휘발성 메모리 셀(MC)에 저장된 데이터를 리드할 수 있다.
그런데, 라이트 글로벌 비트 라인(WGBL0~WGBLn)을 통하여 제1 메모리 뱅크(110_1~110_8) 내에 데이터를 라이트하면서 리드 글로벌 비트 라인(RGBL0~RGBLn)을 통하여 제2 메모리 뱅크(110_1~110_8)로부터 데이터를 리드할 경우, 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(WGBL0~WGBLn) 사이에 존재하는 기생 커패시터(Cp)에 의해 라이트 동작 및/또는 리드 동작시 오류가 발생할 수 있다. 특히, 라이트 동작에 비해 상대적으로 짧은 리드 사이클이 반복되는 리드 동작의 경우, 리드 글로벌 비트 라인(RGBL0~RGBLn)이 기생 커패시터(Cp)에 의해 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨 변화에 영향을 받아 리드 동작에 오류가 발생할 수 있다. 구체적으로, 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 디스차지되어 라이트 글로벌 비트 라인(WGBL0~WGBLn)의 레벨이 급격히 낮아지는 경우, 기 생 커패시터(Cp)에 의해 리드 글로벌 비트 라인(RGBL0~RGBLn)의 레벨도 함께 낮아져서 비휘발성 메모리 장치에 저장된 데이터와는 다른 데이터가 리드될 수 있다.
하지만, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 각 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 각 리드 글로벌 비트 라인(RGBL0~RGBLn)이 서로 교대로 배치되지 않고, 도 1에 도시된 바와 같이 다수의 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn)이 서로 이격되어 배치되어 있으므로, 상기와 같은 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이의 기생 커패시터(Cp)에 의한 라이트 동작 및/또는 리드 동작시 오류를 방지할 수 있다.
뿐만 아니라, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서는 그라운드 라인(GNDL)이 다수의 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이에 배치되어 있으므로, 상기와 같은 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이의 기생 커패시터(Cp)에 의한 라이트 동작 및/또는 리드 동작시 오류를 보다 효과적으로 방지할 수 있다. 즉, 그라운드 전원과 커플링되어 있는 그라운드 라인(GNDL)은 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)에 비해 전압 레벨의 변화가 상대적으로 매우 작으므로, 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이의 기생 커패시터(Cp)에 의한 라이트 동작 및/또는 리드 동작시 오류를 보다 효과적으로 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 적어도 하나의 더미 글로벌 비트 라인(DGBL)이 그라운드 라인(GNDL)과 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이에 배치되어, 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이의 기생 커패시터(Cp)에 의한 라이트 동작 및/또는 리드 동작시 오류를 보다 효과적으로 방지할 수 있다. 즉, 더미 글로벌 비트 라인((DGBL)은 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)의 이격된 배치, 그라운드 라인(GNDL) 등과 함께, 비휘발성 메모리 장치의 라이트 동작 및/또는 리드 동작시 퍼포먼스를 향상시킬 수 있다.
뿐만 아니라, 더미 글로벌 비트 라인(DGBL)은 그라운드 라인(GNDL)과 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이에 존재하는 기생 커패시터에 의해, 리드 글로벌 비트 라인(RGBL0~RGBLn)이 그라운드 라인(GNDL)의 영향을 받는 것을 방지하여 리드 동작시 퍼포먼스가 향상될 수 있다. 구체적으로, 그라운드 라인(GNDL)은 도 3에 도시된 바와 같이 라이트 글로벌 비트 라인(WGBL0~WGBLn) 및 리드 글로벌 비트 라인(RGBL0~RGBLn)과 제1 및 제2 디스차지부(151_1, 153_1)를 통하여 각각 커플링되어 있으므로, 라이트 글로벌 비트 라인(WGBL0~WGBLn) 및/또는 리드 글로벌 비트 라인(RGBL0~RGBLn)이 디스차지되는 경우 일시적으로 그라운드 라인(GNDL)의 레벨이 그라운드 전압 레벨에서 소정의 전압 레벨로 상승할 수 있다. 이에 의해, 그라운드 라인(GNDL)의 레벨이 변화함에 따라 그라운드 라인(GNDL)과 라이트 글로벌 비트 라인(WGBL0~WGBLn) 및 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이에 각각 존재하는 기생 커패시터에 의해 라이트 글로벌 비트 라인(WGBL0~WGBLn) 및 리드 글로벌 비트 라인(RGBL0~RGBLn)의 레벨 역시 변할 수 있다. 예를 들어, 도 5에 도시된 바와 같이 그라운드 라인(GNDL)이 소정의 전압 레벨에서 그라운드 전압 레벨로 변화는 경우 리드 글로벌 비트 라인(RGBL0~RGBLn)의 레벨은 그라운드 라인(GND)이 그라운드 전압 레벨인 경우보다 소정의 전압 레벨(ΔV)만큼 낮아져서 리드 동작시 오류가 발생할 수 있다.
하지만, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 더미 글로벌 비트 라인(DGBL)이 그라운드 라인(GNDL)과 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이에 배치되어, 상기와 같은 그라운드 라인(GNDL)의 레벨 변화에 따른 리드 동작시 오류가 줄어들어 퍼포먼스가 향상될 수 있다. 즉, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 센싱 마진(S2)은 도 6에 도시된 바와 같이, 리드 글로벌 비트 라인이 라이트 글로벌 비트 라인 또는 그라운드 라인의 영향을 받는 경우의 센싱 마진(S1)보다 더 커서 보다 리드 동작시 퍼포먼스가 향상될 수 있다.
나아가 예컨대, 리드 글로벌 비트 라인(RGBLn)의 일측에 더미 글로벌 비트 라인(미도시)이 추가적으로 배치되는 경우, 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn) 중 어느 하나가 선택되더라도 선택된 리드 글로벌 비트 라인(RGBL0~RGBLn)의 양측에 배치된 글로벌 비트 라인(구체적으로, 리드 글로벌 비트 라인 또는 더미 글로벌 비트 라인)의 레벨 상태가 실질적으로 동일하므로 보다 안정적으로 데이터를 리드할 수 있다. 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn) 중 어느 하나가 선택된 경우 양측에 배치된 글로벌 비트 라인의 레벨 상태를 정리 하면 하기 표 1과 같다.
DGBL RGBL0 RGBL1 RGBL2 ... RGBLn DGBL
(미도시)
case 1 F SEL F F ... F F
case 2 F F SEL F ... F F
... ... ... ... ... ... ... ...
case n F F F F ... SEL F
상기 표 1에서 "F"는 각 글로벌 비트 라인(구체적으로, 리드 글로벌 비트 라인, 더미 글로벌 비트 라인)이 글로벌 비트 라인 선택 회로에 의해 디스에이블되어 플로팅(flating) 상태인 것을 나타내며, "SEL"은 각 글로벌 비트 라인(구체적으로, 리드 글로벌 비트 라인, 더미 글로벌 비트 라인)이 글로벌 비트 라인 선택 회로에 의해 인에이블되어 선택된 것을 나타낸다.
표 1을 참조하면, 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn) 중 어느 하나가 선택되더라도 선택된 리드 글로벌 비트 라인(RGBL0~RGBLn)의 양측에 배치된 글로벌 비트 라인(구체적으로, 리드 글로벌 비트 라인, 또는 더미 글로벌 비트 라인)은 플로팅되는 것을 알 수 있다. 이에 의해, 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn) 중 어느 하나가 선택되더라도 선택된 리드 글로벌 비트 라인(RGBL0~RGBLn)은 동일한 주위 조건을 가지므로 보다 안정적으로 데이터를 리드할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서 라이트 글로벌 비트 라인, 그라운드 라인, 더미 글로벌 비트 라인, 리드 글로벌 비트 라인의 배치를 설명하는 도면이다.
도 7을 참고하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 더미 글로벌 비트 라인(DGBL)이 다수의 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 그라운드 라인(GNDL) 사이에 배치된 것을 제외하고는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치와 실질적으로 동일할 수 있다.
구체적으로, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서 다수의 라이트 글로벌 비트 라인(WGBL0~WGBLn), 더미 글로벌 비트 라인(DGBL), 그라운드 라인(GNDL) 및 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn)은 순차적으로 배치될 수 있다. 또한, 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 더미 글로벌 비트 라인(DGBL)은 제1 디스차지부(151_2)를 통하여 그라운드 라인(GNDL)과 커플링되며, 리드 글로벌 비트 라인(RGBL0~RGBLn) 은 제2 디스차지부(153_2)를 통하여 그라운드 라인(GNDL)과 커플링될 수 있다.
즉, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)이 더미 글로벌 비트 라인(DGBL)과 그라운드 라인(GNDL)에 의해 이격되어 배치될 뿐만 아니라, 라이트 글로벌 비트 라인(WGBL0~WGBLn)은 더미 글로벌 비트 라인(DGBL)에 의해 그라운드 라인(GNDL)과 이격되어 배치될 수 있다. 이에 의해, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이의 기생 커패시터에 의한 라이트 동작 및/또는 리드 동작시 오류를 방지할 수 있을 뿐만 아니라, 그라운드 라인(GNDL)과 라이트 글로벌 비트 라인(WGBL0~WGBLn) 사이의 기생 커패시터에 의한 라이트 동작시 오류도 방지할 수 있다. 즉, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 라이트 동작 및/또는 리드 동작시 퍼포먼스가 향상될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치에서 라이트 글로벌 비트 라인, 그라운드 라인, 더미 글로벌 비트 라인, 리드 글로벌 비트 라인의 배치를 설명하는 도면이다.
도 8을 참고하면, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치는 더미 글로벌 비트 라인(DGBL1, DGBL2)이 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn)과 그라운드 라인(GNDL) 사이 뿐만 아니라, 다수의 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 그라운드 라인(GNDL) 사이에도 배치된 것을 제외하고는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치와 실질적으로 동일할 수 있다.
구체적으로, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서 다수의 라이트 글로벌 비트 라인(WGBL0~WGBLn), 제1 더미 글로벌 비트 라인(DGBL1), 그라운드 라인(GNDL), 제2 더미 글로벌 비트 라인(DGBL2) 및 다수의 리드 글로벌 비트 라인(RGBL0~RGBLn)이 순차적으로 배치될 수 있다. 또한, 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 제1 더미 글로벌 비트 라인(DGBL1)은 제1 디스차지부(151_3)를 통하여 그라운드 라인(GNDL)과 커플링되며, 리드 글로벌 비트 라인(RGBL0~RGBLn)과 제2 더미 글로벌 비트 라인(DGBL2)은 제2 디스차지부(153_3)를 통하여 그라운드 라인(GNDL)과 커플링될 수 있다.
즉, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)이 제1 및 제2 더미 글로벌 비트 라인(DGBL1, DGBL2)과 그라운드 라인(GNDL)에 의해 이격되어 배치될 뿐만 아니라, 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)은 각각 제1 및 제2 더미 글로벌 비트 라인(DGBL2)에 의해 그라운드 라인(GNDL)과 이격되어 배치될 수 있다. 이에 의해, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이의 기생 커패시터에 의한 라이트 동작 및/또는 리드 동작시 오류, 그라운드 라인(GNDL)과 라이트 글로벌 비트 라인(WGBL0~WGBLn) 사이의 기생 커패시터에 의한 라이트 동작시 오류 및 그라운드 라인(GNDL)과 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이의 기생 커패시터에 의한 리드 동작시 오류를 방지할 수 있다.
한편 이상에서는 다수의 라이트 글로벌 비트 라인과 다수의 리드 글로벌 비트 라인이 서로 이격되어 배치되는 것으로 설명하였으나 이에 한정하는 것은 아니다. 예를 들어, 본 발명의 다른 실시예에서, 각 라이트 글로벌 비트 라인과 각 리드 글로벌 비트 라인은 교대로 배치되고, 각 라이트 글로벌 비트 라인과 각 리드 글로벌 비트 라인 사이에 더미 글로벌 비트 라인이 배치될 수도 있다.
도 9 내지 도 11은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 이용예를 설명하는 도면들이다.
도 9를 참고하면, 본 발명의 일 실시예에 따른 시스템은 메모리(510)와 메모리(510)에 연결된 메모리 제어부(520)를 포함한다. 여기서, 메모리(510)는 앞에서 설명한 실시예들에 따른 비휘발성 메모리 장치이며, 메모리 제어부(520)는 메모리(510)의 동작을 제어하는 것에 대응하는 입력 신호, 예컨대, 리드 동작 및 라이트 동작을 제어하는 커맨드(command) 신호와 어드레스 신호를 메모리(510)에 제공할 수 있다.
이러한 메모리(510) 및 메모리 제어부(520)를 포함하는 시스템은 예컨대, 메모리 카드와 같은 카드에 임바디(embody)될 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 시스템은 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템(two-way communication system), 일방향 페이저(one way pager), 양방향 페이저(two-way pager), 개인용 커뮤니케이션 시스템(personal communication system), 휴대용 컴퓨터(portable computer), 개인 정보 관리기(PDA; Personal Data Assistance), 오디오 및/또는 비디오 플레이어, 디지털 및/또는 비디오 카메라, 네비게이션 시스템(navigation system), GPS(Global Positioning System) 등의 전자 장치에 사용되는 소정의 산업 표준(industry standard)을 충족하는 카드에 임바디되어 사용될 수 있다. 하지만 이에 한정하는 것은 아니며 본 발명의 일 실시예에 따른 시스템은 예컨대, 메모리 스틱(stick)과 같은 다양항 형태로 임바디될 수도 있다.
도 10을 참고하면, 본 발명의 다른 실시예에 따른 시스템은 메모리(510), 메모리 제어부(520) 및 호스트 시스템(530)을 포함할 수 있다. 여기서, 호스트 시스템(530)은 버스 등을 통하여 메모리 제어부(520)에 연결되며, 메모리 제어부(520)에 제어 신호를 제공하여 메모리 제어부(520)가 메모리(510)의 동작을 제어할 수 있도록 할 수 있다. 이러한 호스트 시스템(530)은 예컨대, 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템, 일방향 페이저, 양방향 페이저, 개인용 커뮤니케이션 시스템, 휴대용 컴퓨터, 개인 정보 관리기, 오디오 및/또는 비디오 플레이어, 디지털 및/또는 비디오 카메라, 네비게이션 시스템, GPS 등에서 사용되는 프로세싱 시스템일 수 있다.
한편, 도 10에서는 메모리(510)와 호스트 시스템(530) 사이에 메모리 제어부(520)가 개재되어 있으나, 이에 한정하는 것은 아니며, 본 발명의 또 다른 실시예에 따른 시스템에서 메모리 제어부(520)는 선택적으로 생략될 수도 있다.
도 11을 참고하면, 본 발명의 또 다른 실시예에 따른 시스템은 CPU(Central Processing Unit)(540)와 메모리(510)를 포함하는 컴퓨터 시스템(560)일 수도 있다. 컴퓨터 시스템(560)에서 메모리(510)는 CPU(540)와 직접 연결되거나 통상적인 컴퓨터 버스 아키텍쳐(architecture)를 이용하여 연결되며, OS(Operation System) 인스트럭션(instruction) 세트, BIOS(Basic Input/Output Start up) 인스트럭션 세트, ACPI(Advanced Configuration and Power Interface) 인스트럭션 세트 등을 저장하거나, SSD(Solid State Disk)와 같은 대용량 저장 장치로 사용될 수 있다.
한편, 도 11에서는 설명의 편의를 위하여, 컴퓨터 시스템(560)에 포함되는 모든 구성 요소를 도시하지 않았으나 이에 한정하는 것은 아니다. 또한, 도 11에서는 설명의 편의를 위하여 메모리(510)와 CPU(540) 사이에 메모리 제어부(520)가 생략되어 있으나, 본 발명의 또 다른 실시예에서 메모리(510)와 CPU(540) 사이에 메모리 제어부(520)가 개재될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 블록도이다.
도 2는 도 1의 뱅크를 설명하기 위한 개략적인 회로도이다.
도 3은 도 1의 라이트 글로벌 비트 라인, 그라운드 라인, 더미 글로벌 비트 라인 및 리드 글로벌 비트 라인의 배치를 설명하는 도면이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하는 설명하는 도면들이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 저항 산포를 설명하는 도면이다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서 라이트 글로벌 비트 라인, 그라운드 라인, 더미 글로벌 비트 라인, 리드 글로벌 비트 라인의 배치를 설명하는 도면이다.
도 8은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치에서 라이트 글로벌 비트 라인, 그라운드 라인, 더미 글로벌 비트 라인, 리드 글로벌 비트 라인의 배치를 설명하는 도면이다.
도 9 내지 도 11은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 이용예를 설명하는 도면들이다.
(도면의 주요부분에 대한 부호의 설명)
110_1~110_8: 메모리 뱅크 120: 로우 드라이버
130: 글로벌 비트 라인 선택 회로 151_1~151_3: 제1 디스차지부
153_1~153_3: 제2 디스차지부 200: 입출력 회로
210: 라이트 회로 220: 리드 회로

Claims (10)

  1. 다수의 메모리 뱅크로서, 상기 각 메모리 뱅크는 다수의 비휘발성 메모리 셀을 포함하는 다수의 메모리 뱅크;
    상기 다수의 메모리 뱅크에 공유되도록 배치된 제1 라이트 글로벌 비트 라인;
    상기 다수의 메모리 뱅크에 공유되도록 배치된 제1 리드 글로벌 비트 라인; 및
    상기 제1 라이트 글로벌 비트 라인과 상기 제1 리드 글로벌 비트 라인 사이에 배치된 더미(dummy) 글로벌 비트 라인을 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 다수의 메모리 뱅크에 공유되도록 배치되며, 상기 제1 라이트 글로벌 비트 라인과 상기 더미 글로벌 비트 라인 사이에 배치된 그라운드 라인을 더 포함하는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 그라운드 라인은 디스차지부를 통하여 상기 제1 라이트 글로벌 비트 라인, 상기 제1 리드 글로벌 비트 라인 및 상기 더미 글로벌 비트 라인과 각각 커플링되는 비휘발성 메모리 장치.
  4. 제 2항에 있어서,
    상기 더미 글로벌 비트 라인과 상기 제1 리드 글로벌 비트 라인은 상기 그라운드 라인을 통하여 동시에 디스차지되는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    제2 내지 제j 라이트 글로벌 비트 라인과(j는 자연수) 제2 내지 제j 리드 글로벌 비트 라인을 더 포함하고,
    상기 제1 내지 제j 라이트 글로벌 비트 라인, 상기 더미 글로벌 비트 라인 및 상기 제1 내지 제j 리드 글로벌 비트 라인은 순차적으로 배치된 비휘발성 메모리 장치.
  6. 제 5항에 있어서,
    상기 다수의 리드 글로벌 비트 라인 중 어느 하나의 리드 글로벌 비트 라인이 선택된 경우,
    상기 다수의 리드 글로벌 비트 라인 중 선택되지 않은 리드 글로벌 비트 라인과 상기 더미 글로벌 비트 라인은 플로팅되는 비휘발성 메모리 장치.
  7. 제 5항에 있어서,
    상기 제p 라이트 글로벌 비트 라인을(1≤p≤j, 단, p는 자연수) 통해서 상기 다수의 메모리 뱅크 중 제1 메모리 뱅크의 비휘발성 메모리 셀에 데이터를 라이트하면서 상기 제q 리드 글로벌 비트 라인을(1≤q≤j, 단, q는 자연수) 통해서 상기 다수의 메모리 뱅크 중 제2 메모리 뱅크의 비휘발성 메모리 셀로부터 데이터를 리드하는 비휘발성 메모리 장치.
  8. 제 7항에 있어서,
    상기 제p 라이트 글로벌 비트 라인과 상기 제q 리드 글로벌 비트 라인은 동일한 비휘발성 메모리 셀에 선택적으로 커플링되는 비휘발성 메모리 장치.
  9. 제 5항에 있어서,
    상기 비휘발성 메모리 장치는 그라운드 라인을 더 포함하며,
    상기 더미 글로벌 비트 라인, 상기 그라운드 라인 및 상기 제1 내지 제j 글로벌 비트 라인 사이은 순차적으로 배치된 비휘발성 메모리 장치.
  10. 제 1항에 있어서,
    상기 비휘발성 메모리 셀은 다이오드 제어(diode-controlled) 상변화 메모리 셀인 비휘발성 메모리 장치.
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