CN108630272B - 计算相变存储器件电力消耗的电路和方法、相变存储系统 - Google Patents

计算相变存储器件电力消耗的电路和方法、相变存储系统 Download PDF

Info

Publication number
CN108630272B
CN108630272B CN201711331106.XA CN201711331106A CN108630272B CN 108630272 B CN108630272 B CN 108630272B CN 201711331106 A CN201711331106 A CN 201711331106A CN 108630272 B CN108630272 B CN 108630272B
Authority
CN
China
Prior art keywords
pipeline
power consumption
data
storage element
consumption value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711331106.XA
Other languages
English (en)
Other versions
CN108630272A (zh
Inventor
权正贤
李圣恩
赵上球
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN108630272A publication Critical patent/CN108630272A/zh
Application granted granted Critical
Publication of CN108630272B publication Critical patent/CN108630272B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3037—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a memory, e.g. virtual memory, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3058—Monitoring arrangements for monitoring environmental properties or parameters of the computing system or of the computing system component, e.g. monitoring of power, currents, temperature, humidity, position, vibrations
    • G06F11/3062—Monitoring arrangements for monitoring environmental properties or parameters of the computing system or of the computing system component, e.g. monitoring of power, currents, temperature, humidity, position, vibrations where the monitored property is the power consumption
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3089—Monitoring arrangements determined by the means or processing involved in sensing the monitored data, e.g. interfaces, connectors, sensors, probes, agents
    • G06F11/3093—Configuration details thereof, e.g. installation, enabling, spatial arrangement of the probes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/06—Power analysis or power optimisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Power Sources (AREA)

Abstract

可以提供一种用于计算相变存储(PCM)器件的电力消耗的电路。该电路可以包括多个流水线和算术逻辑电路。多个流水线可以被配置为对应于在由写入命令执行的PCM器件的写入操作期间表示不同的电力消耗值的多个写入时段。多个流水线可以与时钟信号同步地移位或传输数据。算术逻辑电路可以被配置为在多个流水线中的至少两个流水线之间的数据传输发生的时间点处对电力消耗值的所有偏差执行加法运算，从而产生总电力消耗值。

Description

计算相变存储器件电力消耗的电路和方法、相变存储系统
相关申请的交叉引用
本申请要求2017年3月16日提交的申请号为10-2017-0033286的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的各种实施例总体而言可以涉及一种相变存储器，更具体地，涉及与相变存储器器件的电力消耗的计算有关的电路、包括这些电路的相变存储系统，并且涉及与计算相变存储器件的电力消耗有关的方法。
背景技术
近来，随着诸如移动电话的便携式系统的发展，对使用半导体材料的存储器件的需求日益增加。存储器件通常被分类为易失性存储器件或非易失性存储器件。具体地，由于大多数便携式系统倾向于利用大容量的存储器，所以即使在其电源中断时也保留其存储的数据的非易失性存储器件已被广泛用于各种便携式系统中。铁电随机存取存储(FeRAM)器件、磁随机存取存储(MRAM)器件、电阻随机存取存储(RRAM)器件、相变存储(PCM)器件等是用于下一代非易失性存储器件的非常有吸引力的选择。
下一代非易失性存储器件中的PCM器件已知为用于非易失性存储器件的可行选项，因为与其他非易失性存储器件相比，PCM器件具有相对简单的单元结构，并且如同属于易失性存储器件的动态随机存取存储(DRAM)器件，呈现出较高的操作速度。PCM器件可以利用特定材料的非晶相材料和晶相材料之间的电导率差来存储和读取信息。为了执行用于将数据存储至PCM器件的单元中的写入操作，可能需要在比一定时间更长的时段内将比一定量更大的电流强制施加至具有可相变材料的单元中，以改变相变材料的相位。因此，当执行写入操作时，PCM器件的电力消耗可以比其他下一代非易失性存储器件的电力消耗更高。
发明内容
根据一个实施例，可以提供一种用于计算相变存储(PCM)器件的电力消耗的电路。该电路可以包括多个流水线和算术逻辑电路。多个流水线可以被配置为对应于在由写入命令执行的PCM器件的写入操作期间表示出不同的电力消耗值的多个写入时段。多个流水线可以与时钟信号同步地移位或传输数据。算术逻辑电路可以被配置为在多个流水线中的至少两个流水线之间发生数据传输的时间点处对所有的电力消耗值的偏差执行加法运算，从而产生总电力消耗值。
根据一个实施例，可以提供相变存储(PCM)系统。PCM可以包括PCM器件和存储器控制器。PCM器件可以被配置为在通过写入命令执行写入操作时，在表示不同的电力消耗值的多个写入时段期间将数据存储在其中。存储器控制器可以被配置为根据存储器控制器所接收的请求来控制PCM器件的写入操作。存储器控制器可以包括多个流水线和算术逻辑电路。多个流水线可以被配置为对应于多个写入时段，以与时钟信号同步地移位或传输数据。算术逻辑电路可以被配置为在多个流水线中的至少两个流水线之间的数据传输发生的时间点处对所有的电力消耗值的偏差执行加法运算，从而产生总电力消耗值。
根据一个实施例，可以提供一种计算相变存储(PCM)器件的电力消耗的方法。该方法可以包括在PCM器件的写入操作期间设置根据电力消耗值区分的多个写入时段。该方法可以包括提供分别与多个写入时段相对应的多个流水线。该方法可以包括与时钟信号同步地在多个流水线中或在多个流水线之间移位或传输数据。可以在多个流水线中的至少两个流水线之间发生数据传输的时间点处对所有的电力消耗值的偏差执行加法运算，从而计算总电力消耗值。
根据一个实施例，可以提供一种电力消耗计算逻辑电路。该电路可以包括包含多个流水线的流水线部分，该流水线被配置为对应于在由写入命令执行的写入操作期间表示不同的电力消耗值的多个写入时段，并且被配置为与时钟信号同步地移位或传输数据。该电路可以包括算术逻辑电路，该算术逻辑电路被配置为通过在多个流水线中的至少两个流水线之间的数据传输发生的时间点处对所有电力消耗值的偏差执行加法运算来产生总电力消耗值。
附图说明
图1示出了相变存储(PCM)器件的单元的两个不同的等效电路图。
图2是示出了根据本公开的实施例的PCM系统的框图。
图3是示出用于计算包括在图2的PCM系统中的存储器控制器的电力消耗的算术逻辑单元的逻辑电路图。
图4是示出用于实现图3中所示的算术逻辑单元的流水线的PCM单元的写入操作中的电力消耗的变化的曲线图。
图5是示出根据本公开的实施例的计算具有多个存储体的PCM系统中的电力消耗的方法的流程图。
图6是示出根据本公开的实施例的在具有多个存储体的PCM系统中计算电力消耗的方法的时序图。
图7至图21是示出在图6中所示的每个时钟周期中计算电力消耗的算术逻辑操作的逻辑电路图。
具体实施方式
在以下对实施例的描述中，将理解的是，术语“第一”和“第二”旨在标识元件，但不用于仅限定元件本身或者意指特定的序列。另外，当一个元件涉及位于另一元件的“上”、“之上”、“上方”、“之下”或“下面”时，意图表示相对位置关系，但不用于限制该元件直接地接触另一个元件，或者在其之间存在至少一个中间元件的情况。因此，本文中使用的诸如“上”、“之上”、“上方”、“之下”、“下方”、“下面”等仅用于描述特定实施例的目的，并非旨在限制本发明的范围。此外，当一个元件涉及“连接”或“耦接”至另一元件时，该元件可以电或机械地连接至或直接地耦接至另一元件，或者可以通过替换另一元件而形成连接关系或耦接关系。
各种实施例可以涉及计算相变存储器的电力消耗的电路，包括这些电路的相变存储系统以及计算相变存储器的电力消耗的方法。
图1示出了相变存储(PCM)器件的单元的两个不同的等效电路图。参见图1，PCM单元可以配置为包括相变材料。相变材料可以是其电阻根据温度而变化的硫族化合物材料。也就是说，相变材料可以根据温度而具有晶态或非晶态，以呈现出开关特性。例如，硫族化合物材料可以是锗(Ge)、锑(Sb)和碲(Te)(下文中称为GST材料)的合金材料。如果GST材料被加热至高于其熔点的温度并快速冷却，则GST材料可以具有非晶态。相反，如果具有非晶态的GST材料被加热到结晶温度和其熔点之间的温度并逐渐冷却，则具有非晶态的GST材料可以被转变成具有晶态。GST材料可以通过将电流强制施加至GST材料来加热。GST材料的相可以在短时间内(例如，在大约五纳秒内)改变。
参见图1，PCM单元10可以被配置为包括串联耦接在位线BL和接地电压端子之间的具有晶态的合金电阻器11和选择晶体管12。如果合金电阻器11具有晶态，则合金电阻器11的电阻率可以相对较低以对应于逻辑“高”电平或逻辑“1”电平。如果字线电压被施加至与选择晶体管12的栅极连接的字线WL以导通选择晶体管12，则由于具有晶态的合金电阻器11具有相对低的电阻率，所以相对大的电流可以经由选择晶体管12和合金电阻器11从位线BL流向接地电压端子。在这种情况下，被预充电的位线BL的电压电平可以被下拉至接地电压。如果大电流流经合金电阻器11，则合金电阻器11的相位可以改变。例如，如果大电流流经合金电阻11以产生热量，则合金电阻11的温度可以达到合金电阻11的熔点，并且合金电阻11会熔化成液态(即，流体状态)。如果具有流体状态的合金电阻器11被快速冷却，则合金电阻器11可以被固化以具有非晶态，因为没有足够的时间来重新排列合金电阻器11的原子。
再次参见图2，另一个PCM单元20可以被配置为包括串联耦接在位线BL和地电压端子之间的具有非晶态的合金电阻器21和选择晶体管22。如果合金电阻器21具有非晶态，则合金电阻器21的电阻率可以相对较高，以对应于逻辑“低”电平或逻辑“0”电平。如果字线电压被施加至与选择晶体管22的栅极连接的字线WL以导通选择晶体管22，则相对小的电流可以经由选择晶体管22和合金电阻器21从位线BL流向接地电压端子，因为具有非晶态的合金电阻器21具有较高的电阻率。在这种情况下，位线BL可以保持预充电状态。如果在相对长的时段期间小电流流经具有非晶态的合金电阻器21，则由于流经合金电阻器21的小电流不足以熔化合金电阻器21，所以合金电阻器21可以被加热以达到结晶温度但达不到熔点。因此，合金电阻器11可以逐渐地转变，以具有晶态。
如上所述，为了执行用于将具有逻辑“高(1)”电平的合金电阻器11转换为具有逻辑“低(0)”电平的电阻器11，必须在相对短的时段内向PCM单元中供应相对较大的电流。相反，为了执行用于将具有逻辑“低(0)”电平的合金电阻器21转换为具有逻辑“高(1)”电平的合金电阻器21，必须在相对长的时段内向PCM单元供应相对较小的电流。因此，在用于将PCM单元的逻辑“高(1)”电平改变为逻辑“低(0)”电平的写入操作期间所消耗的电力可能不同于在用于将逻辑“低(0)”电平改变为逻辑“高(1)”电平的写入操作期间所消耗的电力。在读取操作期间流经PCM单元10或20的单元电流可以小于在写入操作期间流经PCM单元10或20的单元电流。因此，在读取操作期间消耗的电力可以不同于在写入操作期间消耗的电力。
图2是示出根据本公开的实施例的PCM系统100的框图。参见图2，PCM系统100可以被配置为包括PCM器件110和存储器控制器120。PCM器件110可以包括多个存储列，例如，第一存储列111至第四存储列114。第一存储列111至第四存储列114中的每一个可以包括多个存储体，例如，第一存储体BANK1至第八存储体BANK8。第一存储体BANK1至第八存储体BANK8中的每一个可以具有以矩阵形式排列的多个PCM单元，并且每个PCM单元可以对应于参照图1描述的PCM单元10或20。
存储器控制器120可以经由主机总线耦接至主机。存储器控制器120可以通过数据总线以及命令和地址(命令/地址)总线耦接至PCM器件110。存储器控制器120可以包括：控制逻辑电路200，数据缓冲器300和电力消耗计算逻辑电路400。控制逻辑电路200可以接收通过主机总线传输的命令，并且可以执行与命令相对应的操作。另外，控制逻辑电路200可以经由数据总线和命令/地址总线与PCM器件110通信。数据缓冲器300可以存储要经由主机总线或数据总线传输至主机或PCM器件110的数据。电力消耗计算逻辑电路400可以在执行写入操作或读取操作的情况下，每当输入时钟信号的每个时钟脉冲时，计算由PCM器件110消耗的总电功率。电力消耗计算逻辑电路400可以经由内部总线接收来自控制逻辑电路200的时钟信号和命令，并且可以计算PCM器件110消耗的总电功率并将其输出至控制逻辑电路200。
图3是图示包括在图2的PCM系统100中的电力消耗计算逻辑电路400的示例的逻辑电路图，图4是示出用于实现图3中所示的电力消耗计算逻辑电路400的流水线的PCM单元的写入操作的电力消耗的变化的曲线图。参见图3，电力消耗计算逻辑电路400可以被配置为包括流水线部分410和算术逻辑电路420。流水线部分410可以具有多个流水线，例如，第一流水线411至第四流水线414。算术逻辑电路420可以具有多个多路复用器(例如，第一至第三多路复用器421、422和423)、包括多个全加器(例如，第一至第三全加器424、425和426)的全加器部分、以及寄存器427。包括第一流水线411至第四流水线414的流水线部分410可以根据PCM器件110中所包括的PCM单元的写入操作所消耗的电力的变化来适当地设计。为了适当地设计流水线部分410，可能需要预先测量由PCM单元的写入操作所消耗的电功率的变化，并且将写入操作所消耗的电功率的变化量化为时间的函数。
在PCM单元的写入操作期间消耗的电力的变化的示例在图4中示出。在图4中，横轴表示以时钟为单位的时间，纵轴表示任意单位的电力消耗。在写入操作期间，电力消耗可以与流经PCM单元的电流量成比例。如图4所示，下面将结合需要十二个时钟周期(即，第一时钟周期至第十二时钟周期)来执行写入操作的情况，描述由单个写入命令执行的写入操作。另外，将结合如下情况来描述图4中所示的写入操作：在包括第一至第四时钟周期的第一写入时段WP1期间消耗对应于“4”的电力，在包括第五至第八时钟周期的第二写入时段WP2期间消耗对应于“1”的电力，在包括第九至第十二时钟周期的第三写入时段WP3期间不消耗电力。根据PCM单元的设计，执行写入操作所需的时钟周期的数量和每个时钟周期期间消耗的电力可以不同。然而，本实施例可以同样适用于所有情况。由单个写入命令执行的PCM单元的写入操作可以在包括第一至第三写入时段WP1、WP2和WP3的写入时段期间执行，并且在第一至第三写入时段WP1、WP2和WP3期间消耗的电力可以彼此不同。
在构成第一写入时段WP1的第一至第四时钟周期中的每个时钟周期期间，可以消耗对应于值“4”的电力。即使在第一写入时段WP1期间消耗的电力根据第一至第四时钟周期而不均匀，但是在第一写入时段WP1期间消耗的电力的偏差可以小到可忽略不计。在构成第二写入时段WP2的第五时钟周期至第八时钟周期中的每一个时钟周期期间，可以消耗对应于值“1”的电力。即使在第二写入时段WP2期间消耗的电力根据第五至第八时钟周期而不均匀，在第二写入时段WP2期间消耗的电力的偏差也可以小到可忽略不计。当时间从第一写入时段WP1改变为第二写入时段WP2时，电力可以从“4”的量降低至“1”的量。在这种情况下，电力的偏差可以是负3(-3)。当时间从第二写入时段WP2改变为第三写入时段WP3时，电力可以从“1”的量降低至“0”的量。在这种情况下，电力的偏差可以是负1(-1)。
再次参见图3，流水线部分410可以包括第一流水线411至第四流水线414。在一个实施例中，可以使用移位寄存器来实现第一流水线411至第四流水线414中的每一个。第一流水线411至第四流水线414可以串联连接以具有链形式。也就是说，数据可以依次经由第一流水线411至第四流水线414来传输。第一流水线411可以被配置为包括与写入命令的输入时段相对应的单个存储元件。第二流水线412可以被配置为包括与包括在第一写入时段WP1中的时钟周期的数量相对应的四个存储元件，并且第三流水线413可以被配置为包括与包括在第二写入时段WP2中的时钟周期的数量相对应的四个存储元件。第四流水线414应该被配置为包括与包括在第三写入时段WP3中的时钟周期数量相对应的多个存储元件(例如，四个存储元件)。然而，由于在第三写入时段WP3期间不消耗电力，所以第四流水线414可以被配置为包括单个存储元件。
第二流水线412和第三流水线413中的每一个都具有四个存储元件，可以与时钟信号同步地传输数据。类似地，流水线411～414之间的数据传输也可以与时钟信号同步地执行。如果写入命令被输入至电力消耗计算逻辑电路400，则特定数据可以被存储至第一流水线411的存储元件中。特定数据可以是任意设定的二进制逻辑信号。在一个实施例中，特定数据可以对应于具有逻辑“高”电平的信号。写入命令可以与时钟信号的第一时钟脉冲同步地输入至电力消耗计算逻辑电路400，以执行写入操作。写入操作实际上可以从时钟信号的第二时钟脉冲被输入的时间点开始执行，并且存储在第一流水线411中的数据可以与时钟信号的第二时钟脉冲同步地传输至第二流水线412的第一存储元件。在这个时间点处，电力消耗可以从“0”的量增加至“4”的量。因此，电力的偏差可以是正4(+4)。存储在第二流水线412的第一存储元件中的数据可以与时钟信号的第三时钟脉冲同步地移位至第二流水线412的第二存储元件。存储在第二流水线412的第二存储元件中的数据可以与时钟信号的第四时钟脉冲同步地移位至第二流水线412的第三存储元件。存储在第二流水线412的第三存储元件中的数据可以与时钟信号的第五时钟脉冲同步地移位至第二流水线412的第四存储元件。结果，在第一写入时段WP1期间的写入操作可以终止。
第二写入时段WP2可以从时钟信号的第六时钟脉冲被输入的时间点开始，并且存储在第二流水线412的第四存储元件中的数据可以与时钟信号的第六时钟脉冲同步地传输至第三流水线413的第一存储元件。在这个时间点，电力消耗可以从“4”的量减少到“1”的量。因此，电力的偏差可以是负3(-3)。存储在第三流水线413的第一存储元件中的数据可以与时钟信号的第七时钟脉冲同步地移位至第三流水线413的第二存储元件。存储在第三流水线413的第二存储元件中的数据可以与时钟信号的第八时钟脉冲同步地移位至第三流水线413的第三存储元件。存储在第三流水线413的第三存储元件中的数据可以与时钟信号的第九时钟脉冲同步地移位至第三流水线413的第四存储元件。结果，第二写入时段WP1期间的写入操作可以终止。
第三写入时段WP3可以从时钟信号的第十时钟脉冲被输入的时间点开始，并且存储在第三流水线413的第四存储元件中的数据可以与时钟信号的第十时钟脉冲同步地传输至第四流水线414的存储元件。在这个时间点处，电力消耗可以从“1”的量减少到“0”的量。因此，电力的偏差可以是负-1(-1)。尽管PCM单元的写入操作被执行，直到输入时钟信号的第十三时钟脉冲为止，但是在时钟信号的第十时钟脉冲之后执行的写入操作不会影响电力消耗的计算，因为在时钟信号的第十个时钟脉冲之后不消耗电力。也就是说，在时钟信号的第十个时钟脉冲之后的写入操作期间不消耗电力。
第一流水线411、第二流水线412和第三流水线413可以分别产生第一使能信号EN1、第二使能信号EN2和第三使能信号EN3。由第一流水线411产生的第一使能信号EN1可以在输入第二时钟脉冲之前保持第一电平(例如，逻辑“低”电平)，并且第一使能信号EN1的第一电平可以在存储在第一流水线411中的数据与第二时钟脉冲同步地传输至第二流水线412的第一存储元件的时间点处改变为第二电平(例如，逻辑“高”电平)。也就是说，第一使能信号EN1的第一电平可以在电力消耗的偏差为正4(+4)的时间点处改变为第二电平。由第二流水线412产生的第二使能信号EN2可以在第六时钟脉冲被输入之前保持逻辑“低”电平，并且第二使能信号EN2的逻辑“低”电平可以在存储在第二流水线412的第四存储元件中的数据与第六时钟脉冲同步地被传输至第三流水线413的第一存储元件处，改变为逻辑“高”电平。也就是说，第二使能信号EN2的电平可以在电力消耗的偏差为负3(-3)的时间点，从逻辑“低”电平改变为逻辑“高”电平。由第三流水线413产生的第三使能信号EN3可以在输入第十时钟脉冲之前保持逻辑“低”电平，并且第三使能信号EN3的逻辑“低”电平可以在存储在第三流水线413的第四存储元件中的数据与第十时钟脉冲同步地传输至第四流水线414的存储元件的时间点处，改变为逻辑“高”电平。也就是说，第三使能信号EN3的电平可以在电力消耗的偏差为负1(-1)的时间点处从逻辑“低”电平改变为逻辑“高”电平。
算术逻辑电路420可以包括第一多路复用器421、第二多路复用器422和第三多路复用器423。第一多路复用器421可以具有第一数据输入端子、第二数据输入端子、第一使能信号输入端子和输出端子。与值“0”相对应的数据可以经由第一数据输入端输入至第一多路复用器421，并且与在存储在第一流水线411中的数据被传输至第二流水线412的时间点处的电力消耗的偏差(即，“+4”)相对应的数据可以经由第二数据输入端子输入至第一多路复用器421。另外，从第一流水线411输出的第一使能信号EN1可以经由第一使能信号输入端子输入至第一多路复用器421。如果第一使能信号EN1具有逻辑“低”电平，则第一多路复用器421可以经由第一多路复用器421的输出端子输出与施加至第一数据输入端子的值“0”相对应的数据。如果第二使能信号EN2具有逻辑“高”电平，则第一多路复用器421可以经由第一多路复用器421的输出端子输出与施加至第二数据输入端子的值“+4”相对应的数据。结果，如果存储在第一流水线411中的数据被传输至第二流水线412，则第一多路复用器421可以输出与值“+4”相对应的数据，否则第一多路复用器421可以输出与值“0”相对应的数据。
第二多路复用器422可以具有第一数据输入端子、第二数据输入端子、第二使能信号输入端子和输出端子。与值“0”相对应的数据可以经由第一数据输入端输入至第二多路复用器422，并且与在第二流水线412中存储的数据被传输至第三流水线413的时间点处的电力消耗的偏差(即，“-3”)相对应的数据可以经由第二数据输入端子输入至第二多路复用器422。另外，从第二流水线412输出的第二使能信号EN2可以经由第二使能信号输入端输入至第二多路复用器422。如果第二使能信号EN2具有逻辑“低”电平，则第二多路复用器422可以经由第二多路复用器422的输出端子输出与施加至第一数据输入端的值“0”相对应的数据。如果第二使能信号EN2具有逻辑“高”电平，则第二多路复用器422可以经由第二多路复用器422的输出端子输出与施加至第二数据输入端的值“-3”相对应的数据。结果，如果存储在第二流水线412中的数据被传输至第三流水线413，则第二多路复用器422可以输出与值“-3”相对应的数据，否则第二多路复用器422可以输出与值“0”相对应的数据。
第三多路复用器423可以具有第一数据输入端子、第二数据输入端子、第三使能信号输入端子和输出端子。与值“0”相对应的数据可以经由第一数据输入端输入至第三多路复用器423，并且与在存储在第三流水线413中的数据被传输至第四流水线414的时间点处的电力消耗的偏差(即，“-1”)相对应的数据可以经由第二数据输入端子输入至第三多路复用器423。另外，从第三流水线413输出的第三使能信号EN3可以经由第三使能信号输入端输入至第三多路复用器423。如果第三使能信号EN3具有逻辑“低”电平，则第三多路复用器423可以经由第三多路复用器423的输出端子输出与施加至第一数据输入端子的值“0”相对应的数据。如果第三使能信号EN3具有逻辑“高”电平，则第三多路复用器423可以经由第三多路复用器423的输出端子输出与施加至第二数据输入端子值“-1”相对应的数据。结果，如果存储在第三流水线413中的数据被传输至第四流水线414，则第三多路复用器423可以输出与值“-1”相对应的数据，否则第三多路复用器423可以输出与值“0”相对应的数据。
算术逻辑电路420还可以包括分级设置的第一全加器424、第二全加器425和第三全加器426。也就是说，第一全加器424和第二全加器425可以设置在第一级，而第三全加器426可以设置在第二级。设置在第一级的第一全加器424可以接收第一多路复用器421的输出数据和第二多路复用器422的输出数据。设置在第一级的第一全加器424可以对第一多路复用器421的输出数据和第二多路复用器422的输出数据执行加法运算，以输出加法运算的结果。设置在第一级的第二全加器425可以接收第三多路复用器423的输出数据和寄存器427的输出数据。设置在第一级的第二全加器425可以对第三多路复用器423的输出数据和寄存器427的输出数据执行加法运算，以输出加法运算的结果。第三全加器426可以接收第一全加器424的输出数据和第二全加器425的输出数据，并且可以对第一全加器424的输出数据和第二全加器425的输出数据执行加法运算，以输出加法运算的结果。第三全加器426的输出数据可以表示当前总电力消耗值PWRtotal。当前总电力消耗值PWRtotal可以被存储在寄存器427中，并且存储在寄存器427中的当前总电力消耗值PWRtotal可以与时钟信号的下一个时钟脉冲同步地输入至第二全加器425。从第三全加器426输出的当前总电力消耗值PWRtotal可以对应于在时钟信号的下一个时钟脉冲被创建的时间点处的先前的总电力消耗值。当前总电力消耗值PWRtotal可以在时钟信号的下一个时钟脉冲被创建的时间点处经由寄存器427反馈给第二全加器425。因此，在时钟信号的下一个时钟脉冲被创建的时间点处，可以计算总的电力消耗值，以包括与先前的总电力消耗值相对应的当前总电力消耗值PWRtotal。
图5是示出根据本公开的实施例的在具有多个存储体的PCM系统中计算电力消耗的方法的流程图。参见图5，如果写入命令WR被输入至存储器控制器(参见步骤510)，则数据可以被输入至流水线部分的第一流水线(参见步骤520)。该数据可以与时钟信号的时钟脉冲同步地在流水线部分中移位和传输(参见步骤530)。在这种情况下，流水线部分可以区分出包括在流水线部分中的流水线之间是否发生数据转换(参见步骤540)。如果在流水线之间发生数据传输而产生电力消耗的偏差，则电力消耗的偏差可以被添加到先前的总电力消耗值，以计算当前总电力消耗值(参见步骤550)。相反，如果流水线之间不发生数据传输而不产生电力消耗的偏差，则可以将先前的总电力消耗值设置为当前总电力消耗值(参见步骤560)。随后，可以将在步骤550或560中计算或设置的当前总电力消耗值存储在寄存器中，并且可以将存储在寄存器中的当前总电力消耗值在当前总电力消耗值的下一个计算步骤中用作先前总电力消耗值(参见步骤570)。
图6是示出根据本公开的实施例的在具有多个存储体的PCM系统中计算电力消耗的方法的时序图。图7至图21是示出在用于计算图6中所示的每个时钟周期中，计算电力消耗的算术逻辑操作的逻辑电路图。参见图6至图21，具有某一周期时间的时钟信号CLK可以被供应至PCM系统，并且可以与时钟信号CLK的上升沿同步地提供命令CMD。如果包括在第一存储列111中的第一存储体BANK1的写入命令WR与时钟信号CLK的第一时钟脉冲t1同步地提供，则第一数据W1可以被输入至第一流水线411。由于在写入操作之前没有发生写入操作的电力消耗，所以在第一数据W1被输入至第一流水线411的时间点处，电力消耗值可以为零。例如，如图7所示，分别从第一流水线至第三流水线411、412和413输出的第一使能信号至第三使能信号EN1、EN2和EN3中的所有信号在第一数据W1被输入至第一流水线411的时间点处可以具有逻辑“低”电平。因此，第一多路复用器至第三多路复用器421、422和423中的全部都可以输出与值“0”相对应的数据。由于第三全加器426的输出数据在时钟信号CLK的先前时钟脉冲被创建的时间点处具有与值“0”相对应的电平，所以存储在寄存器427中的数据“0”可以被输入至第二全加器425。第一全加器424和第二全加器425都可以输出数据“0”。因此，第三全加器426也可以输出数据“0”。也就是说，在输入时钟信号CLK的第一时钟脉冲t1被输入的时间点处，当前总电力消耗值PWRtotal可以为“0”，以接收用于第一存储列111的第一存储体BANK1的写入命令WR。
用于将数据存储至第一存储列111的第一存储体BANK1中的写入操作可以与时钟信号CLK的第二时钟脉冲t2同步地执行，并且存储在第一流水线411中的第一数据W1可以被传输至第二流水线412的第一存储元件。随着写入操作开始，电力消耗值可以增加至“4”，电力消耗值的偏差可以在时钟信号CLK的第二时钟脉冲t2的时间点被创建的时间点处具有值“+4”。因此，在时钟信号CLK的第二时钟脉冲t2被创建的时间点处，总电力消耗值PWRtotal可以是“4”。例如，在第二时钟脉冲t2被创建的时间点处，存储在第一流水线411中的第一数据W1可以被传输至第二流水线412的第一存储元件，如图8所示。因此，第一流水线411可以输出具有逻辑“高”电平的第一使能信号EN1。在这种情况下，从第二流水线412和第三流水线413输出的第二使能信号EN2和第三使能信号EN3都可以保持逻辑“低”电平。因此，第一多路复用器421可以输出与值“+4”相对应的数据，并且第二多路复用器422和第三多路复用器423两者都可以输出与值“0”相对应的数据。由于第三全加器426的输出数据在时钟信号CLK的先前时钟脉冲(即，第一时钟脉冲t1)被创建的时间点具有值“0”，所以存储在寄存器427中的数据“0”可以被输入至第二全加器425。第一全加器424可以输出数据“+4”，而第二全加器425可以输出数据“0”。因此，第三全加器426可以输出数据“+4”。也就是说，总电力消耗值PWRtotal在时钟信号CLK的第二时钟脉冲t2被输入的时间点处可以具有值“4”，以开始将数据存储至第一存储列111的第一存储体BANK1中的写入操作。
如果包括在第一存储列111中的第二存储体BANK2的写入命令WR与时钟信号CLK的第三时钟脉冲t3同步输入，则可以将第二数据W2输入至第一流水线411。在这种情况下，由于也执行第一存储体BANK1的写入操作，所以存储在第二流水线412的第一存储元件中的第一数据W1可以被移位至第二流水线412的第二存储元件中。参见9，由于在时钟信号CLK的第三时钟脉冲t3被创建的时间点处，第一流水线411至第四流水线414之间不发生数据传输，所以第一使能信号至第三使能信号EN1、EN2和EN3全部都可以具有逻辑“低”电平。因此，第一多路复用器到第三多路复用器421、422和423全部都可以输出与值“0”相对应的数据。由于第三全加器426的输出数据在时钟信号CLK的先前时钟脉冲(即，第二时钟脉冲t2)被创建的时间点处具有值“+4”，所以存储在寄存器427中的数据“+4”可以被输入至第二全加器425。第一全加器424可以输出数据“0”，而第二全加器425可以输出数据“+4”。因此，第三全加器426可以输出数据“+4”。也就是说，总电力消耗值PWRtotal可以在时钟信号CLK的第三时钟脉冲t3被输入的时间点处保持值“4”，以执行用于将数据存储至第一存储体BANK1中的写入操作并且接收用于第一存储列111的第二存储体BANK2的写入命令WR。
用于将数据存储至第一存储列111的第二存储体BANK2中的写入操作可以与时钟信号CLK的第四时钟脉冲t4同步地执行，并且存储在第一流水线411中的第二数据W2可以被传输至第二流水线412的第一存储元件。随着第一存储列111的第二存储体BANK2的写入操作开始，第二存储列BANK2的电力消耗值可以增加至“4”。因此，由于第二存储体BANK2的写入操作，所以在第三时钟脉冲t3和第四时钟脉冲t4被创建的时间点处的电力消耗值的偏差可以具有值“+4”。同时，第一存储体BANK1的电力消耗可以保持值“4”。因此，在时钟信号CLK的第四时钟脉冲t4被创建的时间点处，总电力消耗值PWRtotal可以是“8”。例如，在第四时钟脉冲t4被创建的时间点处，存储在第一流水线411中的第二数据W2可以被传输至第二流水线412的第一存储元件，如图10所示。因此，第一流水线411可以输出具有逻辑“高”电平的第一使能信号EN1。在这种情况下，从第二流水线412和第三流水线413输出的第二使能信号EN2和第三使能信号EN3都可以保持逻辑“低”电平。因此，第一多路复用器421可以输出与值“+4”相对应的数据，并且第二多路复用器422和第三多路复用器423两者都可以输出与值“0”相对应的数据。由于第三全加器426的输出数据在时钟信号CLK的先前时钟脉冲(即，第三时钟脉冲t3)被创建的时间点处具有值“+4”，因此存储在寄存器427中的数据“4”可以被输入至第二全加器425。第一全加器424可以输出数据“+4”，而第二全加器425可以输出数据“+4”。因此，第三全加器426可以输出数据“+8”。也就是说，总电力消耗值PWRtotal可以在时钟信号CLK的第四时钟脉冲t4被输入的时间点处具有值“8”，以保持用于将数据存储至第一存储列111的第一存储体BANK1中的写入操作并且开始对第一存储列111的第二存储体BANK2的写入操作。
如果包括在第一存储列111中的第三存储体BANK3的写入命令WR与时钟信号CLK的第五时钟脉冲t5同步输入，则可以将第三数据W3输入至第一流水线411。在这种情况下，由于第一存储体BANK1和第二存储体BANK2的写入操作仍然被执行，所以存储在第二流水线412的第三存储元件中的第一数据W1可以被移位至第二流水线412的第四存储元件中，并且存储在第二流水线412的第三存储元件中的第二数据W2可以被移位至第二流水线412的第二存储元件中。参见图11，由于在时钟信号CLK的第五时钟脉冲t5被创建的时间点处，在第一流水线411至第四流水线414之间不发生数据传输，所以第一使能信号至第三使能信号EN1、EN2和EN3全部可以具有逻辑“低”电平。因此，第一多路复用器至第三多路复用器421、422和423全部都可以输出与值“0”相对应的数据。由于第三全加器426的输出数据在时钟信号CLK的先前时钟脉冲(即，第四时钟脉冲t4)被创建的时间段处具有值“+8”，所以存储在寄存器427中的数据“+8”可以被输入至第二全加器425。第一全加器424可以输出数据“0”，而第二全加器425可以输出数据“+8”。因此，第三全加器426可以输出数据“+8”。也就是说，总电力消耗值PWRtotal可以在时钟信号CLK的第五时钟脉冲t5被输入的时间点处保持为值“8”，以执行用于将数据存储至第一存储列111的第二存储体BANK2中的写入操作，并且接收用于第一存储列111的第三存储体BANK3的写入命令WR。
用于将数据存储至第一存储列111的第三存储体BANK3中的写入操作可以与时钟信号CLK的第六时钟脉冲t6同步地执行，并且存储在第一流水线411中的第三数据W3可以被传输至第二流水线412的第一存储元件。随着第一存储列111的第三存储体BANK3的写入操作开始，第三存储体BANK3的电力消耗值可以增加至“4”。因此，由于第三存储体BANK3的写入操作，所以在第五时钟脉冲t5和第六时钟脉冲t6被创建的时间点处的电力消耗值之间的偏差可以具有值“+4”。同时，第二存储体BANK2的电力消耗值可以保持值“4”。相反地，在执行第一存储体BANK1的写入操作时，存储在第二流水线412的第四存储元件中的第一数据W1可以被传输至第三流水线413的第一存储元件。在该时间点处，由第一存储体BANK1的写入操作所消耗的电力可被减小为具有值“1”，并且电力消耗的偏差可以为负3(-3)。因此，在时钟信号CLK的第六时钟脉冲t6被创建的时间点处，总电力消耗值PWRtotal可以是“9”。
例如，在第六时钟脉冲t6被创建的时间点处，存储在第一流水线411中的第三数据W3可以被传输至第二流水线412，并且存储在第二流水线412中的第一数据W1可以被传输至第三流水线413，如图12所示。因此，第一使能信号EN1和第二使能信号EN2两者都可以具有逻辑“高”电平，并且第三使能信号EN3可以保持逻辑“低”电平。因此，第一多路复用器421可以输出与值“+4”相对应的数据，并且第二多路复用器422可以输出与值“-3”相对应的数据。第三多路复用器423可以输出与值“0”相对应的数据。由于第三全加器426的输出数据在时钟信号CLK的先前时钟脉冲(即，第五时钟脉冲t5)被创建的时间点处具有值“+8”，所以存储在寄存器427中的数据“+8”可以被输入至第二全加器425。第一全加器424可以输出数据“+1”，而第二全加器425可以输出数据“+8”。因此，第三全加器426可以输出数据“+9”。也就是说，总电力消耗值PWRtotal可以在时钟信号CLK的第六时钟脉冲t6被输入的时间点处具有值“9”，以保持用于将数据存储至第一存储列111的第一存储体BANK1和第二存储体的BANK2中的写入操作，并且开始第一存储列111的第三存储体BANK3的写入操作。
由于没有与时钟信号CLK的第七时钟脉冲t7同步地输入写入命令WR，所以没有数据输入至第一流水线411。在这种情况下，可以持续地执行第一存储体BANK1、第二存储体BANK2和第三存储体BANK3的写入操作。因此，存储在第二流水线412的第一存储元件中的第三数据W3可以被移位至第二流水线412的第二存储元件，并且存储在第二流水线412的第三存储元件中的第二数据W2可以被移位至第二流水线412的第四存储元件。另外，存储在第三流水线413的第一存储元件中的第一数据W1可以被移位至第三流水线413的第二存储元件。参见图13，由于在时钟信号CLK的第七时钟脉冲t7被创建的时间点处，第一流水线411至第四流水线414之间没有发生数据传输，所以第一使能信号至第三使能信号EN1、EN2和EN3全部都可以具有逻辑“低”电平。因此，第一多路复用器至第三多路复用器421、422和423全部都可以输出与值“0”相对应的数据。由于第三全加器426的输出数据在时钟信号CLK的先前时钟脉冲(即，第六时钟脉冲t6)被创建的时间点处具有值“+9”，所以存储在寄存器427中的数据“+9”可以被输入至第二全加器425。第一全加器424可以输出数据“0”，而第二全加器425可以输出数据“+9”。因此，第三全加器426可以输出数据“+9”。也就是说，总电力消耗值PWRtotal可以在输入时钟信号CLK的第七时钟脉冲t7被输入的时间点处保持值“9”，以执行用于将数据存储至第一存储列111的第一存储体BANK1、第二存储体BANK2和第三存储体BANK3中的写入操作。
由于没有与时钟信号CLK的第八时钟脉冲t8同步地输入写入命令WR，所以没有数据被输入至第一流水线411。在这种情况下，可以持续地执行第一存储体BANK1、第二存储体BANK2和第三存储体BANK3的写入操作。因此，存储在第二流水线412的第二存储元件中的第三数据W3可以被移位至第二流水线412的第三存储元件，并且存储在第二流水线412的第四存储元件中的第二数据W2可以被传送至第三流水线413的第一存储元件。另外，存储在第三流水线413的第二存储元件中的第一数据W1可以被移位至第三流水线413的第三存储元件。参见图14，由于存储在第二流水线412中的第二数据W2在时钟信号CLK的第八时钟脉冲t8被创建的时间点处被传输至第三流水线413，所以第二使能信号EN2可以具有逻辑“高”电平，并且第一使能信号EN1和第三使能信号EN3两者都可以具有逻辑“低”电平。因此，第一多路复用器421和第三多路复用器423两者都可以输出与值“0”相对应的数据，并且第二多路复用器422可以输出与值“-3”相对应的数据。由于第三全加器426的输出数据在时钟信号CLK的先前时钟脉冲(即，第七时钟脉冲t7)被创建的时间点处具有值“+9”，所以存储在寄存器427中的数据“+9”可以被输入至第二全加器425。第一全加器424可以输出数据“-3”，而第二全加器425可以输出数据“+9”。因此，第三全加器426可以输出数据“+6”。也就是说，总电力消耗值PWRtotal可以在时钟信号CLK的第八时钟脉冲t8被输入的时间点处被减小到值“6”，以执行用于将数据存储至第一存储列111的第一存储体BANK1、第二存储体BANK2和第三存储体BANK3中的写入操作。
如果包括在第一存储列111中的第四存储体BANK4的写入命令WR与时钟信号CLK的第九时钟脉冲t9同步地输入，则第四数据W4可以被输入至第一流水线411并且用于第一存储体BANK1、第二存储体BANK2和第三存储体BANK3的写入操作可以持续地执行。因此，存储在第二流水线412的第三存储元件中的第三数据W3可以移位至第二流水线412的第四存储元件，并且存储在第三流水线413的第一存储元件中的第二数据W2可以移位至第三流水线413的第二存储元件。另外，存储在第三流水线413的第三存储元件中的第一数据W1可以被移位至第三流水线413的第四存储元件中。参见图15，由于在时钟信号CLK的第九时钟脉冲t9被创建的时间点处在第一流水线411至第四流水线414之间没有发生数据传输，所以第一使能信号至第三使能信号EN1、EN2和EN3全部都可以具有逻辑“低”电平。因此，第一多路复用器至第三多路复用器421、422和423全部都可以输出与值“0”相对应的数据。由于第三全加器426的输出数据在时钟信号CLK的先前时钟脉冲(即，第八时钟脉冲t8)处被创建的时间点处具有值“+6”，所以存储在寄存器427中的数据“+6”可以被输入至第二全加器425。第一全加器424可以输出数据“0”，而第二全加器425可以输出数据“+6”。因此，第三全加器426可以输出数据“+6”。也就是说，总电力消耗值PWRtotal可以在输入时钟信号CLK的第九时钟脉冲t9被输入的时间点处保持值“6”，以执行用于将数据存储至第一存储列111的第一存储体BANK1、第二存储器BANK2和第三存储体BANK3中的写入操作，并且接收用于第一存储列111的第四存储体BANK4的写入命令WR。
因为没有与时钟信号CLK的第十时钟脉冲t10同步地输入写入命令WR，所以没有数据被输入至第一流水线411。在这样的情况下，可以持续地执行第一存储体BANK1、第二存储体BANK2和第三存储体BANK3的写入操作，并且可以开始第四存储体BANK4的写入操作。由于在从第二时钟脉冲t2被输入的时间点处开始创建第八时钟脉冲之后输入第十时钟脉冲10，以开始用于第一存储体BANK1的写入操作，所以从输入第十时钟脉冲t10的时间点开始，用于第一存储体BANK1的写入操作不会消耗电力，如参照图4所述。存储在第一流水线411中的第四数据W4可以被传输至第二流水线412的第一存储元件，存储在第二流水线412的第四存储元件中的第三数据W3可以被传输至第三流水线413的第一存储元件。另外，存储在第三流水线413的第二存储元件中的第二数据W2可以被移位至第三流水线413的第三存储元件，而存储在第三流水线413的第四存储元件中的第一数据W1可以被传输至第四流水线414。
参见图16，由于在时钟信号CLK的第十时钟脉冲t10被创建的时间点处，在第一流水线至第四流水线411、412、413和414之间传输数据，所有第一使能信号至第三使能信号EN1、EN2和EN3全部都可以具有逻辑“高”电平。因此，第一多路复用器421可以输出与值“+4”相对应的数据，第二多路复用器422可以输出与值“-3”相对应的数据，第三多路复用器423可以输出与值“-1”相对应的数据。由于第三全加器426的输出数据在时钟信号CLK的先前时钟脉冲(即，第九时钟脉冲t9)被创建的时间点处具有值“+6”，所以存储在寄存器427中的数据“+6”可以被输入至第二全加器425。第一全加器424可以输出数据“+1”，而第二全加器425可以输出数据“+5”。因此，第三全加器426可以输出数据“+6”。也就是说，总电力消耗值PWRtotal可以在时钟信号CLK的第十时钟脉冲t10被输入的时间点处保持值“6”，以执行用于将数据存储至第一存储列111的第一存储体BANK1、第二存储体BANK2和第三存储体BANK3中的写入操作，并且开始第一存储列111的第四存储体BANK4的写入操作。
由于没有与时钟信号CLK的第十一时钟脉冲t11同步地输入写入命令WR，所以没有数据被输入至第一流水线411。在这种情况下，可以执行第二存储体BANK2、第三存储体BANK3和第四存储体BANK4的写入操作。存储在第二流水线412的第一存储元件中的第四数据W4可以被移位至第二流水线412的第二存储元件，并且存储在第三流水线413的第一存储元件中的第三数据W3可以被移位至第三流水线413的第二存储元件。另外，存储在第三流水线413的第三存储元件中的第二数据W2可以被移位至第三流水线413的第四存储元件。
参见图17，由于在时钟信号CLK的第十一时钟脉冲t11被创建的时间点处第一流水线411至第四流水线414之间不发生数据传输，所以第一使能信号至第三使能信号EN1、EN2和EN3全部都可以具有逻辑“低”的水平。因此，第一多路复用器至第三多路复用器421、422和423全部都可以输出与值“0”相对应的数据。由于第三全加器426的输出数据在时钟信号CLK的先前时钟脉冲(即，第十时钟脉冲t10)被创建的时间点处具有值“+6”，所以存储在寄存器427中的数据“+6”可以被输入至第二全加器425。第一全加器424可以输出数据“0”，而第二全加器425可以输出数据“+6”。因此，第三全加器426可以输出数据“+6”。也就是说，总电力消耗值PWRtotal可以在时钟信号CLK的第十一时钟脉冲t11被输入的时间点处保持值“6”，以执行用于将数据存储至第一存储列111的第二存储体至第四存储体BANK2、BANK3和BANK4中的写入操作。
由于没有与时钟信号CLK的第十二个时钟脉冲t12同步地输入写入命令WR，所以没有数据被输入至第一流水线411。在这种情况下，可以持续地执行第三存储体BANK3和第四存储体BANK4的写入操作。由于在从第四时钟脉冲t4被输入的时间点处开始创建第八时钟脉冲之后输入第十二时钟脉冲t12，以开始用于第二存储体BANK2的写入操作，所以从输入第十二时钟脉冲t12的时间点开始，用于第二存储体BANK2的写入操作不会消耗电力，如参照图4所述。存储在第二流水线412的第二存储元件中的第四数据W4可以被移位至第二流水线412的第三存储元件，并且存储在第三流水线413的第二存储元件中的第三数据W3可以被移位至第三流水线413的第三存储元件。另外，存储在第三流水线413的第四存储元件中的第二数据W2可以被传输至第四流水线414。
参见图18，由于在时钟信号CLK的第十二时钟脉冲t12被创建的时间点处第三流水线413和第四流水线414之间发生数据传输，所以第三使能信号EN3可以具有逻辑“高”电平，而第一使能信号EN1和第二使能信号EN2两者都可以具有逻辑“低”电平。因此，第一多路复用器421可以输出与值“0”相对应的数据，第二多路复用器422可以输出与值“0”相对应的数据，第三多路复用器423可以输出与值“-1”相对应的数据。由于第三全加器426的输出数据在时钟信号CLK的先前时钟脉冲(即，第十一时钟脉冲t11)的时间点处具有值“+6”，所以存储在寄存器427中的数据可以被输入至第二全加器425。第一全加器424可以输出数据“0”，而第二全加器425可以输出数据“+5”。因此，第三全加器426可以输出数据“+5”。也就是说，总电力消耗值PWRtotal可以在时钟信号CLK的第十二时钟脉冲t12被输入的时间点处减小到值“5”，以执行用于将数据存储至第一存储列111的第三存储体BANK3和第四存储体BANK4中的写入操作。
因为没有与时钟信号CLK的第十三时钟脉冲t13同步地输入写入命令WR，所以没有数据输入至第一流水线411。在这种情况下，可以执行第三存储体BANK3和第四存储体BANK4的写入操作。存储在第二流水线412的第三存储元件中的第四数据W4可以被移位至第二流水线412的第四存储元件，并且存储在第三流水线413的第三存储元件中的第三数据W3可以被移位至第三流水线413的第四存储元件。
参见图19，由于在时钟信号CLK的第十三时钟脉冲t13被创建的时间点处第一流水线411至第四流水线414之间不发生数据传输，因此第一使能信号至第三使能信号EN1、EN2和EN3全部可以具有逻辑“低”电平。因此，第一多路复用器至第三多路复用器421、422和423全部都可以输出与值“0”相对应的数据。由于第三全加器426的输出数据在时钟信号CLK的先前时钟脉冲(即，第十二时钟脉冲t12)被创建的时间点处具有值“+5”，所以存储在寄存器427中的数据“+5”可以被输入至第二全加器425。第一全加器424可以输出数据“0”，而第二全加器425可以输出数据“+5”。因此，第三全加器426可以输出数据“+5”。也就是说，总电力消耗值PWRtotal可以在时钟信号CLK的第十三时钟脉冲t13被输入的时间点处保持值“5”，以执行用于将数据存储至第一存储列111的第三存储体BANK3和第四存储体BANK4的写入操作。
因为没有与时钟信号CLK的第十四时钟脉冲t14同步地输入写入命令WR，所以没有数据被输入至第一流水线411。在这种情况下，可以持续地执行第四存储体BANK4的写入操作。由于在从第六时钟脉冲t6被输入的时间点处开始创建第八时钟脉冲之后输入第十四时钟脉冲t14，以开始用于第三存储体BANK3的写入操作，所以从第十四时钟脉冲t14被输入的时间点开始，用于第三存储体BANK3的写入操作不会消耗电力，如参照图4所述。存储在第二流水线412的第四存储元件中的第四数据W4可以被传输至第三流水线413的第一存储元件，并且存储在第三流水线413的第四存储元件中的第三数据W3可以被传输至第四流水线414。
参见图20，由于在时钟信号CLK的第十四时钟脉冲t14被创建的时间点处第二流水线至第四流水线412、413和414之间发生数据传输，所以第二使能信号EN2和第三使能信号EN3可以具有逻辑“高”电平，而第一使能信号EN1可以具有逻辑“低”电平。因此，第一多路复用器421可以输出与值“0”相对应的数据，第二多路复用器422可以输出与值“-3”相对应的数据，以及第三多路复用器423可以输出与值“-1”相对应的数据。由于第三全加器426的输出数据在时钟信号CLK的先前时钟脉冲(即，第十三时钟脉冲t13)被创建的时间点处具有值“+5”，所以存储在寄存器427中的数据“+5”可以被输入至第二全加器425。第一全加器424可以输出数据“-3”，第二全加器425可以输出数据“+4”。因此，第三全加器426可以输出数据“+1”。也就是说，总电力消耗值PWRtotal可以在时钟信号CLK的第十四时钟脉冲t14被输入的时间点处被减小到值“1”，以执行用于将数据存储至第一存储列111的第四存储体BANK4中的写入操作。
因为没有与时钟信号CLK的第十五时钟脉冲至第十七时钟脉冲t15、t16和t17同步地输入写入命令WR，所以没有数据输入至第一流水线411。在时钟信号CLK的第十五时钟脉冲至第十七时钟脉冲t15、t16和t17被创建时，可以持续地执行第四存储体BANK4的写入操作。因此，存储在第三流水线413的第一存储元件中的第四数据W4可以与时钟信号CLK的第十五时钟脉冲至第十七时钟脉冲t15、t16和t17同步地经由第三流水线413的第二存储元件和第三存储元件移位至第三流水线413的第四存储元件。
存储在第三流水线413的第四存储元件中的第四数据W4可以与时钟信号CLK的第十八时钟脉冲t18同步地传输至第四流水线414的存储元件。由于在从第十时钟脉冲t10被输入的时间点处开始创建第八时钟脉冲之后输入第十八时钟脉冲t18，以开始用于第四存储体BANK4的写入操作，所以从第十八时钟脉冲t18输入的时间点开始，用于第四存储体BANK4的写入操作不会消耗电力，如参照图4所述。
参见图21，由于在时钟信号CLK的第十八时钟脉冲t18被创建的时间点处在第三流水线413和第四流水线414之间发生数据传输，所以第三使能信号EN3可以具有逻辑“高”电平，而第一使能信号EN1和第二使能信号EN2可以具有逻辑“低”电平。因此，第一多路复用器421可以输出与值“0”相对应的数据，第二多路复用器422可以输出与值“0”相对应的数据，以及第三多路复用器423可以输出与值“-1”相对应的数据。由于第三全加器426的输出数据在时钟信号CLK的先前时钟脉冲(即，第十五时钟脉冲至第十七时钟脉冲t15、t16和t17)的时间点处具有值“+1”，所以存储在寄存器427中的数据“+1”可以被输入至第二全加器425。第一全加器424可以输出数据“0”，而第二全加器425可以输出数据“0”。因此，第三全加器426可以输出数据“0”。因此，总电力消耗值PWRtotal可以在时钟信号CLK的第十八时钟脉冲t18被创建的时间点处为零。
出于说明的目的，以上已经公开了本公开的实施例。本领域的普通技术人员将会理解的是，在不脱离所附权利要求所公开的本公开的范围和精神的情况下，可以进行各种修改，添加和替换。

Claims (22)

1.一种用于计算相变存储器件的电力消耗的电路，所述电路包括：
多个流水线，其被配置为对应于在由写入命令执行的相变存储器件的写入操作期间表示不同电力消耗值的多个写入时段，并且被配置为与时钟信号同步地移位或传输数据；以及
算术逻辑电路，其被配置为通过在所述多个流水线中的至少两个流水线之间发生数据传输的时间点处对电力消耗值的所有偏差执行加法运算，从而产生总电力消耗值，
其中，所述多个写入时段包括表示第一电力消耗值的第一写入时段，表示小于所述第一电力消耗值的第二电力消耗值的第二写入时段，以及没有任何电力消耗的第三写入时段。
2.根据权利要求1所述的电路，其中，所述多个流水线包括：
第一流水线，其被配置为具有单个存储元件；
第二流水线，其被配置为具有对应于第一写入时段的多个存储元件；
第三流水线，其被配置为具有与第二写入时段相对应的多个存储元件；以及
第四流水线，其被配置为具有单个存储元。
3.根据权利要求2所述的电路，
其中，时钟信号包括多个时钟脉冲；
其中，第一流水线的单个存储元件对应于写入命令的输入周期；
其中，第二流水线具有与在第一写入时段期间创建的时钟脉冲相同数量的存储元件；以及
其中，第三流水线具有与在第二写入时段期间创建的时钟脉冲相同数量的存储元件。
4.根据权利要求2所述的电路，其中，如果写入命令与时钟信号的第一时钟脉冲同步输入，则将数据存储至第一流水线的单个存储元件中。
5.根据权利要求4所述的电路，
其中，存储在第一流水线的单个存储元件中的数据同步于时钟信号的第二时钟脉冲传输至第二流水线的第一存储元件；
其中，存储在第二流水线的第一存储元件中的数据同步于在时钟信号的第二时钟脉冲之后顺序创建的第三时钟脉冲、通过第二流水线的第一存储元件至最后一个存储元件之间的存储元件、移位至第二流水线的最后一个存储元件；
其中，存储在第二流水线的最后一个存储元件中的数据同步于时钟信号的第四时钟脉冲传输至第三流水线的第一存储元件；
其中，存储在第三流水线的第一存储元件中的数据同步于在时钟信号的第四时钟脉冲之后顺序创建的第五时钟脉冲、通过第三流水线的第一存储元件至最后一个存储元件之间的存储元件、移位至第三流水线的最后一个存储元件；以及
其中，存储在第三流水线的最后一个存储元件中的数据同步于在时钟信号的第五时钟脉冲之后创建的第六时钟脉冲传输至第四流水线的单个存储元件。
6.根据权利要求2所述的电路，
其中，第一流水线产生第一使能信号，第一使能信号的电平在数据从第一流水线传输至第二流水线的时间点处从第一电平改变为第二电平；
其中，第二流水线产生第二使能信号，第二使能信号的电平在数据从第二流水线传输至第三流水线的时间点处从第一电平改变为第二电平；以及
其中，第三流水线产生第三使能信号，第三使能信号的电平在数据从第三流水线传输至第四流水线的时间点处从第一电平改变为第二电平。
7.根据权利要求1所述的电路，其中，所述多个流水线中的每一个通过包括移位寄存器来实现。
8.根据权利要求1所述的电路，其中，算术逻辑电路包括：
多个多路复用器，其被配置为当在流水线之间发生数据传输时，与时钟信号同步地输出电力消耗值的偏差；
全加器部分，其被配置为对多个多路复用器的输出数据与在创建时钟信号的先前时钟脉冲的时间点处产生的先前总电力消耗值执行加法运算，并且被配置为将加法运算的结果输出为在创建时钟信号的当前时钟脉冲的时间点处产生的当前总电力消耗值；以及
寄存器，其被配置为存储当前总电力消耗值，并且被配置为在创建时钟信号的下一个时钟脉冲的时间点处将当前总电力消耗值传输至全加器部分。
9.根据权利要求8所述的电路，
其中，所述多个流水线包括第一流水线、第二流水线、第三流水线和第四流水线，第一流水线具有单个存储元件，第二流水线具有与在写入操作期间表示第一电力消耗值的第一写入时段相对应的多个存储元件，第三流水线具有与在写入操作期间表示小于第一电力消耗值的第二电力消耗值的第二写入时段相对应的多个存储元件，第四流水线具有与第三写入时段相对应的单个存储元件；以及
其中，所述多个多路复用器包括：
第一多路复用器，其被配置为同步于引起从第一流水线至第二流水线的数据传输的时钟信号、将第一电力消耗值输出为第一电力消耗值的偏差，并且被配置为如果在第一流水线和第二流水线之间没有发生数据传输，则输出与值“0”相对应的数据，
第二多路复用器，其被配置为同步于引起从第二流水线至第三流水线的数据传输的时钟信号、将从第二电力消耗值减去第一电力消耗值之后剩余的值输出为第二电力消耗值的偏差，并且被配置为如果在第二流水线与第三流水线之间没有发生数据传输，则输出与值“0”相对应的数据；以及
第三多路复用器，其被配置为同步于从第三流水线到第四流水线的数据传输的时钟信号、将从零值减去第二电力消耗值后剩余的值输出为第三电力消耗值的偏差，并且被配置为如果在第三流水线和第四流水线之间没有发生数据传输，则输出与值“0”相对应的数据。
10.根据权利要求9所述的电路，其中，全加器部分包括：
第一全加器，其被配置为对第一多路复用器的输出数据和第二多路复用器的输出数据执行第一加法运算，以输出第一加法运算的结果；
第二全加器，其配置为对第三多路复用器的输出数据和寄存器的输出数据执行第二加法运算，以输出第二加法运算的结果；以及
第三全加器，其被配置为对第一全加器的输出数据和第二全加器的输出数据执行第三加法运算，以输出第三加法运算的结果。
11.一种相变存储系统，其包括：
相变存储器件，其被配置为在通过写入命令执行写入操作时，在表示不同电力消耗值的多个写入时段期间将数据存储在其中；以及
存储器控制器，其被配置为根据存储器控制器接收到的请求来控制相变存储器件的写入操作，
其中，存储器控制器被配置为通过包括多个流水线和算术逻辑电路来产生总电力消耗值，所述多个流水线被配置为对应于与时钟信号同步地移位或传输数据的多个写入时段，所述算术逻辑电路被配置为在多个流水线中的至少两个流水线之间发生数据传输的时间点处对电力消耗值的所有偏差执行加法运算，
其中，所述多个写入时段包括：表示第一电力消耗值的第一写入时段、表示小于所述第一电力消耗值的第二电力消耗值的第二写入时段、以及没有任何电力消耗的第三写入时段。
12.根据权利要求11所述的相变存储系统，其中所述相变存储器件包括多个存储体。
13.根据权利要求11所述的相变存储系统，其中，所述多个流水线包括：
第一流水线，其被配置为具有单个存储元件；
第二流水线，其被配置为具有与第一写入时段相对应的多个存储元件；
第三流水线，其被配置为具有与第二写入时段相对应的多个存储元件；以及
第四流水线，其被配置为具有单个存储元件。
14.根据权利要求13所述的相变存储系统，
其中，时钟信号包括多个时钟脉冲；
其中，第一流水线的单个存储元件对应于写入命令的输入时段；
其中，第二流水线具有与在第一写入时段期间创建的时钟脉冲相同数量的存储元件；以及
其中，第三流水线具有与在第二写入时段期间创建的时钟脉冲相同数量的存储元件。
15.根据权利要求13所述的相变存储系统，其中，如果写入命令与时钟信号的第一时钟脉冲同步输入，则将数据存储至第一流水线的单个存储元件中。
16.根据权利要求15所述的相变存储系统，
其中，存储在第一流水线的单个存储元件中的数据同步于时钟信号的第二时钟脉冲传输至第二流水线的第一存储元件；
其中，存储在第二流水线的第一存储元件中的数据同步于时钟信号的第二时钟脉冲之后顺序创建的第三时钟脉冲、通过在第二流水线的第一存储元件至最后一个存储元件之间的存储元件、移位至第二流水线的最后一个存储元件；
其中，存储在第二流水线的最后一个存储元件中的数据同步于时钟信号的第四时钟脉冲传输至第三流水线的第一存储元件；
其中，存储在第三流水线的第一存储元件中的数据同步于时钟信号的第四时钟脉冲之后顺序创建的第五时钟脉冲、通过第三流水线的第一存储元件至最后一个存储元件之间的存储元件、移位至第三流水线的最后一个存储元件；以及
其中，存储在第三流水线的最后一个存储元件中的数据同步于在时钟信号的第五时钟脉冲之后创建的第六时钟脉冲传输至第四流水线的单个存储元件。
17.根据权利要求13所述的相变存储系统，
其中，第一流水线产生第一使能信号，第一使能信号的电平在数据从第一流水线传输至第二流水线的时间点处从第一电平改变为第二电平；
其中，第二流水线产生第二使能信号，第二使能信号的电平在数据从第二流水线传输至第三流水线的时间点处从第一电平改变为第二电平；以及
其中，第三流水线产生第三使能信号，第三使能信号的电平在数据从第三流水线传输至第四流水线的时间点处从第一电平改变为第二电平。
18.根据权利要求11所述的相变存储系统，其中，所述多个流水线中的每一个通过包括移位寄存器来实现。
19.根据权利要求11所述的相变存储系统，其中，算术逻辑电路包括：
多个多路复用器，其被配置为当在流水线之间发生数据传输时，与时钟信号同步地输出电力消耗值的偏差；
全加器部分，其被配置为对所述多个多路复用器的输出数据与在创建时钟信号的先前时钟脉冲的时间点处产生的先前总电力消耗值执行加法运算，并且被配置为将加法运算的结果输出为在创建时钟信号的当前时钟脉冲的时间点处产生的当前总电力消耗值；以及
寄存器，其被配置为存储当前总电力消耗值，并且被配置为在创建时钟信号的下一个时钟脉冲的时间点处将当前总电力消耗值发送至全加器部分。
20.根据权利要求19所述的相变存储系统，
其中，所述多个流水线包括第一流水线、第二流水线、第三流水线和第四流水线，第一流水线具有单个存储元件，第二流水线具有与在写入操作期间表示第一电力消耗值的第一写入时段相对应的多个存储元件，第三流水线具有与在写入操作期间表示小于第一电力消耗值的第二电力消耗值的第二写入时段相对应的多个存储元件，第四流水线具有与第三写入时段相对应的单个存储元件；以及
其中，所述多个多路复用器包括：
第一多路复用器，其被配置为同步于引起从第一流水线至第二流水线的数据传输的时钟信号、将第一电力消耗值输出为第一电力消耗值的偏差，并且被配置为如果在第一流水线和第二流水线之间没有发生数据传输，则输出与值“0”相对应的数据，
第二多路复用器，其被配置为同步于引起从第二流水线到第三流水线的数据传输的时钟信号、将从第二电力消耗值减去第一电力消耗值之后剩余的值输出为第二电力消耗值的偏差，并且被配置为如果在第二流水线与第三流水线之间没有发生数据传输，则输出与值“0”相对应的数据；以及
第三多路复用器，其被配置为同步于引起从第三流水线到第四流水线的数据传输的时钟信号、将从零值减去第二电力消耗值后剩余的值输出为第三电力消耗值的偏差，并且被配置为如果在第三流水线和第四流水线之间没有发生数据传输，则输出与值“0”相对应的数据。
21.根据权利要求20所述的相变存储系统，其中，全加器部分包括：
第一全加器，其被配置为对第一多路复用器的输出数据和第二多路复用器的输出数据执行第一加法运算，以输出第一加法运算的结果；
第二全加器，其配置为对第三多路复用器的输出数据和寄存器的输出数据进行第二加法运算，以输出第二加法运算结果；以及
第三全加器，其被配置为对第一全加器的输出数据和第二全加器的输出数据执行第三加法运算，以输出第三加法运算的结果。
22.一种计算相变存储器件的电力消耗的方法，所述方法包括：
设置在相变存储器件的写入操作期间根据电力消耗值区分的多个写入时段；
提供分别对应于所述多个写入时段的多个流水线；
同步于时钟信号、在多个流水线中或多个流水线之间移位或传送数据；以及
在多个流水线中的至少两个流水线之间发生数据传输的时间点处对所有的电力消耗值的偏差执行加法运算，从而计算总电力消耗值，
其中，所述多个写入时段包括：表示第一电力消耗值的第一写入时段、表示小于所述第一电力消耗值的第二电力消耗值的第二写入时段、以及没有任何电力消耗的第三写入时段。
CN201711331106.XA 2017-03-16 2017-12-13 计算相变存储器件电力消耗的电路和方法、相变存储系统 Active CN108630272B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0033286 2017-03-16
KR1020170033286A KR20180107351A (ko) 2017-03-16 2017-03-16 상변화메모리의 전력소모량 연산장치 및 이를 포함하는 상변화메모리 시스템과, 상변화메모리의 전력소모량 연산방법

Publications (2)

Publication Number Publication Date
CN108630272A CN108630272A (zh) 2018-10-09
CN108630272B true CN108630272B (zh) 2022-01-11

Family

ID=63519366

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711331106.XA Active CN108630272B (zh) 2017-03-16 2017-12-13 计算相变存储器件电力消耗的电路和方法、相变存储系统

Country Status (4)

Country Link
US (1) US10083103B1 (zh)
KR (1) KR20180107351A (zh)
CN (1) CN108630272B (zh)
TW (1) TWI749112B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11368412B2 (en) 2020-07-31 2022-06-21 Avago Technologies International Sales Pte. Limited Power throttle for network switches
EP4123648A1 (en) * 2021-07-21 2023-01-25 Samsung Electronics Co., Ltd. Memory device, a memory system and an operating method of the memory device
US20230035927A1 (en) * 2021-07-29 2023-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device Including First and Second Clock Generators

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100819061B1 (ko) * 2007-03-06 2008-04-03 한국전자통신연구원 쓰기 전력 계산 및 데이터 반전 기능을 통한 상 변화메모리에서의 데이터 쓰기 장치 및 방법
CN106057236A (zh) * 2016-05-24 2016-10-26 华中科技大学 一种相变存储器数据写入方法
CN106354654A (zh) * 2015-07-15 2017-01-25 爱思开海力士有限公司 存储器件、包括其的存储系统及存储器件的操作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3618442B2 (ja) 1996-02-08 2005-02-09 株式会社東芝 マイクロプロセッサのパワーエスティメータ装置
US8725928B1 (en) * 2008-12-17 2014-05-13 Micron Technology, Inc. Method and apparatus for configuring write performance for electrically writable memory devices
CN103946811B (zh) * 2011-09-30 2017-08-11 英特尔公司 用于实现具有不同操作模式的多级存储器分级结构的设备和方法
US8804449B2 (en) * 2012-09-06 2014-08-12 Micron Technology, Inc. Apparatus and methods to provide power management for memory devices
US9442854B2 (en) * 2012-11-15 2016-09-13 Elwha Llc Memory circuitry including computational circuitry for performing supplemental functions
KR20150043800A (ko) * 2013-10-15 2015-04-23 에스케이하이닉스 주식회사 전자 장치 및 그의 구동방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100819061B1 (ko) * 2007-03-06 2008-04-03 한국전자통신연구원 쓰기 전력 계산 및 데이터 반전 기능을 통한 상 변화메모리에서의 데이터 쓰기 장치 및 방법
CN106354654A (zh) * 2015-07-15 2017-01-25 爱思开海力士有限公司 存储器件、包括其的存储系统及存储器件的操作方法
CN106057236A (zh) * 2016-05-24 2016-10-26 华中科技大学 一种相变存储器数据写入方法

Also Published As

Publication number Publication date
TW201835931A (zh) 2018-10-01
CN108630272A (zh) 2018-10-09
TWI749112B (zh) 2021-12-11
KR20180107351A (ko) 2018-10-02
US20180267877A1 (en) 2018-09-20
US10083103B1 (en) 2018-09-25

Similar Documents

Publication Publication Date Title
US7778079B2 (en) Multiple level cell phase-change memory devices having post-programming operation resistance drift saturation, memory systems employing such devices and methods of reading memory devices
US9899081B2 (en) Resistive memory device and a memory system including the same
TWI476770B (zh) 具有預讀操作電阻漂移回復的多階單元相變記憶體裝置，使用該裝置的記憶體系統，和讀取記憶體裝置的方法
US20080266942A1 (en) Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices
US7787316B2 (en) Semiconductor memory device and write control method thereof
CN101373632A (zh) 阻抗可变存储器件及其操作方法
CN108630272B (zh) 计算相变存储器件电力消耗的电路和方法、相变存储系统
US9443586B2 (en) Nonvolatile memory device, memory system including the same and method for driving nonvolatile memory device
US10998038B2 (en) Memory device and method of operating the same
KR20100081087A (ko) 반도체 장치, 이를 포함하는 반도체 시스템, 및 반도체 장치의 전압 공급방법
US11355190B2 (en) Semiconductor memory system including scheduler for changing generation of command
KR100919556B1 (ko) 상 변화 메모리 장치
US7710790B2 (en) Semiconductor memory device and write control method thereof
CN109461466B (zh) 具有减小的芯片尺寸的电阻性存储器器件及其操作方法
CN110010181B (zh) 实时访问差分存储器的方法、差分存储器和电子系统
US10678438B2 (en) Schedulers and scheduling methods related to memory systems
KR101858930B1 (ko) 상변화 메모리 장치 및 이를 포함하는 컴퓨팅 시스템
US8116154B2 (en) Semiconductor memory device with a write control circuit commonly provided for a plurality of pages
KR100887135B1 (ko) 상 변화 메모리 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant