JP4273087B2 - 半導体記憶装置およびその書込み方法 - Google Patents

Description

本発明は、半導体記憶装置およびその書込み方法に関し、特にプログラム可能な抵抗素子付きメモリを用いる半導体記憶装置およびその書込み方法に関する。

近年、携帯電話機やモバイル機器における画像処理・動画処理などのワークメモリとして、大容量・低電力のＳＤＲＡＭの市場要求が高くなってきている。特にモバイル機器などにおいては、ＣＰＵとのＳＩＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）化が進む中、リフレッシュ電流の削減と低消費電流化が大きく期待されている。このような状況において、ワークメモリからフラッシュメモリへのデータ転送、フラッシュメモリからワークメモリへの再転送による処理速度の制約が生じ、書込み速度・読み出し速度ともＳＤＲＡＭインタフェース互換となるような不揮発性メモリ・不揮発性ＲＡＭの要求が高まってきている。このような不揮発性ＲＡＭの候補として、ＦｅＲＡＭ／ＭＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ／Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの開発が行われている。強誘電体を利用したＦｅＲＡＭにおいては、現時点においては高集積化が難しく、ＤＲＡＭ並みの容量・スピードを実現することが難しい。また、不揮発性磁気抵抗を利用したＭＲＡＭにおいては、書込み磁界発生のため、１ビット当たり書込み電流がｍＡオーダで必要となり、書込み消費電流が大きいなどの問題点がある。

一方、プログラム可能な抵抗素子付きメモリとして、相変化素子も不揮発性ＲＡＭを実現するために研究が進められており、有望視されている。相変化メモリは、書込み速度が遅いため、たとえばローパワーＳＲＡＭもしくはフラッシュメモリと互換性を保つ仕様が従来から報告されている。特に、ＳＲＡＭ仕様においては、低消費電流化が実現され、不揮発性メモリあるいはフラッシュメモリと比較して高速な書込みが可能なため、相変化メモリは大きな期待をされている。

相変化メモリは、カルコゲナイド系の材料（例えばＧｅ、Ｓｂ、Ｔｅ）に熱を加えることにより、アモルファス状態（高抵抗）と結晶状態（低抵抗）とを遷移する性質を利用した不揮発性メモリである。一般には、電流により発生するジュール熱と印加時間によって、高抵抗（リセット、Ｒｅｓｅｔ）状態と低抵抗（セット、Ｓｅｔ）状態とに変化させるが、その書込み時間は、数１０〜１００ｎｓ程度の時間が必要とされている。例えば、非特許文献１には、低抵抗化（セット時間）に１２０ｎｓ、高抵抗化（リセット時間）に５０ｎｓ程度の時間を要する相変化メモリを用いた６４ＭｂのＲＡＭの構成が紹介されている。

ところで、相変化素子は、不揮発性メモリ素子ではあるが、リードディスターブによって、相変化素子に電圧・電流が加わり、相変化素子の抵抗値の変化が起こり、リテンション特性と読み出しマージンを悪化させる。

また同様にして、ライト時においても、同様のディスターブにより相変化素子に電圧・電流が加わることにより、その抵抗値の変化が時間とともに劣化していくことが知られている。図６は、書込み・読み出しにおける相変化素子の抵抗値の変化を示す図である。横軸は、読出し／書き込み回数、縦軸は、相変化素子のＳｅｔ／Ｒｅｓｅｔの抵抗値である。読出し／書き込み回数の増加と共に、素子抵抗値の低下が見られる。

一方、揮発性の同期型ＳＲＡＭ等の書込み動作において、書込み要求に対してメモリセルへの実際の書き込みのタイミングを遅らせて行う半導体記憶装置が知られている（例えば、特許文献１、２参照）。このような方法は、レイトライト（Ｌａｔｅ Ｗｒｉｔｅ）方式と呼ばれ、書き込みを安定的に行わせることができる。

ウー・ヨン・チョ（Woo Yeong Cho）他、「ア ０．１８μｍ ３．０Ｖ ６４Ｍｂ ノン・ボラタイル フェーズ・トランジション ランダム・アクセス メモリ（A 0.18μm 3.0V 64Mb Non-Volatile Phase-Transition Random-Access Memory (PRAM)）」、２００４ アイ・イー・イー・イー インタナショナル ソリッド・ステート サーキッツ コンファレンス（2004 IEEE International Solid-State Circuits Conference） ISSCC 2004 / SESSION 2 / NON-VOLATILE MEMORY / 2.1、２００４年２月１６日 特開平８−４５２７７号公報 特許第２８８８２０１号明細書

ところで、相変化素子を用いてシンクロナスＤＲＡＭ（ＳＤＲＡＭ）インタフェース互換のメモリ装置を実現する場合、以下のような考慮すべき点が挙げられる。

１）繰り返し書込み回数が１０^１２回程度とフラッシュメモリと同程度であるが、ＤＲＡＭのそれと比較すると４桁程度低い。読み出し・書込みの繰り返しを重ねるたびに、素子特性が悪化し、記憶データが破壊されることがある（図６参照）。

２）同一データを繰り返し同一セルに書込みを行った場合、例えば低抵抗状態がより深く低抵抗状態になり、高抵抗状態に書込みを行ったにもかかわらず、高抵抗になりきらないなどの問題が発生する（図６参照）。図７は、書込み・読み出しでの従来の相変化素子の抵抗値の変化・分布を示す図であり、初期Ｒｅｓｅｔ抵抗分布（ＲＲｅｓｅｔ）とｎ回書き換え後のＲｅｓｅｔ抵抗分布（Ｒｒｅｓｅｔ’）、初期Ｓｅｔ抵抗分布（ＲＳｓｅｔ）とｎ回書き換え後のＳｅｔ抵抗分布（ＲＳｅｔ’）が示されている。

データを上書きする場合においては、その素子の特性から状態の変化が発生し抵抗値が変動するため、メモリセル間の抵抗ばらつきが大きくなり、特性に大きな影響を及ぼす（図６、図７参照）と考えられる。単純に読み出し・書込みを繰り返すと、相変化素子の上記の特性から、リテンション特性の悪化を引き起こし、メモリ素子としての機能を果たさなくなる、という問題点がある。

このような状態を回避する必要があるため、相変化素子の特性から来る制約事項として、書込み方法としてはデータを書き換えるのではなくセットもしくはリセットのいずれかの安定状態に一時設定した後、所望のデータを書き込む方法を採用することが必要である。

ＳＤＲＡＭインタフェース互換のメモリ装置を実現するためには、書込み時間は、データ比較も考慮に入れると、「読み出し時間＋書込みデータとの比較＋リセット時間＋セット時間」の時間を要し、この一連の書込み時間は、ＳＤＲＡＭのスペックを圧迫する。したがって、ＳＤＲＡＭインタフェース互換のメモリ装置を実現することは困難である（図８参照）。また、図８のようにそれぞれアドレス入力・データ入力に従い書込み動作を行う上で、書込み制御をアドレスごとに個別に制御する必要が出てくるため、回路規模の増大などが考えられる。さらに、個別の制御を回避するために一括制御を行う場合、最終アドレス入力が完了してからの書込みスタートとなるため、ｔＷＲ＋ｔＲＰの間に前記２）において意図した書込み動作を行うことが困難である。

上記課題を解決するために、相変化素子の素子特性の制約に対し、レイトライト方式を応用して相変化メモリの書込みを行う方法を創案した。

本発明の一つのアスペクトに係る半導体記憶装置の書き込み方法は、ビット線とワード線の交差部に備えられる、プログラム可能な抵抗素子を含むメモリセルへの書き込み方法である。この方法は、ライトアドレス及びライトデータを、それぞれライトアドレスレジスタ及びデータレジスタに一時保管し、次の書込み要求までライトアドレス及びライトデータをそれぞれ保持する。また、書込みには、抵抗素子を第１の状態から第２の状態に変化させる第１の書込みサイクルと、抵抗素子を第２の状態から第１の状態に変化させる第２の書込みサイクルとを含み、第１の書込みサイクルと第２の書込みサイクルとが異なるタイミングで行われる。さらに、第１の書込み要求に伴い、第１の書込みサイクルを実行し、第１の書込み要求に引き続く第２の書込み要求があったことを検知し、第２の書込みサイクルを実行する。

第１の展開形態の書込み方法において、アドレスレジスタに保持されているアドレスと新たな書込み要求によって入力されるアドレスとの比較を行い、比較結果に基づいてメモリセルへの書込み制御を行うようにしてもよい。

第２の展開形態の書込み方法において、書込み制御では、入力されるアドレスに対応するメモリセルの読み出しを行い、該メモリセルに書き込まれているデータとデータレジスタの値とを比較するようにしてもよい。

第３の展開形態の書込み方法において、ライトアドレスレジスタとデータレジスタとに書込みアドレスと書き換えデータとをそれぞれ格納し、書込みアドレスに対応する所定のメモリセルの書込み内容と書き換えデータを比較し、所定のメモリセルのうち第１の状態にあるメモリセルのみを第１の書込みサイクルにて一時第２の状態とした後、書き換えデータのうち第１の状態に対応する書き換えデータのみを第２の書込みサイクルにて書込みを行うように制御するようにしてもよい。

第４の展開形態の書込み方法において、第２の書込みサイクルの実行中に並行して、入力される新たなアドレス及びデータをそれぞれライトアドレスレジスタ及びデータレジスタとに格納するようにしてもよい。

第５の展開形態の書込み方法において、半導体記憶装置の書込み方法において、読出し要求があった場合、ライトアドレスレジスタに保持されているアドレスと読み出し要求に対応するアドレスとを比較して読み出し制御を行うようにしてもよい。

第６の展開形態の書込み方法において、ライトアドレスレジスタに保持されているアドレスと読出し要求に対応するアドレスとが一致する場合には、データレジスタに保持されているデータを読み出すようにしてもよい。

本発明の一つのアスペクトに係る半導体記憶装置は、ビット線とワード線の交差部に、プログラム可能な抵抗素子を含むメモリセルを備えるメモリセルアレイと、外部から入力されるアドレスを一時保持するアドレスレジスタと、書込み要求に伴いアドレスレジスタに保持されているアドレスを入力して保持するライトアドレスレジスタと、書込み要求に伴う書込みデータを保持するデータレジスタと、抵抗素子を第１の状態から第２の状態に変化させる第１の書込みサイクルと、第１の書込みサイクルと異なるタイミングで相変化素子を第２の状態から第１の状態に変化させる第２の書込みサイクルとを実行させる書込み制御手段と、を備え、書込み要求に引き続く次の書込み要求に応じて、ライトアドレスレジスタに保持されているアドレスにしたがって選択されたメモリセルアレイ中のメモリセルに、データレジスタに保持されているデータを書き込む。また、書込み制御手段は、第１の書込み要求に伴い、第１の書込みサイクルを実行し、第１の書込み要求に引き続く第２の書込み要求があったことを検知し、第２の書込みサイクルを実行する。

第１の展開形態の半導体記憶装置において、アドレスレジスタに保持されるアドレスと、ライトアドレスレジスタに保持されるアドレスとを比較するリードコンパレータと、リードコンパレータが出力する一致結果に基づいてメモリセルの出力とデータレジスタの出力とを選択する多重化回路と、をさらに備え、読出し要求に伴いアドレスレジスタに保持されるアドレスが、ライトアドレスレジスタに保持されるアドレスと一致する場合、データレジスタの出力を読出し要求に対する出力データとするようにしてもよい。

第２の展開形態の半導体記憶装置において、第２の書込みサイクルの実行中に並行して、入力される新たなアドレス及びデータをそれぞれライトアドレスレジスタ及びデータレジスタとに格納するようにしてもよい。

第３の展開形態の半導体記憶装置において、第１の状態における抵抗素子の抵抗値は、第２の状態における抵抗素子の抵抗値に比べて高くてもよい。

第４の展開形態の半導体記憶装置において、第１の状態における抵抗素子の抵抗値は、第２の状態における抵抗素子の抵抗値に比べて低くてもよい。

第５の展開形態の半導体記憶装置において、抵抗素子は、第１、第２の状態間で相変化する材料を含んでもよい。

第６の展開形態の半導体記憶装置において、抵抗素子は、相変化材料が第１の状態において結晶状態であって、第２の状態においてアモルファス状態であるようにプログラムされてもよい。

第７の展開形態の半導体記憶装置において、抵抗素子は、相変化材料が第１の状態においてアモルファス状態であって、第２の状態において結晶状態であるようにプログラムされてもよい。

本発明によれば、レイトライト方式を応用し、実質的な書込み時間を短くすると共に、メモリセルへのアクセスによるストレスを緩和し、シンクロナスＤＲＡＭインタフェースに対して互換性の高い半導体記憶装置を構成することができる。

本発明の実施形態に係る半導体記憶装置は、ビット線とワード線の交差部に備えられる、相変化素子を含むメモリセルをメモリセルアレイ内に備える。書込み要求に伴う書込みアドレス及びデータをそれぞれライトアドレスレジスタとデータレジスタとに一時保持し、この書込み要求のサイクルではメモリセルアレイへの書込みは行わない。そして、次の書込み要求が発生した時点で保持されているデータをメモリセルアレイに対して書込む。この時、リセットサイクルとセットサイクルとの２つの書込みサイクルを設ける。そして、メモリセルの書込み内容と書き換えデータを比較し、セットセルのみを一時リセット（アモルファス化、高抵抗化）とした後、セット（結晶化、低抵抗化）データのみ書込みを行うようにする。このような書き込み方法を取ることで、ＤＲＡＭと比較して長い書込み時間を要する相変化メモリに関し、実質的な書込み時間を短くして、シンクロナスＤＲＡＭインタフェースに対し互換性の高い半導体記憶装置を構成することができる。

また、このような半導体記憶装置は、同一メモリセルに同一の過剰な書込みを防止することができる。すなわち、同一アドレスデータの読み出し・書込みなど局所的なアクセスが連続して発生した場合であっても、データレジスタからのアクセスとなるため、直接メモリセルに書込み・読み出しをすることがなく過剰なストレスを緩和し、リテンション特性の向上を図ることができる。以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る半導体記憶装置の構成を示すブロック図である。図１において、半導体記憶装置は、アドレスレジスタ１１と、ライトクロック発生回路１２と、ライトコントロール回路１３と、データレジスタ１４と、ライトアドレスレジスタ１５と、リードコンパレータ１６と、多重化回路（マルチプレクサ、ＭＵＸ）１７、１９と、メモリセルアレイ１８と、出力レジスタ２０と、バッファ２１とを備える。なお、メモリセルアレイ１８は、不図示のビット線とワード線の交差部に備えられる相変化素子を含むメモリセルを含む。

アドレスレジスタ１１は、書き込みの対象となるメモリセルのアドレスを外部アドレス端子ＡＤから受け取って保持し、さらにライトアドレスレジスタ１５に出力する。ライトアドレスレジスタ１５は、書込みアドレスを一時格納する。ライトクロック発生回路１２は、ライトアドレスレジスタ１５とアドレスレジスタ１１の動作タイミングを制御する。多重化回路１７は、ライトコントロール回路１３によって制御され、ライトアドレスレジスタ１５とアドレスレジスタ１１とから出力されるアドレス情報を多重化（選択）し、メモリセルアレイ１８に対して書き込みアドレスの出力を行う。

外部端子Ｉ／Ｏから入力される、書き込みの対象となるメモリセルへの書込み入力データは、データレジスタ１４において一時保持され、メモリセルアレイ１８の入力Ｄａｔａ ｉｎと、多重化回路１９とに出力される。メモリセルアレイ１８は、ライトコントロール回路１３により制御され、多重化回路１７によって出力されるアドドレスに基づき、データレジスタ１４から出力されるデータを、対象とされるメモリセルに書き込む。

リードコンパレータ１６は、アドレスレジスタ１１とライトアドレスレジスタ１５との出力を入力して比較信号を発生する。多重化回路１９は、リードコンパレータ１６から出力される比較信号を受けて、メモリセルアレイ１８の出力Ｄａｔａ Ｏｕｔとデータレジスタ１４の出力とを切り換えて出力レジスタ２０に出力する。出力レジスタ２０は、ライトクロック発生回路１２により制御され、多重化回路１９の出力を入力し、バッファ２１を介して、外部端子Ｉ／Ｏに出力する。

次に、レイトライト動作について説明する。書込み要求に従い、対象とされるメモリセルのアドレスとデータが入力された場合、アドレスレジスタ１１に一旦保持されたアドレスデータは、ライトクロック発生回路１２によりライトアドレスレジスタ１５に格納される。また、書込みデータは、外部端子Ｉ／Ｏから入力され、データレジスタ１４に一旦保持され、メモリセルアレイのＤａｔａ ｉｎと多重化回路１９とに入力され、この時点ではメモリセルアレイ１８への書込みは行わない。次の書込み要求によって新たなアドレス入力があった場合、先に保持されているライトアドレスレジスタ１５のアドレスデータに基づいてデータレジスタ１４の書込みデータが、メモリセルアレイ１８に書き込まれる。同時に、新たなアドレスとデータを、それぞれライトアドレスレジスタ１５とデータレジスタ１４とに格納し、この時点では、この新たなアドレスに対応するメモリセルアレイ１８への書込みを行わない。

引き続いて読み出し要求が発生した場合には、リードコンパレータ１６は、アドレスレジスタ１１とライトアドレスレジスタ１５とに保持されているアドレスの値が同一アドレスか否かを判定する。もし同一アドレスであれば、データレジスタ１４から多重化回路１９を介して出力レジスタ２０へデータを送り、外部データ出力（Ｈｉｔリードと呼ぶ）を行う。もし異なるアドレスであれば、アドレスレジスタ１１の値に従ったメモリセルアレイ１８中のメモリセルにアクセスし、Ｄａｔａ ｏｕｔから読み出し動作を行う。

以上のように、レイトライト方法においては、書込み要求に伴う書込みアドレス及びデータを一時保持し、この書込み要求のサイクルではメモリセルアレイ１８への書込みは行わない。そして、次の書込み要求が発生した時点で保持されているデータをメモリセルアレイ１８に対して書込むように動作する。

次に書込み・読み出しの動作の詳細について説明する。図２は、本発明の第１の実施例に係る書込み・読み出しにおけるフローチャートである。

まず、書き込みの動作について説明する。ステップＳ１において、半導体記憶装置に対しＡＣＴコマンドが入力される。そして、不図示の制御回路によって半導体記憶装置は、動作モードに設定される。

ステップＳ２において、メモリセルアレイのロウアドレスをセットする。

ステップＳ３において、ライトコマンド（ＷＲＩＴ）が入力される。

ステップＳ４において、メモリセルアレイのコラムアドレスをセットする。ロウアドレスとコラムアドレスは、アドレスレジスタにおいて保持される。

ステップＳ５において、アドレスレジスタとライトアドレスレジスタとの内容を比較し、一致していればステップＳ９に進み、一致していなければステップＳ６に進む。

ステップＳ６において、データレジスタからデータを参照する。

ステップＳ７において、参照したデータが「セット」（結晶化、低抵抗化）であるか否かを判定し、「セット」であればステップＳ８に進み、「セット」でなければステップＳ９に進む。

ステップＳ８において、ロウアドレスとコラムアドレスとで指定されるメモリセルに「セット」を書き込む。

ステップＳ９において、データレジスタ、アドレスレジスタを開放し、ステップＳ１１に進む。

ステップＳ１１において、ライトアドレスレジスタにライトアドレスをセットし、データレジスタにライトデータをセットする。

ステップＳ１２において、時間ｔＷＲ待つ。

ステップＳ１３において、プリチャージを行う。

ステップＳ１４において、ライトアドレスに対応のデータをメモリセルから読み出す。

ステップＳ１５において、読み出したデータが「セット」であるか否かを判定する。セットであれば、ステップＳ１６に進み、セットでなければ、ステップＳ１７に進む。

ステップＳ１６において、該当のメモリセルに「リセット」（アモルファス化、高抵抗化）を書き込む。

ステップＳ１７において、書き込み動作が終了する。その後、再び書き込み動作を行う場合は、ステップＳ１に進み、読出し動作を行う場合は、ステップＳ２１に進む。

次に、読出し動作の説明を行う。ステップＳ２１において、ＡＣＴコマンドを入力する。

ステップＳ２２において、メモリセルアレイのロウアドレスをセットする。

ステップＳ２３において、リードコマンドが入力される。

ステップＳ２４において、メモリセルアレイのコラムアドレスをセットする。ロウアドレスとコラムアドレスは、アドレスレジスタにおいて保持される。

ステップＳ２５において、アドレスレジスタとライトアドレスレジスタとの内容を比較し、一致（Ｈｉｔ）していればステップＳ２６に進み、一致していなければステップＳ２７に進む。

ステップＳ２６において、データレジスタにアクセスして、データを読出し、ステップＳ２８に進む。

ステップＳ２７において、メモリセルにアクセスしてデータを読出す。

ステップＳ２８において、読み出されたデータを出力レジスタに転送する。

ステップＳ２９において、データが出力される。

次に、以上のように動作する半導体記憶装置の書込みのタイミングについて説明する。図３は、本発明の第１の実施例に係る半導体記憶装置の書込みにおけるタイミングチャートである。説明のため、半導体記憶装置は、ＳＤＲＡＭに相当し、その仕様として、１ＣＬＫ＝１０ｎｓ、ｔＲＤＣ＝２０ｎｓ、ｔＷＲ＝２ＣＬＫ、ｔＲＰ＝３０ｎｓ、最低バースト長をＢＬ＝４とし、また相変化素子のリセット時間（高抵抗化、アモルファス化）＝２０ｎｓ、セット時間（低抵抗化、結晶化）＝５０ｎｓであると仮定する。

まず始めに図８に示すように、従来のＳＤＲＡＭとした場合を想定する。書込み要求が発生し、リアルタイム書込みを行った場合、（読み出し時間＋書込みデータとの比較）＋リセット時間＋セット時間は、２ＣＬ（２０ｎｓ）＋２０ｎｓ＋５０ｎｓ＝９０ｎｓ程度である。一方最終アドレス入力から書き込み終了までに必要とされる時間は、ｔＷＲ＋ｔＲＰ＝２ＣＬ（２０ｎｓ）＋３０ｎｓ＝５０ｎｓ程度となり、スペックを満足しないのは明白である。

これに対し、本発明によれば、図３に示すように、まずアクティブコマンドＡＣＴが入力されてからｔＲＣＤ後に書き込み命令ＷＲＩＴと同時に書き込みアドレスＡがセットされる。ここで、アドレスとライトアドレスレジスタとの値を比較する。もし同一であったならばレジスタを開放し、次にＡ０、Ａ１のようにライトアドレスレジスタとデータレジスタとにそれぞれデータをセットする。最終アドレス及びデータ入力が完了し、ｔＷＲ後ｔＲＰ＝３０ｎｓ以内に、書込み要求アドレスのデータを一旦読み出し（図３のＡメモリセル読み出し）、読み出されたデータがセット（データの１とする）であれば、そのセルのみリセット（データの０とする）に書込みを行う（図３のデータ比較、Ａ Ｒｅｓｅｔ書込み）。すなわち、書込み要求の発生したメモリセルに対して同一データの書込みを防止すると同時に、一旦リセット状態に合わせ込みを行う。

なお、ここで、セット状態に合わせる方法も考えられるが、ｔＲＰを考慮すると仮定したスペックにおいては、規格割れが発生し、また一般的なＳＤＲＡＭ互換性を保てないため採用していない。もちろん規格が許容できるのであれば、セット状態とすることもできる。

ここで、書込み要求のあったメモリセルは、リセット状態となっており、書込み要求のあったアドレス及びデータは、それぞれライトアドレスレジスタとデータレジスタに保持されている状態である。ここで読み出し要求が発生した場合、入力されたアドレスとアドレスレジスタの値とを比較し、もし一致しているならばデータレジスタをアクセスし、出力レジスタにデータを転送し、データ出力を行う（Ｈｉｔリード）。また、異なっていれば、入力に従ったアドレスに従い、メモリセルをアクセスし、出力レジスタにデータ転送後、データ出力を行う。

次の書込み要求が入ると、新たなアドレスＢとライトアドレスレジスタの値との比較を行う。ここで、前回のアドレスとは異なっているため、ライトアドレスレジスタの値を参照して該当するメモリセルへの書込み準備を行う。次にデータレジスタの値を参照し、データが１（Ｓｅｔ）であるもののみセット書込みを行うと同時に（図３のＡのＳｅｔ書込み）、アドレス及びデータレジスタを開放し、新たなアドレス及びデータＢ０，Ｂ１，Ｂ２・・・・をアドレス及びデータレジスタに順次格納していく（図３のＢ レジスタ書込み）。

最終アドレスおよびデータＢ３が入力され、ライトリカバリーｔＷＲ後、前述のＡ Ｓｅｔ書込みを終了すると同時に、現入力アドレスＢに従ったメモリセルを選択し、書込み要求アドレスのデータを一旦読み出す（図３のＢ メモリセル読み出し）。読み出されたデータがセット（データの１とする）であれば、そのセルのみをリセット（データの０とする）に書込みを行う。そして、次の書込み要求があるまで、データレジスタにデータが保持され、書込み要求に従いデータ１（セット）であるもののみセット書込みを行う。ここでセット書込みは、５０ｎｓであるため、ＢＬ＝４であれば書込み要求からｔＷＲまでの間は、５０ｎｓであるため、完全に書込みを隠蔽することができる。

また、局所的に書込み・読み出し要求が繰り返し発生した場合であっても、メモリセル自身への書込みは行わず、レジスタへの書き換え・読み出しとなるため、メモリセルへのストレスが大幅に緩和される。

以上のように、相変化素子の素子特性の制約からくる書込み方法において、レイトライト方式を応用し、ライトアドレスレジスタとデータレジスタとに書込みアドレスとデータとを格納し、リセットサイクルとセットサイクルとの２つの書込みサイクルを設け、メモリセルの書込み内容と書き換えデータとを比較し、セットセルのみを一時リセット（アモルファス化）とした後、セット（結晶化）データのみ書込みを行うことで同一メモリセルに同一の過剰な書込みを防止することができる。すなわち、同一アドレスデータの読み出し・書込みなど局所的なアクセスが連続して発生した場合であっても、データレジスタからのアクセスとなるため、直接メモリセルに書込み・読み出しをすることがないのでメモリセルへのストレスを緩和することができる。

図４は、本発明の第２の実施例に係る半導体記憶装置の構成を示すブロック図である。図４を図１と比較すると、ライトアドレスレジスタ１５ａとアドレスレジスタ１１との間にライトアドレスバッファ２２を設け、データレジスタ１４ａとＩ／Ｏとの間にデータバッファ２３を設け、それぞれライトクロック発生回路１２によって制御される点が異なる。その他、図４において、図１と同一の符号は、同一物を表し、その説明を省略する。

図５は、本発明の第２の実施例に係る半導体記憶装置の書込みにおけるタイミングチャートである。図４、図５を参照して第２の実施例に係る半導体記憶装置の動作について説明する。まずＡＣＴコマンドに続いて書き込み要求コマンドＷＲＩＴが入力される。これに伴う書込み要求アドレスＡに従い、アドレスと、データＡ０、Ａ１・・・とが、ライトアドレスバッファ２２及びデータバッファ２３とに格納される。最終アドレス完了後、ライトリカバリーｔＷＲ終了と同時に、ライトアドレスレジスタ１５ａにライトアドレスバッファ２２のデータを転送し保持する。また、データレジスタ１４ａにデータバッファ２３のデータを転送し保持する。

次の書込みが発生（次のＡＣＴコマンドおよびＷＲＩＴコマンド）し、新たなアドレス及びデータ要求が発生した場合、まずライトアドレスレジスタ１５ａとデータレジスタ１４ａとに従ったメモリセルアレイ１８の読み出し（図５のＡメモリセル読み出し・データ比較）を行い、データレジスタ１４ａに格納されているデータと読み出しデータとの比較を行う。読み出されたデータがセット（データの１とする）であれば、そのセルのみリセット（データの０とする）に書込み（図５のＡＲｅｓｅｔ書込み）を行い、その後引き続いてデータ１のアドレスに従ったメモリセルのみセット書込み（図５のＡ Ｓｅｔ書込み）を行う。

一方、新たなアドレスＢとデータＢ０、Ｂ１・・・は、それぞれすでに開放状態となっているライトアドレスバッファ２２とデータバッファ２３とに一時データを格納する。ｔＷＲ終了後、ライトアドレスレジスタ１５ａとデータレジスタ１４ａとにデータを転送し、次回書込み要求があるまでデータを保持する。その他読み出し要求があった場合などの動作に関しては、第１の実施例と同様のため説明を省略する。

なお、半導体記憶装置がスタンバイもしくは電源切断となる場合には、レジスタ内容を一旦書込みし、完了を持って遮断するようにする。

第２の実施例に係る半導体記憶装置は、第１の実施例と比較し、次インストラクションでの書込み動作において、一連の書込みシーケンスを一括して行うので、メモリセルのアクセス制御が簡易となる。

本発明の第１の実施例に係る半導体記憶装置の構成を示すブロック図である。 本発明の第１の実施例に係る書込み・読み出しにおけるフローチャートである。 本発明の第１の実施例に係る半導体記憶装置の書込みにおけるタイミングチャートである。 本発明の第２の実施例に係る半導体記憶装置の構成を示すブロック図である。 本発明の第２の実施例に係る半導体記憶装置の書込みにおけるタイミングチャートである。 書込み・読み出しでの従来の相変化素子の抵抗値の変化を示す図である。 書込み・読み出しでの従来の相変化素子の抵抗値の変化・分布を示す図である。 従来の半導体記憶装置の書込みにおけるタイミングチャートである。

符号の説明

１１ アドレスレジスタ
１２ ライトクロック発生回路
１３ ライトコントロール回路
１４、１４ａ データレジスタ
１５、１５ａ ライトアドレスレジスタ
１６ リードコンパレータ
１７、１９ 多重化回路
１８ メモリセルアレイ
２０ 出力レジスタ
２１ バッファ
２２ ライトアドレスバッファ
２３ データバッファ

Claims (20)

1. ビット線とワード線の交差部に備えられる、プログラム可能な抵抗素子を含むメモリセルへの書き込み方法であって、
   書込み要求に伴うライトアドレス及びライトデータを、それぞれライトアドレスレジスタ及びデータレジスタに一時保管し、次の書込み要求まで前記ライトアドレス及び前記ライトデータをそれぞれ保持し、
   書込みには、前記抵抗素子を第１の状態から第２の状態に変化させる第１の書込みサイクルと、前記抵抗素子を前記第２の状態から前記第１の状態に変化させる第２の書込みサイクルとを含み、
   前記第１の書込みサイクルと前記第２の書込みサイクルとが異なるタイミングで行われ、
   第１の書込み要求に伴い、前記第１の書込みサイクルを実行し、前記第１の書込み要求に引き続く第２の書込み要求があったことを検知し、前記第２の書込みサイクルを実行することを特徴とする半導体記憶装置の書込み方法。
2. 前記アドレスレジスタに保持されているアドレスと新たな書込み要求によって入力されるアドレスとの比較を行い、比較結果に基づいてメモリセルへの書込み制御を行うことを特徴とする請求項１記載の半導体記憶装置の書込み方法。
3. 前記書込み制御において、前記入力されるアドレスに対応するメモリセルの読み出しを行い、該メモリセルに書き込まれているデータと前記データレジスタの値とを比較することを特徴とする請求項２記載の半導体記憶装置の書込み方法。
4. 前記ライトアドレスレジスタと前記データレジスタとに書込みアドレスと書き換えデータとをそれぞれ格納し、前記書込みアドレスに対応する所定のメモリセルの書込み内容と前記書き換えデータを比較し、前記所定のメモリセルのうち前記第１の状態にあるメモリセルのみを前記第１の書込みサイクルにて一時前記第２の状態とした後、前記書き換えデータのうち前記第１の状態に対応する書き換えデータのみを前記第２の書込みサイクルにて書込みを行うように制御することを特徴とする請求項１記載の半導体記憶装置の書込み方法。
5. 前記第２の書込みサイクルの実行中に並行して、入力される新たなアドレス及びデータをそれぞれ前記ライトアドレスレジスタ及び前記データレジスタとに格納することを特徴とする請求項１記載の半導体記憶装置の書込み方法。
6. 請求項１記載の半導体記憶装置の書込み方法において、読出し要求があった場合、前記ライトアドレスレジスタに保持されているアドレスと前記読み出し要求に対応するアドレスとを比較して読み出し制御を行うことを特徴とする半導体記憶装置の読出し方法。
7. 前記ライトアドレスレジスタに保持されているアドレスと前記読出し要求に対応するアドレスとが一致する場合には、前記データレジスタに保持されているデータを読み出すことを特徴とする請求項６記載の半導体記憶装置の読出し方法。
8. 前記第１の状態における前記抵抗素子の抵抗値は、前記第２の状態における前記抵抗素子の抵抗値に比べて高いことを特徴とする請求項１記載の半導体記憶装置の書込み方法。
9. 前記第１の状態における前記抵抗素子の抵抗値は、前記第２の状態における前記抵抗素子の抵抗値に比べて低いことを特徴とする請求項１記載の半導体記憶装置の書込み方法。
10. 前記抵抗素子は、第１、第２の状態間で相変化する材料を含むことを特徴とする請求項１、８、９のいずれか一に記載の半導体記憶装置の書込み方法。
11. 前記抵抗素子は、前記相変化材料が前記第１の状態において結晶状態であって、前記第２の状態においてアモルファス状態であるようにプログラムされることを特徴とする請求項１０記載の半導体記憶装置の書込み方法。
12. 前記抵抗素子は、前記相変化材料が前記第１の状態においてアモルファス状態であって、前記第２の状態において結晶状態であるようにプログラムされることを特徴とする請求項１０記載の半導体記憶装置の書込み方法。
13. ビット線とワード線の交差部に、プログラム可能な抵抗素子を含むメモリセルを備えるメモリセルアレイと、
    外部から入力されるアドレスを一時保持するアドレスレジスタと、
    書込み要求に伴い前記アドレスレジスタに保持されているアドレスを入力して保持するライトアドレスレジスタと、
    前記書込み要求に伴う書込みデータを保持するデータレジスタと、
    前記抵抗素子を第１の状態から第２の状態に変化させる第１の書込みサイクルと、前記第１の書込みサイクルと異なるタイミングで前記相変化素子を前記第２の状態から前記第１の状態に変化させる第２の書込みサイクルとを実行させる書込み制御手段と、
    を備え、
    前記書込み要求に引き続く次の書込み要求に応じて、前記ライトアドレスレジスタに保持されているアドレスにしたがって選択された前記メモリセルアレイ中のメモリセルに、前記データレジスタに保持されているデータを書き込み、
    前記書込み制御手段は、第１の書込み要求に伴い、前記第１の書込みサイクルを実行し、前記第１の書込み要求に引き続く第２の書込み要求があったことを検知し、前記第２の書込みサイクルを実行することを特徴とする半導体記憶装置。
14. 前記アドレスレジスタに保持されるアドレスと、前記ライトアドレスレジスタに保持されるアドレスとを比較するリードコンパレータと、
    前記リードコンパレータが出力する一致結果に基づいて前記メモリセルの出力と前記データレジスタの出力とを選択する多重化回路と、
    をさらに備え、
    読出し要求に伴い前記アドレスレジスタに保持されるアドレスが、前記ライトアドレスレジスタに保持されるアドレスと一致する場合、前記データレジスタの出力を前記読出し要求に対する出力データとすることを特徴とする請求項１３記載の半導体記憶装置。
15. 前記第２の書込みサイクルの実行中に並行して、入力される新たなアドレス及びデータをそれぞれ前記ライトアドレスレジスタ及び前記データレジスタとに格納することを特徴とする請求項１３記載の半導体記憶装置。
16. 前記第１の状態における前記抵抗素子の抵抗値は、前記第２の状態における前記抵抗素子の抵抗値に比べて高いことを特徴とする請求項１３記載の半導体記憶装置。
17. 前記第１の状態における前記抵抗素子の抵抗値は、前記第２の状態における前記抵抗素子の抵抗値に比べて低いことを特徴とする請求項１３記載の半導体記憶装置。
18. 前記抵抗素子は、第１、第２の状態間で相変化する材料を含むことを特徴とする請求項１３、１６、１７のいずれか一に記載の半導体記憶装置。
19. 前記抵抗素子は、前記相変化材料が前記第１の状態において結晶状態であって、前記第２の状態においてアモルファス状態であるようにプログラムされることを特徴とする請求項１８記載の半導体記憶装置。
20. 前記抵抗素子は、前記相変化材料が前記第１の状態においてアモルファス状態であって、前記第２の状態において結晶状態であるようにプログラムされることを特徴とする請求項１８記載の半導体記憶装置。

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