WO2015170550A1 - 記憶制御装置、記憶装置、および、その記憶制御方法 - Google Patents

記憶制御装置、記憶装置、および、その記憶制御方法 Download PDF

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晴彦 寺田
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    • G11C2013/0076—Write operation performed depending on read result

Definitions

  • This technology relates to a storage control device. More specifically, the present invention relates to a storage control device, a storage device, a storage control method thereof, and a program for causing a computer to execute the method to make access to a storage area efficient.
  • a resistance change memory which is a kind of nonvolatile memory
  • information is recorded by changing a resistance value of a memory cell by applying a current pulse or a voltage pulse.
  • the polarity or magnitude of the voltage or current differs between a pulse that changes a cell in a low resistance state to a high resistance state and a pulse that changes a cell in a high resistance state to a low resistance state. If a pulse for changing to a low resistance state is further applied to a cell that is already in a low resistance state, the cell characteristics may deteriorate. The same applies to a cell in a high resistance state.
  • the present technology has been created in view of such a situation, and aims to make the access to the storage area more efficient when reading and writing to the same address continues.
  • the present technology has been made to solve the above-described problems.
  • the first aspect of the present technology reads out data stored in a predetermined address of the memory array from the memory array as read data and reads out the read data.
  • a storage device including a memory writing unit that writes to a write target address of the array, and a control unit that controls the memory writing unit to operate only when the write target address matches the predetermined address, and This is a storage control method. This brings about the effect that the pre-read process at the time of writing becomes unnecessary.
  • control unit determines whether the write target address and the predetermined address are issued when a command is issued to continuously read and write from the memory array to the same address. You may make it judge that it corresponds.
  • control unit when a command for outputting the read data held in the read data holding unit to the request source is issued, It may be determined that the address matches.
  • control unit sets the write target address and the write target address when a command is issued to perform writing without holding new data in the read data holding unit. It may be determined that the predetermined address matches.
  • control unit includes an address match detection unit that detects the match between the write target address and the predetermined address, and the write target address matches the predetermined address. Whether or not to do so may be determined.
  • an information processing system including a storage device, a memory controller that controls an access request to the storage device, and a host computer that issues an access command to the storage device to the memory controller.
  • the memory device reads the data stored at a predetermined address of the memory array from the memory array as read data and holds the read data holding unit in the read data holding unit, and holds the read data holding unit in the read data holding unit
  • a read data output unit that outputs the read data to the request source, a write data to the memory array, a memory write unit that writes to the write target address of the memory array based on the read data, and the write target Address and the above specified address Only when the bets are matched an information processing system comprising a control unit for controlling so as to operate the memory write unit. This brings about an effect that the pre-read processing when writing is performed in accordance with a request from the host computer.
  • FIG. 12 is a flowchart illustrating an example of a processing procedure of a read command of the storage device 300 according to the embodiment of the present technology.
  • FIG. 38 is a timing diagram illustrating an example of a read command processing procedure in the storage device 300 according to the embodiment of the present technology.
  • 12 is a flowchart illustrating an example of a processing procedure of a write command in the storage device 300 according to the embodiment of the present technology.
  • FIG. 38 is a timing diagram illustrating an example of a write command processing procedure of the storage device 300 according to the embodiment of the present technology.
  • 12 is a flowchart illustrating an example of a processing procedure of an RW command in the storage device 300 according to the first embodiment of the present technology.
  • FIG. 12 is a timing diagram illustrating an example of a processing procedure of an RW command in the storage device 300 according to the first embodiment of the present technology.
  • FIG. 3 is a flowchart illustrating an example of a command reception processing procedure of the memory controller 200 according to the first embodiment of the present technology.
  • 3 is a flowchart illustrating an example of a command transmission procedure of the memory controller 200 according to the first embodiment of the present technology.
  • 12 is a flowchart illustrating an example of a processing procedure of a DATAOUT command of the storage device 300 according to the second embodiment of the present technology.
  • FIG. 28 is a timing diagram illustrating an example of a processing procedure of a DATAOUT command in the storage device 300 according to the second embodiment of the present technology.
  • FIG. 22 is a flowchart illustrating an example of a processing procedure of a BW command in the storage device 300 according to the third embodiment of the present technology.
  • FIG. 28 is a timing diagram illustrating an example of a processing procedure of a single BW command in the storage device 300 according to the third embodiment of the present technology.
  • FIG. 28 is a timing diagram illustrating an example of a processing procedure when a BW command of the storage device 300 according to the third embodiment of the present technology is executed immediately after a read command. It is a figure showing an example of 1 composition of read address detection register 327 in a 4th embodiment of this art.
  • 22 is a flowchart illustrating an example of a processing procedure performed by the IF 320 of the storage device 300 according to the fourth embodiment of the present technology.
  • FIG. 28 is a timing diagram illustrating an example of a processing procedure of a single BW command in the storage device 300 according to the third embodiment of the present technology.
  • FIG. 28 is a timing diagram illustrating an example of a
  • 28 is a timing diagram illustrating an example of a high-speed write processing procedure according to the fourth embodiment of the present technology.
  • 22 is a flowchart illustrating an example of a processing procedure performed by the memory controller 200 according to the sixth embodiment of the present technology.
  • 22 is a flowchart illustrating an example of a processing procedure performed by the memory controller 200 according to the seventh embodiment of the present technology.
  • FIG. 1 is a diagram illustrating a configuration example of a memory system according to an embodiment of the present technology. In this figure and the subsequent figures, only the circuit configuration and signal lines necessary for the description of each embodiment are shown, but other circuits and signal lines necessary for the memory system are also provided.
  • the memory system includes a host computer 100, a memory controller 200, and one or more storage devices 300.
  • the storage device 300 includes an interface (IF) 320 and one or more banks 310.
  • the host computer 100 issues a command for requesting data read processing or write processing to the storage device 300.
  • the host computer 100 continuously transmits a command instructing the operation of the memory controller 200 and an address indicating an operation target of the command through the Host_CmdAddr signal line 109.
  • the host computer 100 transmits / receives data to / from the memory controller 200 through the Host_Data signal line 108.
  • the memory controller 200 communicates with the host computer 100, receives commands, and accesses the storage device 300.
  • the memory controller 200 includes a command address register 210 that temporarily holds a command and an address received via the Host_CmdAddr signal line 109.
  • the memory controller 200 also includes a data buffer 220 that temporarily stores received data.
  • the memory controller 200 also includes a status register 230 that holds the internal state of the storage device 300 received via the Memory_Status signal line 207.
  • the memory controller 200 also includes an ECC circuit 240 that detects and corrects data errors.
  • the memory controller 200 transmits commands instructing various operations of the storage device 300 and the operation target address to the IF 320 in the storage device 300 via the IF_CmdAddr signal line 209. Data is transmitted to and received from the IF 320 via the IF_Data signal line 208. Further, the memory controller 200 receives the internal state of the storage device 300 from the IF 320 via the Memory_Status signal line 207 and holds it in the status register 230.
  • Each bank 310 includes an NVM (Non-Volatile Memory) array 311, a read latch 312, a write latch 313, and a comparator 314.
  • the NVM array 311 is a storage area for storing data.
  • the NVM array 311 has a structure composed of a large number of nonvolatile memory cells arranged on a two-dimensional or three-dimensional lattice and a peripheral circuit that controls the memory cells.
  • the read latch 312 and the write latch 313 are circuits for temporarily holding data when accessing the NVM array 311.
  • the read latch 312 and the write latch 313 may be realized by a latch circuit, a flip-flop circuit, or an SRAM.
  • Comparator 314 is composed of logic gates, compares the contents of read latch 312 and write latch 313, and generates reference signals (Data_Set signal line 317 and Data_Reset signal line 318) when NVM array 311 applies a pulse. It is a circuit for.
  • the read latch 312, the write latch 313, and the comparator 314 are provided in the bank 310 of the storage device 300, but these may be provided in the memory controller 200.
  • control unit may be provided in the memory controller 200.
  • FIG. 2 is a diagram illustrating a resistance state of a resistance change type memory as an example of a nonvolatile memory configuring the NVM array 311 according to the embodiment of the present technology.
  • the memory cell of the resistance change type memory transits to LRS (low resistance state) by the set operation, and transits to HRS (high resistance state) by the reset operation.
  • LRS low resistance state
  • HRS high resistance state
  • a non-volatile memory capable of storing one bit by one memory cell is realized.
  • HRS is defined as a state in which “0” is recorded
  • LRS is defined as a state in which “1” is recorded.
  • the set operation is realized by applying a voltage (or current) pulse called a set pulse to both ends of one memory cell.
  • the reset operation is realized by applying a voltage (or current) pulse called a reset pulse to both ends of one memory cell.
  • FIG. 3 is a diagram illustrating an example of a truth table of the comparator 314 according to the embodiment of the present technology.
  • the comparator 314 When the value to be written (Compare_W) is the same as the existing value (Compare_R), the comparator 314 outputs “0” to both the Data_Set signal line 317 and the Data_Reset signal line 318.
  • the input / output of the comparator 314 is 1 bit, but the input / output of the comparator 314 may be multi-bit. In that case, an operation based on the above truth table is performed in parallel on each input / output bit.
  • the NVM array 311 operates a memory cell specified by the Array_Address signal line 321 in accordance with the value of the Array_Control signal line 322 from the IF 320.
  • the NVM array 311 includes data input buses (Data_Set signal line 317 and Data_Reset signal line 318) necessary for setting or resetting memory cells.
  • the NVM array 311 includes a bus (Read_Latch_In signal line 319) for outputting data read from the memory cell. Further, the NVM array 311 transmits its own state to the IF 320 through the Array_Status signal line 326.
  • the NVM array 311 recognizes “Sense” and “Program” as signals of the Array_Control signal line 322, and does nothing even if other signals are input.
  • the IF 320 When the Array_Status signal line 326 indicates “Ready”, the IF 320 outputs “sense” or “program” as the signal of the Array_Control signal line 322. This causes the NVM array 311 to start a new sense operation or program operation.
  • the Read_Latch_In signal line 319 is an example of a memory reading unit described in the claims.
  • FIG. 4 is a flowchart showing an example of the sensing operation of the NVM array 311 in the embodiment of the present technology. This sensing operation starts when “sense” is output from the IF 320 to the Array_Control signal line 322.
  • the NVM array 311 sets the Array_Status signal line 326 to “being sensed” (step S911).
  • the address value (“0” in the example in the figure) output to the Array_Address signal line 321 the resistance value of the memory cell at the address is measured, and the logical value is determined by comparison with the read threshold. Determination is made (step S912).
  • the data read in this way is output to the Read_Latch_In signal line 319 (step S913).
  • the NVM array 311 sets the Array_Status signal line 326 to “ready”, and the sensing operation is completed (step S914).
  • FIG. 5 is a flowchart showing an example of the program operation of the NVM array 311 in the embodiment of the present technology.
  • This program operation starts when “program” is output as an Array_Control signal from IF 320.
  • the operation target address (Array_Address) is “0” and the value already written in the address # 0 is “0011”. It is assumed that “0100” is set in the Data_Set signal line 317 and “0010” is set in the Data_Reset signal line 318.
  • the NVM array 311 sets the Array_Status signal line 326 to “being programmed” (step S921).
  • the Data_Set signal line 317 only the bit indicated by the value of the Data_Set signal line 317 is selected from the bit string of the address # 0, and the set pulse is applied (step S922).
  • the Data_Set signal line 317 is “0100”
  • the address # 0 is rewritten from “0011” to “0111”.
  • the resistance of the bit to which the pulse is applied is measured, and it is confirmed that “1” is read out. If the resistance change due to the set pulse is incomplete and “1” has not been read (step S923: No), the set pulse is applied again.
  • step S924 the reset pulse is applied again.
  • the Data_Reset signal line 318 is “0010”, only the third bit from the top is selected, and the address # 0 is rewritten from “0111” to “0101”.
  • the NVM array 311 sets the Array_Status signal line 326 to “ready”, and the program operation is completed (step S926).
  • FIG. 6 is a diagram illustrating an example of an address space of the storage device 300 according to the embodiment of the present technology.
  • the address indicated by the IF_CmdAddr signal line 209 in this embodiment includes a bank number and a number uniquely assigned to each of the NVM arrays 311 in the bank which are divided for each minimum access unit.
  • the minimum access unit is, for example, 1 Kbyte.
  • All addresses are 19 bits, the upper 3 bits indicate the bank number, and the lower 16 bits indicate the address in the bank.
  • [command] Access to the storage device 300 by the memory controller 200 is realized by a combination of three commands: a read command, a write command, and an RW command. Each operation is shown below. Note that the RW command is an example of a command indicating that reading and writing from the memory array described in the claims are continuously performed on the same address.
  • FIG. 7 is a flowchart illustrating an example of a read command processing procedure of the storage device 300 according to the embodiment of the present technology.
  • FIG. 8 is a timing diagram illustrating an example of a read command processing procedure of the storage device 300 according to the embodiment of the present technology.
  • the address specified by the IF_CmdAddr signal line 209 points to the address # 0 in the bank # 0.
  • the IF 320 refers to the Array_Status signal line 326 of the bank # 0 and waits until the value becomes “ready” (steps S931 and S932).
  • the IF 320 outputs “0” to the Array_Address signal line 321 of bank # 0 and “sense” to the Array_Control signal line 322 (represented as “S” in the figure) ( Step S933).
  • the NVM array 311 starts a sensing operation, and the Array_Status signal line 326 transitions to “sensed”.
  • the data read from the NVM array 311 is output to the Read_Latch_In signal line 319 and stored in the read latch 312.
  • the Array_Status signal line 326 transitions to “Ready”.
  • the IF 320 waits until the Array_Status signal line 326 becomes “ready” (steps S934 and S935).
  • “Ready” is set (step S934: Yes)
  • the control signal “R” is output to the Latch_Control signal line 323, and the read data stored in the read latch 312 is read via the Read_Latch_Out signal line 324.
  • the IF 320 outputs the read data to the memory controller 200 via the IF_Data signal line 208 (step S936).
  • the Read_Latch_Out signal line 324 is an example of a read data output unit described in the claims.
  • FIG. 9 is a flowchart illustrating an example of a write command processing procedure of the storage device 300 according to the embodiment of the present technology.
  • FIG. 10 is a timing diagram illustrating an example of a write command processing procedure of the storage device 300 according to the embodiment of the present technology.
  • the address specified on the IF_CmdAddr signal line 209 points to the address # 0 in the bank # 0.
  • the memory controller 200 When the memory controller 200 outputs the write command and the address # 0 (represented as “W_A0” in the figure) to the IF_CmdAddr signal line 209, the processing of the write command starts.
  • the memory controller 200 outputs write data (represented as “W_Data” in the figure) to the IF_Data signal line 208 along with the issue of the write command.
  • the IF 320 sequentially outputs the received write data to the Write_Latch_In signal line 325 of the bank # 0 (Step S941).
  • the IF 320 refers to the Array_Status signal line 326 of the bank # 0 and waits for the value to become “ready” (steps S942 and S943).
  • the IF 320 outputs “0” to the Array_Address signal line 321 and “sense” to the Array_Control signal line 322 of the bank # 0 (step S944).
  • the NVM array 311 starts a sensing operation, and the Array_Status signal line 326 transitions to “sensed”.
  • the Array_Status signal line 326 transitions to “Ready”, and at that time, the input of the data read from the NVM array 311 to the read latch 312 is completed.
  • the IF 320 waits until the Array_Status signal line 326 becomes “ready” (steps S945 and S946).
  • “Ready” is set (step S945: Yes)
  • the IF 320 transmits the control signal “C” to the Latch_Control signal line 323, thereby outputting the data accumulated in the read latch 312 and the write latch 313 to the comparator 314. Order to do.
  • read data obtained by the sensing operation via the Compare_R signal line 315 is output from the read latch 312 and write data is output from the write latch 313 via the Compare_W signal line 316 (step S947).
  • the Compare_R signal line 315 and the Compare_W signal line 316 are converted into a Data_Set signal line 317 and a Data_Reset signal line 318 through calculation by the comparator 314, and input to the NVM array 311.
  • the IF 320 outputs “program” to the Array_Control signal line 322 of the bank # 0 (indicated as “P” in the drawing) (step S948).
  • the NVM array 311 starts the program operation, and the Array_Status signal line 326 transits to “being programmed” and returns to “ready” when the program operation is completed.
  • the IF 320 waits until the Array_Status signal line 326 becomes “ready” (steps S951 and S952). When the IF 320 confirms that it is “ready” (step S951: Yes), the write command is completed.
  • FIG. 11 is a flowchart illustrating an example of a processing procedure of the RW command in the storage device 300 according to the first embodiment of the present technology.
  • FIG. 12 is a timing diagram illustrating an example of a processing procedure of the RW command in the storage device 300 according to the first embodiment of the present technology.
  • the address specified on the IF_CmdAddr signal line 209 points to the address # 0 in the bank # 0.
  • the memory controller 200 When the memory controller 200 outputs the RW command and the address # 0 (represented as “W_A0” in the drawing) to the IF_CmdAddr signal line 209, the processing of the RW command starts.
  • the memory controller 200 outputs write data (represented as “W_Data” in the figure) to the IF_Data signal line 208 along with the issuance of the RW command.
  • the IF 320 sequentially outputs the received write data to the Write_Latch_In signal line 325 of the bank # 0 (Step S961).
  • the IF 320 refers to the Array_Status signal line 326 of the bank # 0 and waits for the value to become “ready” (steps S962 and S963).
  • the IF 320 outputs “0” to the Array_Address signal line 321 and “sense” to the Array_Control signal line 322 of the bank # 0 (step S964).
  • the NVM array 311 starts a sensing operation, and the Array_Status signal line 326 transitions to “sensed”.
  • the Array_Status signal line 326 transitions to “Ready”, and at that time, the input of the data read from the NVM array 311 to the read latch 312 is completed.
  • the IF 320 waits until the Array_Status signal line 326 becomes “ready” (steps S965 and S966).
  • “Ready” is set (step S965: Yes)
  • the control signal “C + R” is transmitted to the Latch_Control signal line 323.
  • the data stored in the read latch 312 and the write latch 313 are output to the comparator 314 (step S968) and also output to the Read_Latch_Out signal line 324.
  • the data output to the Read_Latch_Out signal line 324 is output from the IF 320 to the memory controller 200 via the IF_Data signal line 208 (step S967).
  • the Compare_R signal line 315 and the Read_Latch_Out signal line 324 are independent and can be operated simultaneously.
  • the IF 320 then outputs “program” to the Array_Control signal line 322 of the bank # 0 (denoted as “P” in the drawing) (step S969).
  • the NVM array 311 starts the program operation, and the Array_Status signal line 326 transits to “being programmed” and returns to “ready” when the program operation is completed.
  • the IF 320 waits until the Array_Status signal line 326 becomes “ready” (steps S971 and S972). When the IF 320 confirms that it is “ready” (step S971: Yes), the RW command is completed.
  • the operation is the same as that of the write command until the data is read to the read latch 312, but not only the data accumulated in the read latch is output to the comparator 314 but also to the Read_Latch_Out signal line 324. Is also output.
  • the RW command can realize writing and reading to the same address in the same execution time as the write command.
  • step S964 is an example of a memory read procedure described in the claims.
  • Step S967 is an example of a read data output procedure described in the claims.
  • Step S969 is an example of a memory write procedure described in the claims.
  • the memory controller 200 receives a command and an address from the host computer 100 via the Host_CmdAddr signal line 109.
  • the host computer 100 transmits at least two types of commands: a Host_WRITE command that instructs data writing to the storage device 300 and a Host_READ command that instructs reading from the storage device 300. At that time, the address to be accessed by these commands is transmitted.
  • the host computer 100 outputs write data to the memory controller 200 via the Host_Data signal line 108 simultaneously with the transmission of the write command.
  • FIG. 13 is a flowchart illustrating an example of a command reception processing procedure of the memory controller 200 according to the first embodiment of the present technology. Each time the memory controller 200 receives a command from the host computer 100, the memory controller 200 starts the processing of this flowchart.
  • step S981 When a command other than the Host_WRITE command is received (step S981: No), the signal from the Host_CmdAddr signal line 109 is stored in the command address register 210 (step S985).
  • the memory controller 200 receives the write data from the Host_Data signal line 108 and stores it in the data buffer 220 (step S982). Then, it is checked whether or not a read command for the same address as the received Host_WRITE command exists in the command address register 210. If it does not exist in the command address register 210 (step S983: No), the write command and the received address are added to the command address register 210. If it exists in the command address register 210 (step S983: Yes), the last received command among the read commands for the same address is rewritten to the RW command (step S984). The data received together with the Host_WRITE command and stored in the data buffer 220 is set as write data corresponding to the RW command.
  • FIG. 14 is a flowchart illustrating an example of a command transmission procedure of the memory controller 200 according to the first embodiment of the present technology.
  • the memory controller 200 processes instructions stored in the command address register 210.
  • the memory controller 200 takes out the oldest (first added) command address from the command address register 210 at regular time intervals (step S991). Then, it is checked with reference to the status register 230 whether the bank corresponding to the extracted address is “ready”. If it is not “ready” (step S992: No), the process is terminated as it is. If it is “ready” (step S992: Yes), the extracted command address is sent to the IF_CmdAddr signal line 209 (step S993). If the extracted command is a write command or an RW command (step S994: Yes), the write data received from the host computer 100 together with the Host_WRITE command is stored in the data buffer 220. Therefore, it is sent to the IF_Data signal line 208 (step S995). The memory controller 200 deletes the last sent command address from the command address register 210 (step S996) and ends the process.
  • the memory controller 200 determines whether or not a Host_WRITE command for the same address has been received before sending a read command corresponding to the Host_READ command from the host computer 100 to the IF 320. With respect to such a Host_WRITE command, the memory controller 200 can perform processing in a shorter time than executing the read command and the write command by using the RW command.
  • the processing can be speeded up by replacing the read command and the write command for the same address with the RW command.
  • the IF_Data signal line 208 is a data bus shared by a plurality of banks. It is also assumed that a parallel operation is performed such that another command is issued to another bank while writing or reading is being performed in a certain bank. However, in the first embodiment, when issuing a RW command to a certain bank and subsequently issuing a read command or a write command to another bank, it is necessary to avoid data collision. In other words, the memory controller 200 needs to adjust the command issuance interval so that the output of the read data for the RW command and the data input / output for the subsequent command do not collide. In particular, when the time required for the sensing operation is not a constant value, it is difficult to avoid data collision.
  • the DATAOUT command of the storage device 300 that only outputs data from the read latch 312 to the IF 320 is defined, and the same operation as the RW command is realized by a combination of the write command and the DATAOUT command.
  • the DATAOUT command is an example of a command for outputting the read data held in the read data holding unit described in the claims to the request source.
  • FIG. 15 is a flowchart illustrating an example of a processing procedure of the DATAOUT command of the storage device 300 according to the second embodiment of the present technology.
  • FIG. 16 is a timing diagram illustrating an example of a processing procedure of a DATAOUT command in the storage device 300 according to the second embodiment of the present technology.
  • both the write command and the DATAOUT command are issued to address # 0 of bank # 0.
  • the IF 320 When the IF 320 receives the DATAOUT command, the IF 320 outputs the contents of the read latch 312 to the memory controller 200 (step S811).
  • the memory controller 200 first issues a write command, detects that the state of the NVM array 311 has changed from “sensed” to “ready” by the Memory_Status signal line 207, and then issues a DATAOUT command (“DO_A0 in the figure). ").
  • a DATAOUT command (“DO_A0 in the figure). ").
  • data can be output from the read latch 312 while writing from the write latch 313 to the NVM array 311 is being performed (while the Array_Status signal line 326 is “being programmed”). That is, similarly to the RW command, writing to and reading from the same address can be processed with the same execution time as the write command.
  • the DATAOUT command is issued with the address “0” as well as other commands.
  • the DATAOUT command does not access the NVM array 311, only the bank number is required for execution. is there. Therefore, only the portion indicating the bank in the bit string of the address may be output.
  • data output is started from the Read_Latch_Out signal line 324 immediately after the Array_Status signal line 326 becomes “ready”, but in this second embodiment, the output of read data is somewhat delayed. This is because in the second embodiment, the data output is performed after the IF 320 recognizes the DATAOUT command. Further, in the second embodiment, since a function for one RW command is realized by a combination of two commands, the command bus is occupied more than in the first embodiment.
  • the processing can be speeded up by replacing the read command and the write command for the same address with the combination of the write command and the DATAOUT command.
  • the first embodiment described above is a technique that has a great speed improvement effect in that data output can be performed simultaneously in the same execution time as the write command.
  • the data read by inputting the write data first is output later, and the order of the data in the IF_Data signal line 208 is reversed compared to the case where the normal read command and the write command are sequentially executed. End up. Therefore, the control from the memory controller 200 may be complicated depending on the configuration of the memory system.
  • a technique for increasing the speed while taking the same data input / output order as in the case of performing the normal read command and the write command in order will be described. Specifically, in addition to the normal read command and write command, a BW (BLIND WRITE) command is introduced in which the sensing operation performed at the beginning of writing is omitted.
  • BW BLIND WRITE
  • FIG. 17 is a flowchart illustrating an example of a processing procedure of the BW command in the storage device 300 according to the third embodiment of the present technology.
  • the BW command is an example of a command for writing the address to be written described in the claims without holding new data in the read data holding unit.
  • This BW command processing corresponds to a normal write command processing procedure in which processing for outputting “sense” to the Array_Control signal line 322 and subsequent confirmation processing for the Array_Status signal line 326 are omitted. That is, steps S944 to S946 are omitted from the flowchart shown in FIG. Therefore, the description here is omitted.
  • the sensing operation is omitted, and the value already stored in the read latch 312 is output to the Compare_R signal line 315.
  • FIG. 18 is a timing diagram illustrating an example of a processing procedure of a single BW command in the storage device 300 according to the third embodiment of the present technology.
  • FIG. 19 is a timing diagram illustrating an example of a processing procedure when the BW command of the storage device 300 according to the third embodiment of the present technology is executed immediately after the read command.
  • the read data is stored in the read latch 312 by processing the read command first.
  • the comparison in the comparator 314 is performed using the value already stored in the read latch 312 without performing a sense operation again. Thereby, the processing time required for the sensing operation can be reduced. Further, since the processing order is the same as the case where the normal read command and the write command are performed in order, complication of control can be avoided.
  • the processing can be speeded up by replacing the read command and the write command for the same address with the combination of the read command and the BW command.
  • the memory controller 200 accumulates instructions from the host computer 100 and replaces the read command and write command for the same address with other commands.
  • the IF 320 of the storage device 300 performs the processing.
  • FIG. 20 is a diagram illustrating a configuration example of the read address detection register 327 according to the fourth embodiment of the present technology.
  • the read address detection register 327 is provided in the IF 320.
  • the read address detection register 327 is a register in which one register number is assigned to each bank, and holds the address read immediately before in the bank. In the fourth embodiment, the contents of the write processing are switched using this read address detection register 327.
  • the read address detection register 327 is an example of an address match detection unit described in the claims.
  • FIG. 21 is a flowchart illustrating an example of a processing procedure performed by the IF 320 of the storage device 300 according to the fourth embodiment of the present technology.
  • the address X belongs to the bank Y.
  • step S841 When a read command is output to the IF_CmdAddr signal line 209 (step S841: read), the IF 320 executes processing in the same manner as a normal read command (step S842). Thereafter, the read target address is stored in the read address detection register 327. That is, when the address X belongs to the bank Y, after performing the reading process for the address X, the register number Y is overwritten to X (step S843).
  • step S841 When a write command is output to the IF_CmdAddr signal line 209 (step S841: write), a value corresponding to the write target bank is read from the read address detection register 327 and compared with the write target address (step S844). If they match (step S845: Yes), the IF 320 executes the same processing as the BW command (step S846). On the other hand, if they do not match (step S845: No), the same processing as a normal write command is executed (step S847). When writing to the same address as the address read last time, a sensing operation is performed in the reading process. Therefore, since the data read from the NVM array 311 is stored in the read latch 312, the value of the read latch 312 can be referred to as the Compare_R signal without performing a sensing operation, and writing can be performed correctly.
  • the IF 320 initializes the value of the read address detection register 327 with an invalid address (step S848).
  • the IF 320 may handle commands other than the read command and the write command (step S841: other). For example, a command for suspending memory access and entering a low power consumption state can be considered. If there is a possibility that the read latch 312 will change in such a command (step S852: Yes), the read address detection register 327 is initialized (step S853). As a result, when the next write command is received, the wrong value of the read latch 312 is not referred to as the value of the Compare_R signal line 315.
  • FIG. 22 is a timing diagram illustrating an example of a high-speed write processing procedure according to the fourth embodiment of the present technology.
  • the target address “0” is held.
  • writing is performed without performing a sensing operation.
  • the processing speed can be increased by replacing the read command and the write command for the same address with the combination of the read command and the BW command by the IF 320. .
  • the RW command is issued when the memory controller 200 detects that the Host_WRITE command is issued after the Host_READ command for the same address.
  • the host computer 100 is connected to the memory controller 200. Instruct to issue RW command.
  • a Host_RW command, an address, and write data are transmitted from the host computer 100 to the memory controller 200.
  • the memory controller 200 receives the Host_RW command, the memory controller 200 performs the same processing as in FIG. That is, the RW command and the received address are added to the command address register 210, and the write data is stored in the data buffer. Thereafter, the RW command and data are transmitted to the IF 320 by the same processing procedure as in FIG.
  • the host computer 100 may issue the DATAOUT command and the BW command described in the second and third embodiments instead of the RW command.
  • the host computer 100 recognizes that writing is performed immediately after reading from the same address, and issues an RW command or the like from the memory controller 200. Can be instructed to do.
  • the number of times of rewriting is limited in the nonvolatile memory, and it is effective to suppress the variation in the number of times of rewriting between cells in order to extend the rewriting life. Therefore, in order to manage the rewrite life of the nonvolatile memory, a process called wear leveling is known in which data is exchanged between a cell with a large number of rewrites and a cell with a small number of rewrites.
  • a swap area is set in the address space, and processing for temporarily saving data in the main memory to the swap area is generally performed.
  • the host computer often performs a process called data swap, in which data saved in the swap area is read and written to the main memory, and new data is written to the same address in the swap area.
  • data swap a process called data swap, in which data saved in the swap area is read and written to the main memory, and new data is written to the same address in the swap area.
  • FIG. 23 is a flowchart illustrating an example of a processing procedure performed by the memory controller 200 according to the sixth embodiment of the present technology.
  • the host computer 100 transmits the SWAP command and two addresses to be exchanged to the memory controller 200 via the Host_CmdAddr signal line 109.
  • the two addresses respectively indicate different banks or different memory devices.
  • the memory controller 200 When the memory controller 200 receives the SWAP command (step S861), it issues a read command for each of the two addresses to the storage device 300 via the IF_CmdAddr signal line 209. At this time, if the storage devices 300 indicated by the two addresses are the same (step S862: Yes), there is a possibility that the signals collide on the IF_CmdAddr signal line 209 and the IF_Data signal line 208. Therefore, two read commands are issued at a necessary interval so that the two companies do not collide (steps S863 and S864).
  • the memory controller 200 receives the read data output from the IF_Data signal line 208, performs error detection and correction by the ECC circuit 240, and stores it in the data buffer 220 (step S866). After the read data from the two addresses is prepared in the data buffer 220 (step S867: Yes), a BW command is issued to the two addresses and high-speed writing is performed (step S868).
  • step S869 After transmitting the BW command, the Memory_Status signal line 207 is referred to (step S869), and it is confirmed that both of the banks to which the two addresses belong have transitioned from “in program” to “ready” (steps S871, S872). ), The process is terminated.
  • the data swap can be speeded up using the BW command.
  • the recorded value slightly changes every time reading is performed, and if reading is repeated a certain number of times, a reading failure may occur. This is called a read disturb failure.
  • a read disturb failure In order to prevent this read disturb failure, data is rewritten after a certain number of readings. This is called refresh. This refresh is realized by detecting and correcting an error after reading data and writing to the same address again.
  • refresh In the seventh embodiment, a method for speeding up refresh using the BW command described in the third embodiment will be described.
  • FIG. 24 is a flowchart illustrating an example of a processing procedure performed by the memory controller 200 according to the seventh embodiment of the present technology.
  • the memory controller 200 receives a refresh command and an address from the host computer 100 via the Host_CmdAddr signal line 109
  • this processing procedure starts.
  • a read command is transmitted to the address of the storage device 300 indicated by the address received from the host computer 100 via the IF_CmdAddr signal line 209 (step S881).
  • read data output from the IF_Data signal line 208 is received, and error detection and correction are performed by the ECC circuit 240 (step S882).
  • the ECC circuit 240 outputs a signal indicating whether error correction has occurred.
  • the memory controller 200 receives this, and when error correction does not occur (when no read disturb failure has occurred and all bits can be read correctly) (step S883: No), nothing is done. The refresh process is completed. On the other hand, when error correction occurs (when a read disturb failure occurs and an incorrect value is read) (step S883: Yes), a BW command is transmitted to the address together with the corrected data. (Step S884).
  • step S885 the Memory_Status signal line 207 is referred to (step S885), and it is confirmed that the bank has changed from “being programmed” to “ready” (steps S886 and S887), and the processing is terminated.
  • the read data held in the read latch 312 is compared with the data after error correction by ECC, and the write voltage is applied only to the corrected bit by the program operation, and the read disturb failure is corrected.
  • the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute these series of procedures or a recording medium storing the program. You may catch it.
  • a recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • this technique can also take the following structures.
  • a memory read unit that reads data stored at a predetermined address of the memory array from the memory array as read data and holds the read data in the read data holding unit;
  • a read data output unit that outputs the read data held in the read data holding unit to a request source;
  • a memory writing unit for writing to a write target address of the memory array based on the write data to the memory array and the read data;
  • a control unit that controls the memory writing unit to operate only when the write target address matches the predetermined address.
  • the control unit determines that the write target address matches the predetermined address when a command is issued to continuously read from and write to the memory array at the same address.
  • the storage device according to 1).
  • the control unit determines that the write target address matches the predetermined address when a command for outputting the read data held in the read data holding unit to a request source is issued.
  • the storage device according to (1) determines whether the write target address and the predetermined address are issued when a command is issued to perform writing without holding new data in the read data holding unit.
  • the storage device according to (1) which is determined to match.
  • the control unit includes an address match detection unit that detects the match between the write target address and the predetermined address, and determines whether or not the write target address matches the predetermined address. The storage device according to (1).
  • An information processing system comprising a storage device, a memory controller that controls an access request to the storage device, and a host computer that issues an access command to the storage device to the memory controller,
  • the storage device reads data stored at a predetermined address of the memory array from the memory array as read data and holds the read data holding unit in the read data holding unit, and the read data holding unit holds the data
  • a read data output unit for outputting read data to a request source; a memory write unit for writing to a write target address of the memory array based on the write data to the memory array and the read data; the write target address and the predetermined data
  • An information processing system comprising: a control unit that controls the memory writing unit to operate only when the address matches.
  • a memory read procedure for reading data stored at a predetermined address of the memory array from the memory array as read data and holding the read data in a read data holding unit;
  • a read data output procedure for outputting the read data held in the read data holding unit to a request source;
  • a memory write procedure for writing to the write target address of the memory array based on write data and read data to the memory array only when the write target address of the memory array matches the predetermined address Storage control method.
  • host computer 100 host computer 200 memory controller 210 command address register 220 data buffer 230 status register 240 ECC circuit 300 storage device 310 bank 311 NVM array 312 read latch 313 write latch 314 comparator 327 read address detection register

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Abstract

　同一アドレスに対する読出しおよび書込みが続く際に、記憶領域に対するアクセスを効率化させる。　メモリ読出し部は、メモリアレイの所定のアドレスに記憶されているデータを読出しデータとしてメモリアレイから読み出して読出しデータ保持部に保持させる。読出しデータ出力部は、読出しデータ保持部に保持されている読出しデータを要求元に出力する。メモリ書込み部は、メモリアレイに対する書込みデータおよび読出しデータに基づいてメモリアレイの書込み対象アドレスに書込みを行う。制御部は、書込み対象アドレスと読出しデータのアドレスとが一致する場合にのみメモリ書込み部を動作させるよう制御する。

Description

記憶制御装置、記憶装置、および、その記憶制御方法
　本技術は、記憶制御装置に関する。詳しくは、記憶領域に対するアクセスを効率化させる記憶制御装置、記憶装置、および、その記憶制御方法ならびに当該方法をコンピュータに実行させるプログラムに関する。
　不揮発メモリの一種である抵抗変化メモリにおいては、電流パルスあるいは電圧パルスを印加することによってメモリセルの抵抗値を変化させて、情報を記録する。低抵抗状態にあるセルを高抵抗状態に変化させるパルスと、高抵抗状態にあるセルを低抵抗状態に変化させるパルスとでは、その電圧または電流の極性や大きさが異なる。既に低抵抗状態にあるセルへ、低抵抗状態に変化させるパルスを更に印加すると、セルの特性が劣化するおそれがある。高抵抗状態にあるセルにおいても同様である。したがって、このようなメモリセルに書込みを行う際には、書込みパルスを印加する前に現在のセルの状態を読み出して、現在のセルの状態と書き込もうとする値とが一致している場合には、そのセルにはパルス印加を行わないような制御を行うことが望ましい。このような制御を行うことにより、セルの寿命を延ばすことができ、また、不要なパルス印加による消費電力を削減することができる。例えば、抵抗変化を利用した相変化メモリを想定して、メモリセルへの書込みの際に、現在の値を読み出して、現在の値と書き込もうとする値とが異なるビットにのみ書込みパルスを印加する半導体記憶装置が提案されている（例えば、特許文献１参照。）。
特開２０１０－２４４６０７号公報
　上述の従来技術では、メモリセルへの書込みの際に、一旦、現在の値を読み出すことにより、不要なパルス印加を回避している。しかしながら、データを読み出した直後に同じアドレスに新しいデータを書き込む状況を想定すると、同じデータを続けて２回読み出すことになり、無駄な動作を行っていることになる。このような状況は、ウェアレベリングやデータスワップなどにおいて生じるものであり、実用上、高速な処理が要求される。
　本技術はこのような状況に鑑みて生み出されたものであり、同一アドレスに対する読出しおよび書込みが続く際に、記憶領域に対するアクセスを効率化させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、メモリアレイの所定のアドレスに記憶されているデータを読出しデータとして上記メモリアレイから読み出して読出しデータ保持部に保持させるメモリ読出し部と、上記読出しデータ保持部に保持されている上記読出しデータを要求元に出力する読出しデータ出力部と、上記メモリアレイに対する書込みデータおよび上記読出しデータに基づいて上記メモリアレイの書込み対象アドレスに書込みを行うメモリ書込み部と、上記書込み対象アドレスと上記所定のアドレスとが一致する場合にのみ上記メモリ書込み部を動作させるよう制御する制御部とを具備する記憶装置およびその記憶制御方法である。これにより、書込みを行う際のプレリード処理を不要にするという作用をもたらす。
　また、この第１の側面において、上記制御部は、上記メモリアレイからの読出しおよび書込みを同一アドレスに連続して行う旨のコマンドが発行された際に上記書込み対象アドレスと上記所定のアドレスとが一致すると判断するようにしてもよい。
　また、この第１の側面において、上記制御部は、上記読出しデータ保持部に保持されている上記読出しデータを要求元に出力する旨のコマンドが発行された際に上記書込み対象アドレスと上記所定のアドレスとが一致すると判断するようにしてもよい。
　また、この第１の側面において、上記制御部は、上記書込み対象アドレスについて上記読出しデータ保持部に新たなデータを保持させずに書込みを行う旨のコマンドが発行された際に上記書込み対象アドレスと上記所定のアドレスとが一致すると判断するようにしてもよい。
　また、この第１の側面において、上記制御部は、上記書込み対象アドレスと上記所定のアドレスとの上記一致を検出するアドレス一致検出部を備えて、上記書込み対象アドレスと上記所定のアドレスとが一致するか否かを判断するようにしてもよい。
　また、本技術の第２の側面は、記憶装置と、上記記憶装置に対するアクセス要求を制御するメモリコントローラと、上記記憶装置に対するアクセスコマンドを上記メモリコントローラに発行するホストコンピュータとを具備する情報処理システムであって、上記記憶装置は、メモリアレイの所定のアドレスに記憶されているデータを読出しデータとして上記メモリアレイから読み出して読出しデータ保持部に保持させるメモリ読出し部と、上記読出しデータ保持部に保持されている上記読出しデータを要求元に出力する読出しデータ出力部と、上記メモリアレイに対する書込みデータおよび上記読出しデータに基づいて上記メモリアレイの書込み対象アドレスに書込みを行うメモリ書込み部と、上記書込み対象アドレスと上記所定のアドレスとが一致する場合にのみ上記メモリ書込み部を動作させるよう制御する制御部とを備える情報処理システムである。これにより、ホストコンピュータからの要求に従って書込みを行う際のプレリード処理を不要にするという作用をもたらす。
　本技術によれば、同一アドレスに対する読出しおよび書込みが続く際に、記憶領域に対するアクセスを効率化させることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の実施の形態におけるメモリシステムの構成例を示す図である。 本技術の実施の形態におけるＮＶＭアレイ３１１を構成する不揮発メモリの一例としての抵抗変化型メモリの抵抗状態を示す図である。 本技術の実施の形態における比較器３１４の真理値表の一例を示す図である。 本技術の実施の形態におけるＮＶＭアレイ３１１のセンス動作の一例を示す流れ図である。 本技術の実施の形態におけるＮＶＭアレイ３１１のプログラム動作の一例を示す流れ図である。 本技術の実施の形態における記憶装置３００のアドレス空間の一例を示す図である。 本技術の実施の形態における記憶装置３００のリードコマンドの処理手順例を示す流れ図である。 本技術の実施の形態における記憶装置３００のリードコマンドの処理手順例を示すタイミング図である。 本技術の実施の形態における記憶装置３００のライトコマンドの処理手順例を示す流れ図である。 本技術の実施の形態における記憶装置３００のライトコマンドの処理手順例を示すタイミング図である。 本技術の第１の実施の形態における記憶装置３００のＲＷコマンドの処理手順例を示す流れ図である。 本技術の第１の実施の形態における記憶装置３００のＲＷコマンドの処理手順例を示すタイミング図である。 本技術の第１の実施の形態におけるメモリコントローラ２００のコマンド受信処理手順例を示す流れ図である。 本技術の第１の実施の形態におけるメモリコントローラ２００のコマンド送出手順例を示す流れ図である。 本技術の第２の実施の形態における記憶装置３００のＤＡＴＡＯＵＴコマンドの処理手順例を示す流れ図である。 本技術の第２の実施の形態における記憶装置３００のＤＡＴＡＯＵＴコマンドの処理手順例を示すタイミング図である。 本技術の第３の実施の形態における記憶装置３００のＢＷコマンドの処理手順例を示す流れ図である。 本技術の第３の実施の形態における記憶装置３００のＢＷコマンド単体の処理手順例を示すタイミング図である。 本技術の第３の実施の形態における記憶装置３００のＢＷコマンドをリードコマンドの直後に実行する際の処理手順例を示すタイミング図である。 本技術の第４の実施の形態におけるリードアドレス検出レジスタ３２７の一構成例を示す図である。 本技術の第４の実施の形態における記憶装置３００のＩＦ３２０による処理手順例を示す流れ図である。 本技術の第４の実施の形態における高速ライトの処理手順例を示すタイミング図である。 本技術の第６の実施の形態におけるメモリコントローラ２００による処理手順例を示す流れ図である。 本技術の第７の実施の形態におけるメモリコントローラ２００による処理手順例を示す流れ図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（ＲＷコマンドを利用する例）
　２．第２の実施の形態（ＤＡＴＡＯＵＴコマンドを利用する例）
　３．第３の実施の形態（ＢＷコマンドを利用する例）
　４．第４の実施の形態（メモリ装置による検出を契機とする例）
　５．第５の実施の形態（ホストコンピュータによるコマンド発行の例）
　６．第６の実施の形態（データスワップの適用例）
　７．第７の実施の形態（リフレッシュの適用例）
　＜１．第１の実施の形態＞
　［メモリシステムの構成］
　図１は、本技術の実施の形態におけるメモリシステムの構成例を示す図である。なお、この図および以降の図では各実施の形態の説明に必要な回路構成と信号線のみを記しているが、メモリシステムとして必要なその他の回路および信号線も備えるものとする。
　このメモリシステムは、ホストコンピュータ１００と、メモリコントローラ２００と、１つ以上の記憶装置３００とを備える。記憶装置３００は、インターフェース（ＩＦ）３２０と、１つ以上のバンク３１０とから構成される。
　ホストコンピュータ１００は、記憶装置３００に対するデータのリード処理やライト処理等を要求するコマンドを発行するものである。このホストコンピュータ１００は、Ｈｏｓｔ＿ＣｍｄＡｄｄｒ信号線１０９により、メモリコントローラ２００の動作を指示するコマンドと、コマンドの操作対象を示すアドレスとを連続して送信する。また、このホストコンピュータ１００は、Ｈｏｓｔ＿Ｄａｔａ信号線１０８により、メモリコントローラ２００との間のデータの送受信を行う。
　メモリコントローラ２００は、ホストコンピュータ１００と通信してコマンドを受信し、記憶装置３００に対するアクセスを行うものである。このメモリコントローラ２００は、Ｈｏｓｔ＿ＣｍｄＡｄｄｒ信号線１０９によって受信したコマンドおよびアドレスを一時的に保持するコマンドアドレスレジスタ２１０を備える。また、このメモリコントローラ２００は、受信したデータを一時的に保持するデータバッファ２２０を備える。また、このメモリコントローラ２００は、Ｍｅｍｏｒｙ＿Ｓｔａｔｕｓ信号線２０７によって受信した記憶装置３００内部の状態を保持するステータスレジスタ２３０を備える。また、このメモリコントローラ２００は、データのエラー検出と訂正を行うＥＣＣ回路２４０を備える。
　このメモリコントローラ２００は、ＩＦ＿ＣｍｄＡｄｄｒ信号線２０９により、記憶装置３００の様々な動作を指示するコマンドと、操作対象のアドレスとを記憶装置３００内のＩＦ３２０に送信する。そして、ＩＦ＿Ｄａｔａ信号線２０８を介してＩＦ３２０との間でデータを送受信する。また、このメモリコントローラ２００は、Ｍｅｍｏｒｙ＿Ｓｔａｔｕｓ信号線２０７により、記憶装置３００内部の状態をＩＦ３２０から受信して、ステータスレジスタ２３０に保持する。
　バンク３１０の各々は、ＮＶＭ（Non-Volatile Memory：不揮発メモリ）アレイ３１１と、リードラッチ３１２と、ライトラッチ３１３と、比較器３１４とを備える。ＮＶＭアレイ３１１は、データを記憶する記憶領域である。このＮＶＭアレイ３１１は、２次元または３次元格子上に並べられた多数の不揮発メモリセルと、それらメモリセルを制御する周辺回路とからなる構造を有する。リードラッチ３１２およびライトラッチ３１３は、ＮＶＭアレイ３１１へのアクセスに際してデータを一時的に保持するための回路である。これらリードラッチ３１２およびライトラッチ３１３は、ラッチ回路、フリップフロップ回路、または、ＳＲＡＭなどによって実現してもよい。比較器３１４は、論理ゲートからなり、リードラッチ３１２およびライトラッチ３１３の内容を比較して、ＮＶＭアレイ３１１がパルス印加を行う際の参照信号（Ｄａｔａ＿Ｓｅｔ信号線３１７およびＤａｔａ＿Ｒｅｓｅｔ信号線３１８）を生成するための回路である。
　なお、この実施の形態では、リードラッチ３１２、ライトラッチ３１３および比較器３１４が記憶装置３００のバンク３１０に設けられることを想定したが、これらはメモリコントローラ２００に設けるようにしてもよい。
　また、ＩＦ３２０は、特許請求の範囲に記載の制御部の一例であることを想定して説明したが、制御部の機能をメモリコントローラ２００に設けるようにしてもよい。
　［ＮＶＭアレイの特性］
　図２は、本技術の実施の形態におけるＮＶＭアレイ３１１を構成する不揮発メモリの一例としての抵抗変化型メモリの抵抗状態を示す図である。
　抵抗変化型メモリのメモリセルは、セット動作によりＬＲＳ（低抵抗状態）に遷移し、リセット動作によりＨＲＳ（高抵抗状態）に遷移する。低抵抗状態と高抵抗状態との間で抵抗状態を可逆的に変化させることにより、１つのメモリセルによって１ビットを記憶することが可能な不揮発メモリが実現される。この実施の形態では、一例として、ＨＲＳを「０」が記録された状態、ＬＲＳを「１」が記録された状態と定義する。
　セット動作は、１つのメモリセルの両端にセットパルスと呼ばれる電圧（または電流）パルスを印加することによって実現される。リセット動作は、１つのメモリセルの両端にリセットパルスと呼ばれる電圧（または電流）パルスを印加することによって実現される。
　［比較器］
　図３は、本技術の実施の形態における比較器３１４の真理値表の一例を示す図である。比較器３１４は、書き込もうとする値（Ｃｏｍｐａｒｅ＿Ｗ）が、既存の値（Ｃｏｍｐａｒｅ＿Ｒ）と同じ場合には、Ｄａｔａ＿Ｓｅｔ信号線３１７およびＤａｔａ＿Ｒｅｓｅｔ信号線３１８のいずれにも「０」を出力する。一方、Ｃｏｍｐａｒｅ＿ＷがＣｏｍｐａｒｅ＿Ｒと異なっている場合、Ｃｏｍｐａｒｅ＿Ｗ＝１ならＤａｔａ＿Ｓｅｔ信号線３１７のみを「１」とし、Ｃｏｍｐａｒｅ＿Ｗ＝０ならＤａｔａ＿Ｒｅｓｅｔ信号線３１８のみを「１」とする。
　なお、同図では比較器３１４の入出力が１ビットである場合を想定したが、比較器３１４の入出力は多ビットとすることもできる。その場合、入出力の各ビットに対して並列に、上述の真理値表に基づいた演算を行う。
　［ＮＶＭアレイの動作］
　本技術の実施の形態におけるＮＶＭアレイ３１１は、ＩＦ３２０からのＡｒｒａｙ＿Ｃｏｎｔｒｏｌ信号線３２２の値に応じて、Ａｒｒａｙ＿Ａｄｄｒｅｓｓ信号線３２１によって指定されるメモリセルの操作を行う。
　ＮＶＭアレイ３１１は、メモリセルをセットまたはリセットするために必要なデータ入力バス（Ｄａｔａ＿Ｓｅｔ信号線３１７およびＤａｔａ＿Ｒｅｓｅｔ信号線３１８）を備える。また、ＮＶＭアレイ３１１は、メモリセルから読み出したデータを出力するバス（Ｒｅａｄ＿Ｌａｔｃｈ＿Ｉｎ信号線３１９）を備える。また、ＮＶＭアレイ３１１は、Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６により、自身の状態をＩＦ３２０に伝達する。
　ＮＶＭアレイ３１１は、Ａｒｒａｙ＿Ｃｏｎｔｒｏｌ信号線３２２の信号として「センス（Sense）」および「プログラム（Program）」を認識し、それ以外の信号が入力されても何もしない。
　Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６が「レディ（Ready）」を示すとき、ＩＦ３２０はＡｒｒａｙ＿Ｃｏｎｔｒｏｌ信号線３２２の信号として「センス」または「プログラム」を出力する。これにより、ＮＶＭアレイ３１１に新たなセンス動作またはプログラム動作を開始させる。
　Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６が「プログラム中（Programming）」または「センス中（Sensing）」を示すとき、ＩＦ３２０からＡｒｒａｙ＿Ｃｏｎｔｒｏｌ信号線３２２に「センス」または「プログラム」を出力することは禁止される。
　なお、Ｒｅａｄ＿Ｌａｔｃｈ＿Ｉｎ信号線３１９は、特許請求の範囲に記載のメモリ読出し部の一例である。
　図４は、本技術の実施の形態におけるＮＶＭアレイ３１１のセンス動作の一例を示す流れ図である。このセンス動作は、ＩＦ３２０からのＡｒｒａｙ＿Ｃｏｎｔｒｏｌ信号線３２２に「センス」が出力されることにより開始する。
　まず、ＮＶＭアレイ３１１は、Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６を「センス中」にする（ステップＳ９１１）。次に、Ａｒｒａｙ＿Ａｄｄｒｅｓｓ信号線３２１に出力されるアドレス値（図の例では「０」）を参照し、当該アドレスのメモリセルの抵抗値を測定して、リード閾値との比較によって、その論理値を判定する（ステップＳ９１２）。このようにして読み出されたデータは、Ｒｅａｄ＿Ｌａｔｃｈ＿Ｉｎ信号線３１９に出力される（ステップＳ９１３）。
　ＮＶＭアレイ３１１がＡｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６を「レディ」にセットして、センス動作は完了する（ステップＳ９１４）。
　図５は、本技術の実施の形態におけるＮＶＭアレイ３１１のプログラム動作の一例を示す流れ図である。このプログラム動作は、ＩＦ３２０からのＡｒｒａｙ＿Ｃｏｎｔｒｏｌ信号として「プログラム」が出力されることにより開始する。例として、操作対象のアドレス(Ａｒｒａｙ＿Ａｄｄｒｅｓｓ)は「０」とし、アドレス＃０に既に書き込まれている値は「００１１」とする。また、Ｄａｔａ＿Ｓｅｔ信号線３１７には「０１００」が、Ｄａｔａ＿Ｒｅｓｅｔ信号線３１８には「００１０」がそれぞれセットされているものとする。
　まず、ＮＶＭアレイ３１１は、Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６を「プログラム中」にする（ステップＳ９２１）。次に、Ｄａｔａ＿Ｓｅｔ信号線３１７を参照して、アドレス＃０のビット列のうち、Ｄａｔａ＿Ｓｅｔ信号線３１７の値によって示されたビットのみを選択して、セットパルスを印加する（ステップＳ９２２）。この例ではＤａｔａ＿Ｓｅｔ信号線３１７が「０１００」であるため、上位から２つめのビットのみが選択され、アドレス＃０は「００１１」から「０１１１」に書き換えられる。続いて、パルス印加を行ったビットの抵抗測定を行い、「１」が読み出されることの確認が行われる。セットパルスによる抵抗変化が不完全であり、「１」が読み出されなかった場合には（ステップＳ９２３：Ｎｏ）、再度セットパルスの印加が行われる。
　その後、同様に、Ｄａｔａ＿Ｒｅｓｅｔ信号線３１８を参照して、アドレス＃０のビット列のうちＤａｔａ＿Ｒｅｓｅｔ信号線３１８によって示されたビットのみを選択して、リセットパルスを印加される（ステップＳ９２４）。そして、正しく「０」が読み出されることの確認が行われる。「０」が読み出されなかった場合には（ステップＳ９２４：Ｎｏ）、再度リセットパルスの印加が行われる。この例ではＤａｔａ＿Ｒｅｓｅｔ信号線３１８が「００１０」であるため、上位から３つめのビットのみが選択され、アドレス＃０は「０１１１」から「０１０１」に書換えられる。
　ＮＶＭアレイ３１１がＡｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６を「レディ」にセットして、プログラム動作は完了する（ステップＳ９２６）。
　［アドレス空間］
　図６は、本技術の実施の形態における記憶装置３００のアドレス空間の一例を示す図である。この実施の形態におけるＩＦ＿ＣｍｄＡｄｄｒ信号線２０９の示すアドレスは、バンク番号と、バンク内のＮＶＭアレイ３１１を最小アクセス単位ごとに区切りその個々に対して一意に割当てられた番号とを含む。最小アクセス単位は、例えば１Ｋバイトである。
　アドレスは全部１９ビットであり、上位３ビットがバンク番号、下位１６ビットがバンク内のアドレスを示す。１つの記憶装置３００に８（２の３乗）個のバンクを有し、１つのバンクに６５５３６（２の１６乗）個のアドレスを有する。このとき、１つの記憶装置３００あたりの記録容量は、８×６５５３６×１Ｋバイト＝５１２Ｍバイトとなる。
　［コマンド］
　メモリコントローラ２００による記憶装置３００へのアクセスは、リードコマンド、ライトコマンド、および、ＲＷコマンドの３つのコマンドの組み合わせによって実現される。各々の動作を以下に示す。なお、ＲＷコマンドは、特許請求の範囲に記載のメモリアレイからの読出しおよび書込みを同一アドレスに連続して行う旨のコマンドの一例である。
　図７は、本技術の実施の形態における記憶装置３００のリードコマンドの処理手順例を示す流れ図である。また、図８は、本技術の実施の形態における記憶装置３００のリードコマンドの処理手順例を示すタイミング図である。ここでは例として、ＩＦ＿ＣｍｄＡｄｄｒ信号線２０９に指定されるアドレスが、バンク＃０内のアドレス＃０を指している場合を想定する。
　メモリコントローラ２００が、リードコマンドおよびアドレス＃０（図では「Ｒ＿Ａ０」と表す）をＩＦ＿ＣｍｄＡｄｄｒ信号線２０９に出力すると、リードコマンドの処理が開始する。まず、ＩＦ３２０は、バンク＃０のＡｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６を参照し、その値が「レディ」になるまで待機する（ステップＳ９３１、Ｓ９３２）。「レディ」になると（ステップＳ９３１：Ｙｅｓ）、ＩＦ３２０は、バンク＃０のＡｒｒａｙ＿Ａｄｄｒｅｓｓ信号線３２１に「０」を、Ａｒｒａｙ＿Ｃｏｎｔｒｏｌ信号線３２２に「センス」を出力する（図では「Ｓ」と表す）（ステップＳ９３３）。これにより、ＮＶＭアレイ３１１がセンス動作を開始するとともに、Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６は「センス中」に遷移する。
　一定時間経過後に、ＮＶＭアレイ３１１から読み出されたデータがＲｅａｄ＿Ｌａｔｃｈ＿Ｉｎ信号線３１９に出力され、リードラッチ３１２に蓄積される。Ｒｅａｄ＿Ｌａｔｃｈ＿Ｉｎ信号線３１９へのデータ出力が完了すると、Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６は「レディ」に遷移する。
　ＩＦ３２０は、Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６が「レディ」になるまで待機する（ステップＳ９３４、Ｓ９３５）。「レディ」になると（ステップＳ９３４：Ｙｅｓ）、Ｌａｔｃｈ＿Ｃｏｎｔｒｏｌ信号線３２３に制御信号「Ｒ」を出力して、リードラッチ３１２に蓄積された読出しデータを、Ｒｅａｄ＿Ｌａｔｃｈ＿Ｏｕｔ信号線３２４を介して読み出す。そして、ＩＦ３２０は、この読み出したデータを、ＩＦ＿Ｄａｔａ信号線２０８を介してメモリコントローラ２００に出力する（ステップＳ９３６）。
　なお、Ｒｅａｄ＿Ｌａｔｃｈ＿Ｏｕｔ信号線３２４は、特許請求の範囲に記載の読出しデータ出力部の一例である。
　図９は、本技術の実施の形態における記憶装置３００のライトコマンドの処理手順例を示す流れ図である。また、図１０は、本技術の実施の形態における記憶装置３００のライトコマンドの処理手順例を示すタイミング図である。ここでは例として、ＩＦ＿ＣｍｄＡｄｄｒ信号線２０９において指定されるアドレスが、バンク＃０内のアドレス＃０を指している場合を想定する。
　メモリコントローラ２００が、ライトコマンドとアドレス＃０（図では「Ｗ＿Ａ０」と表す）をＩＦ＿ＣｍｄＡｄｄｒ信号線２０９に出力すると、ライトコマンドの処理が開始する。メモリコントローラ２００は、ライトコマンドの発行とともに、書込みデータ（図では「Ｗ＿Ｄａｔａ」と表す）を、ＩＦ＿Ｄａｔａ信号線２０８に出力する。ＩＦ３２０は、受け取った書込みデータを、バンク＃０のＷｒｉｔｅ＿Ｌａｔｃｈ＿Ｉｎ信号線３２５に順次出力する（ステップＳ９４１）。
　書込みデータの入力開始と同時に、ＩＦ３２０はバンク＃０のＡｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６を参照し、その値が「レディ」となるのを待つ（ステップＳ９４２、Ｓ９４３）。「レディ」になると（ステップＳ９４２：Ｙｅｓ）、ＩＦ３２０は、バンク＃０のＡｒｒａｙ＿Ａｄｄｒｅｓｓ信号線３２１に「０」を、Ａｒｒａｙ＿Ｃｏｎｔｒｏｌ信号線３２２に「センス」を出力する（ステップＳ９４４）。これにより、ＮＶＭアレイ３１１がセンス動作を開始するとともに、Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６は「センス中」に遷移する。
　一定時間経過後に、Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６は「レディ」に遷移し、その時点で、ＮＶＭアレイ３１１から読み出したデータのリードラッチ３１２への入力が完了している。ＩＦ３２０は、Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６が「レディ」になるまで待機する（ステップＳ９４５、Ｓ９４６）。「レディ」になると（ステップＳ９４５：Ｙｅｓ）、ＩＦ３２０は、Ｌａｔｃｈ＿Ｃｏｎｔｒｏｌ信号線３２３に制御信号「Ｃ」を送信することにより、リードラッチ３１２およびライトラッチ３１３に蓄積されたデータを、比較器３１４に出力するよう命令する。これにより、リードラッチ３１２からはＣｏｍｐａｒｅ＿Ｒ信号線３１５を介してセンス動作によって得た読出しデータが、ライトラッチ３１３からはＣｏｍｐａｒｅ＿Ｗ信号線３１６を介して書込みデータが、それぞれ出力される（ステップＳ９４７）。Ｃｏｍｐａｒｅ＿Ｒ信号線３１５とＣｏｍｐａｒｅ＿Ｗ信号線３１６は、比較器３１４による演算を経て、Ｄａｔａ＿Ｓｅｔ信号線３１７およびＤａｔａ＿Ｒｅｓｅｔ信号線３１８に変換されて、ＮＶＭアレイ３１１に入力される。
　ＩＦ３２０は、続いて、バンク＃０のＡｒｒａｙ＿Ｃｏｎｔｒｏｌ信号線３２２に「プログラム」を出力する（図では「Ｐ」と表す）（ステップＳ９４８）。これにより、ＮＶＭアレイ３１１がプログラム動作を開始するとともに、Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６は「プログラム中」に遷移し、プログラム動作の完了とともに「レディ」に戻る。ＩＦ３２０は、Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６が「レディ」になるまで待機する（ステップＳ９５１、Ｓ９５２）。「レディ」となったことをＩＦ３２０が確認すると（ステップＳ９５１：Ｙｅｓ）、ライトコマンドは完了する。
　図１１は、本技術の第１の実施の形態における記憶装置３００のＲＷコマンドの処理手順例を示す流れ図である。また、図１２は、本技術の第１の実施の形態における記憶装置３００のＲＷコマンドの処理手順例を示すタイミング図である。ここでは例として、ＩＦ＿ＣｍｄＡｄｄｒ信号線２０９において指定されるアドレスが、バンク＃０内のアドレス＃０を指している場合を想定する。
　メモリコントローラ２００が、ＲＷコマンドとアドレス＃０（図では「Ｗ＿Ａ０」と表す）をＩＦ＿ＣｍｄＡｄｄｒ信号線２０９に出力すると、ＲＷコマンドの処理が開始する。メモリコントローラ２００は、ＲＷコマンドの発行とともに、書込みデータ（図では「Ｗ＿Ｄａｔａ」と表す）を、ＩＦ＿Ｄａｔａ信号線２０８に出力する。ＩＦ３２０は、受け取った書込みデータを、バンク＃０のＷｒｉｔｅ＿Ｌａｔｃｈ＿Ｉｎ信号線３２５に順次出力する（ステップＳ９６１）。
　書込みデータの入力開始と同時に、ＩＦ３２０はバンク＃０のＡｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６を参照し、その値が「レディ」となるのを待つ（ステップＳ９６２、Ｓ９６３）。「レディ」になると（ステップＳ９６２：Ｙｅｓ）、ＩＦ３２０は、バンク＃０のＡｒｒａｙ＿Ａｄｄｒｅｓｓ信号線３２１に「０」を、Ａｒｒａｙ＿Ｃｏｎｔｒｏｌ信号線３２２に「センス」を出力する（ステップＳ９６４）。これにより、ＮＶＭアレイ３１１がセンス動作を開始するとともに、Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６は「センス中」に遷移する。
　一定時間経過後に、Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６は「レディ」に遷移し、その時点で、ＮＶＭアレイ３１１から読み出したデータのリードラッチ３１２への入力が完了している。ＩＦ３２０は、Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６が「レディ」になるまで待機する（ステップＳ９６５、Ｓ９６６）。「レディ」になると（ステップＳ９６５：Ｙｅｓ）、Ｌａｔｃｈ＿Ｃｏｎｔｒｏｌ信号線３２３に制御信号「Ｃ＋Ｒ」を送信する。これにより、リードラッチ３１２およびライトラッチ３１３に蓄積されたデータを、比較器３１４に出力させるとともに（ステップＳ９６８）、Ｒｅａｄ＿Ｌａｔｃｈ＿Ｏｕｔ信号線３２４にも出力させる。このＲｅａｄ＿Ｌａｔｃｈ＿Ｏｕｔ信号線３２４に出力されたデータは、ＩＦ３２０からＩＦ＿Ｄａｔａ信号線２０８を介してメモリコントローラ２００に出力される（ステップＳ９６７）。Ｃｏｍｐａｒｅ＿Ｒ信号線３１５と、Ｒｅａｄ＿Ｌａｔｃｈ＿Ｏｕｔ信号線３２４は独立しており、同時動作が可能である。
　ＩＦ３２０は、続いて、バンク＃０のＡｒｒａｙ＿Ｃｏｎｔｒｏｌ信号線３２２に「プログラム」を出力する（図では「Ｐ」と表す）（ステップＳ９６９）。これにより、ＮＶＭアレイ３１１がプログラム動作を開始するとともに、Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６は「プログラム中」に遷移し、プログラム動作の完了とともに「レディ」に戻る。ＩＦ３２０は、Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６が「レディ」になるまで待機する（ステップＳ９７１、Ｓ９７２）。「レディ」となったことをＩＦ３２０が確認すると（ステップＳ９７１：Ｙｅｓ）、ＲＷコマンドは完了する。
　このように、ＲＷコマンドの処理では、データをリードラッチ３１２に読み出すところまではライトコマンドと同じ動作であるが、リードラッチに蓄積したデータを比較器３１４に出力するだけでなくＲｅａｄ＿Ｌａｔｃｈ＿Ｏｕｔ信号線３２４にも出力する。これにより、ＲＷコマンドは、ライトコマンドと同じ実行時間で、同一アドレスへの書込みおよび読出しを実現することができる。
　なお、ステップＳ９６４は、特許請求の範囲に記載のメモリ読出し手順の一例である。また、ステップＳ９６７は、特許請求の範囲に記載の読出しデータ出力手順の一例である。また、ステップＳ９６９は、特許請求の範囲に記載のメモリ書込み手順の一例である。
　［ホストコンピュータおよびメモリコントローラの動作］
　メモリコントローラ２００は、Ｈｏｓｔ＿ＣｍｄＡｄｄｒ信号線１０９を介して、ホストコンピュータ１００からのコマンドおよびアドレスを受信する。ホストコンピュータ１００は、記憶装置３００へのデータ書込みを指示するＨｏｓｔ＿ＷＲＩＴＥコマンド、記憶装置３００からの読出しを指示するＨｏｓｔ＿ＲＥＡＤコマンドの少なくとも２種類のコマンドを送信する。その際、それらコマンドのアクセス対象となるアドレスを送信する。また、ホストコンピュータ１００は、ライトコマンドの送信と同時に、Ｈｏｓｔ＿Ｄａｔａ信号線１０８を介して書込みデータをメモリコントローラ２００に出力する。
　図１３は、本技術の第１の実施の形態におけるメモリコントローラ２００のコマンド受信処理手順例を示す流れ図である。メモリコントローラ２００は、ホストコンピュータ１００からのコマンドを受信するたびに、この流れ図の処理を開始する。
　Ｈｏｓｔ＿ＷＲＩＴＥコマンド以外を受信した場合には（ステップＳ９８１：Ｎｏ）、Ｈｏｓｔ＿ＣｍｄＡｄｄｒ信号線１０９からの信号はコマンドアドレスレジスタ２１０に格納される（ステップＳ９８５）。
　Ｈｏｓｔ＿ＷＲＩＴＥコマンドを受信した場合には（ステップＳ９８１：Ｙｅｓ）、メモリコントローラ２００は、Ｈｏｓｔ＿Ｄａｔａ信号線１０８から書込みデータを受信して、データバッファ２２０に格納する（ステップＳ９８２）。そして、受信したＨｏｓｔ＿ＷＲＩＴＥコマンドと同じアドレスに対するリードコマンドが、コマンドアドレスレジスタ２１０に存在するか否かを調べる。コマンドアドレスレジスタ２１０に存在しない場合には（ステップＳ９８３：Ｎｏ）、ライトコマンドと受信したアドレスとをコマンドアドレスレジスタ２１０に追加する。コマンドアドレスレジスタ２１０に存在する場合には（ステップＳ９８３：Ｙｅｓ）、同じアドレスに対するリードコマンドのうち、最後に受信したものをＲＷコマンドに書き換える（ステップＳ９８４）。そして、Ｈｏｓｔ＿ＷＲＩＴＥコマンドとともに受信してデータバッファ２２０に格納したデータを、このＲＷコマンドに対応する書込みデータとする。
　図１４は、本技術の第１の実施の形態におけるメモリコントローラ２００のコマンド送出手順例を示す流れ図である。メモリコントローラ２００は、コマンドアドレスレジスタ２１０に蓄積された命令を処理する。
　メモリコントローラ２００は、一定時間ごとに、コマンドアドレスレジスタ２１０から、最も古い（最初に追加された）コマンドアドレスを１つ取り出す（ステップＳ９９１）。そして、取り出したアドレスに対応するバンクが「レディ」であるかを、ステータスレジスタ２３０を参照して調べる。「レディ」でなければ（ステップＳ９９２：Ｎｏ）、そのまま処理を終了する。「レディ」であれば（ステップＳ９９２：Ｙｅｓ）、取り出したコマンドアドレスをＩＦ＿ＣｍｄＡｄｄｒ信号線２０９に送出する（ステップＳ９９３）。取り出したコマンドがライトコマンドまたはＲＷコマンドである場合には（ステップＳ９９４：Ｙｅｓ）、Ｈｏｓｔ＿ＷＲＩＴＥコマンドとともにホストコンピュータ１００から受信した書込みデータがデータバッファ２２０に格納されていることになる。そのため、これをＩＦ＿Ｄａｔａ信号線２０８に送出する（ステップＳ９９５）。メモリコントローラ２００は、最後に送出したコマンドアドレスをコマンドアドレスレジスタ２１０から削除して（ステップＳ９９６）、処理を終了する。
　これら一連の処理により、メモリコントローラ２００は、ホストコンピュータ１００からのＨｏｓｔ＿ＲＥＡＤコマンドに対応するリードコマンドをＩＦ３２０に送出する前に、同一アドレスに対するＨｏｓｔ＿ＷＲＩＴＥコマンドを受信したか否かを判定する。そのようなＨｏｓｔ＿ＷＲＩＴＥコマンドについては、メモリコントローラ２００は、ＲＷコマンドを使用することにより、リードコマンドとライトコマンドを各々実行するよりも短い時間で処理を行うことができる。
　このように、本技術の第１の実施の形態によれば、同一アドレスに対するリードコマンドおよびライトコマンドをＲＷコマンドに差し替えることにより、処理を高速化することができる。
　＜２．第２の実施の形態＞
　第１の実施の形態において説明したように、ＩＦ＿Ｄａｔａ信号線２０８は、複数のバンクによって共有されるデータバスである。あるバンクにおいて書込みまたは読出しを行っている間に他のバンクに別のコマンドを発行するといった、並列動作をさせることも想定される。ただし、第１の実施の形態では、あるバンクにＲＷコマンドを発行した後に、続けて他のバンクにリードコマンドやライトコマンドを発行する場合には、データの衝突を避ける必要がある。すなわち、メモリコントローラ２００は、ＲＷコマンドに対する読出しデータの出力と、後続のコマンドに対するデータ入出力とが衝突しないように、コマンドの発行間隔を調節する必要がある。特に、センス動作にかかる時間が一定の値でない場合には、データ衝突の回避が難しくなる。そこで、第２の実施の形態では、リードラッチ３１２からＩＦ３２０へのデータ出力のみを行う記憶装置３００のＤＡＴＡＯＵＴコマンドを定義し、ＲＷコマンドと同様の動作を、ライトコマンドとＤＡＴＡＯＵＴコマンドとの組合せによって実現する。なお、ＤＡＴＡＯＵＴコマンドは、特許請求の範囲に記載の読出しデータ保持部に保持されている読出しデータを要求元に出力する旨のコマンドの一例である。
　［ＤＡＴＡＯＵＴコマンド］
　図１５は、本技術の第２の実施の形態における記憶装置３００のＤＡＴＡＯＵＴコマンドの処理手順例を示す流れ図である。また、図１６は、本技術の第２の実施の形態における記憶装置３００のＤＡＴＡＯＵＴコマンドの処理手順例を示すタイミング図である。ここでは例として、ライトコマンドおよびＤＡＴＡＯＵＴコマンドともに、バンク＃０のアドレス＃０に発行した場合を想定する。
　ＩＦ３２０は、ＤＡＴＡＯＵＴコマンドを受信すると、リードラッチ３１２の内容をメモリコントローラ２００に出力する（ステップＳ８１１）。メモリコントローラ２００は、まずライトコマンドを発行し、ＮＶＭアレイ３１１の状態が「センス中」から「レディ」になったことをＭｅｍｏｒｙ＿Ｓｔａｔｕｓ信号線２０７により検知した後、ＤＡＴＡＯＵＴコマンドを発行する（図では「ＤＯ＿Ａ０」と表す）。これにより、ライトラッチ３１３からＮＶＭアレイ３１１への書込みが行われている間（Ａｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６が「プログラム中」である間）に、リードラッチ３１２からデータを出力することができる。すなわち、ＲＷコマンドと同様に、ライトコマンドと同様な実行時間により、同一アドレスへの書込みと読出しとを処理することができる。
　なお、上述の例においてはＤＡＴＡＯＵＴコマンドにも他のコマンドと同様にアドレス「０」を付して発行しているが、ＤＡＴＡＯＵＴコマンドはＮＶＭアレイ３１１にアクセスしないため、実行に必要なのはバンク番号のみである。したがって、アドレスのビット列のうちバンクを示す部分のみを出力するようにしてもよい。
　第１の実施の形態においてはＡｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６が「レディ」になった直後にＲｅａｄ＿Ｌａｔｃｈ＿Ｏｕｔ信号線３２４からデータ出力が開始されるが、この第２の実施の形態では読出しデータの出力がやや遅れる。これは、第２の実施の形態ではＩＦ３２０がＤＡＴＡＯＵＴコマンドを認識してからデータ出力を行うためである。また、この第２の実施の形態では２つのコマンドの組合せによってＲＷコマンド１つ分の機能を実現するため、第１の実施の形態よりもコマンドバスを多く占有することになる。
　このように、本技術の第２の実施の形態によれば、同一アドレスに対するリードコマンドおよびライトコマンドを、ライトコマンドとＤＡＴＡＯＵＴコマンドの組合せに差し替えることにより、処理を高速化することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、ライトコマンドと同じ実行時間でデータ出力を同時に行える点で速度改善効果が大きい手法である。しかし、書込みデータを先に入力して読出したデータが後で出力されることになり、通常のリードコマンドとライトコマンドを順に行う場合と比べて、ＩＦ＿Ｄａｔａ信号線２０８におけるデータの順序が逆になってしまう。そのため、メモリシステムの構成によってはメモリコントローラ２００からの制御が煩雑になるおそれがある。
　そこで、この第３の実施の形態では、通常のリードコマンドとライトコマンドを順に行う場合と同じデータの入出力順をとりながら、高速化を行うための手法を示す。具体的には、通常のリードコマンドとライトコマンドに加えて、書込みの最初に行われるセンス動作を省略した、ＢＷ（ＢＬＩＮＤ　ＷＲＩＴＥ）コマンドを導入する。
　図１７は、本技術の第３の実施の形態における記憶装置３００のＢＷコマンドの処理手順例を示す流れ図である。なお、ＢＷコマンドは、特許請求の範囲に記載の書込み対象アドレスについて読出しデータ保持部に新たなデータを保持させずに書込みを行う旨のコマンドの一例である。
　このＢＷコマンドの処理は、通常のライトコマンドの処理手順において、Ａｒｒａｙ＿Ｃｏｎｔｒｏｌ信号線３２２に「センス」を出力する処理と、その後のＡｒｒａｙ＿Ｓｔａｔｕｓ信号線３２６の確認処理を省いたものに相当する。すなわち、図９に示した流れ図においてステップＳ９４４乃至Ｓ９４６を省いたものになる。したがって、ここでの説明は省略する。この第３の実施の形態では、センス動作が省略され、リードラッチ３１２に既に格納されている値がＣｏｍｐａｒｅ＿Ｒ信号線３１５に出力される。
　図１８は、本技術の第３の実施の形態における記憶装置３００のＢＷコマンド単体の処理手順例を示すタイミング図である。また、図１９は、本技術の第３の実施の形態における記憶装置３００のＢＷコマンドをリードコマンドの直後に実行する際の処理手順例を示すタイミング図である。
　先にリードコマンドを処理することにより、読出しデータはリードラッチ３１２に格納される。そして、ＢＷコマンドの処理においては、改めてセンス動作を行うことなく、リードラッチ３１２に既に格納されている値を利用して比較器３１４における比較を行う。これにより、センス動作に要する処理時間を削減することができる。また、処理の順序は通常のリードコマンドとライトコマンドを順に行う場合と同様であるため、制御の煩雑化を避けることができる。
　このように、本技術の第３の実施の形態によれば、同一アドレスに対するリードコマンドおよびライトコマンドを、リードコマンドとＢＷコマンドの組合せに差し替えることにより、処理を高速化することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、メモリコントローラ２００がホストコンピュータ１００からの命令を蓄積し、同一アドレスに対するリードコマンドとライトコマンドを他のコマンドに置き換えていた。これに対し、第４の実施の形態では、記憶装置３００のＩＦ３２０がその処理を行う。
　図２０は、本技術の第４の実施の形態におけるリードアドレス検出レジスタ３２７の一構成例を示す図である。このリードアドレス検出レジスタ３２７はＩＦ３２０に設けられる。このリードアドレス検出レジスタ３２７は、バンク毎に１つのレジスタ番号が割当てられており、そのバンクにおいて直前に読出しが行われたアドレスを保持するレジスタである。第４の実施の形態では、このリードアドレス検出レジスタ３２７を利用して、ライト処理の内容を切り替える。
　なお、リードアドレス検出レジスタ３２７は、特許請求の範囲に記載のアドレス一致検出部の一例である。
　図２１は、本技術の第４の実施の形態における記憶装置３００のＩＦ３２０による処理手順例を示す流れ図である。ここでは、アドレスＸはバンクＹに属することを想定している。
　ＩＦ＿ＣｍｄＡｄｄｒ信号線２０９にリードコマンドが出力されると（ステップＳ８４１：リード）、ＩＦ３２０は通常のリードコマンドと同様に処理を実行する（ステップＳ８４２）。その後、読出し対象となったアドレスを、リードアドレス検出レジスタ３２７に格納する。すなわち、アドレスＸがバンクＹに属しているとき、アドレスＸに対する読出し処理を行った後、レジスタ番号ＹがＸに上書きされる（ステップＳ８４３）。
　ＩＦ＿ＣｍｄＡｄｄｒ信号線２０９にライトコマンドが出力されると（ステップＳ８４１：ライト）、リードアドレス検出レジスタ３２７から書込み対象のバンクに対応する値が読み出され、書込み対象アドレスと比較される（ステップＳ８４４）。それらが一致している場合には（ステップＳ８４５：Ｙｅｓ）、ＩＦ３２０はＢＷコマンドと同様の処理を実行する（ステップＳ８４６）。一方、一致していない場合には（ステップＳ８４５：Ｎｏ）、通常のライトコマンドと同様の処理を実行する（ステップＳ８４７）。前回読み出されたアドレスと同じアドレスに書込みを行う場合、読出し処理の中でセンス動作が行われている。したがって、リードラッチ３１２にはＮＶＭアレイ３１１から読み出されたデータが格納されているため、センス動作を行うことなくリードラッチ３１２の値をＣｏｍｐａｒｅ＿Ｒ信号として参照し、正しく書込みを行うことができる。
　このようにして書込みを実行した後には、既にＮＶＭアレイ３１１の値が更新されており、次に同じアドレスへライトコマンドが発行されたとしても、もはやリードラッチ３１２の値をＣｏｍｐａｒｅ＿Ｒ信号としては使用することはできない。そのため、ＩＦ３２０はリードアドレス検出レジスタ３２７の値を無効なアドレスで初期化する（ステップＳ８４８）。
　ＩＦ３２０は、リードコマンドおよびライトコマンド以外のコマンドを扱う場合もある（ステップＳ８４１：その他）。例えば、メモリアクセスを休止して低消費電力状態に入るためのコマンドなどが考えられる。そのようなコマンドにおいて、リードラッチ３１２に変化を及ぼす可能性がある場合には（ステップＳ８５２：Ｙｅｓ）、リードアドレス検出レジスタ３２７を初期化する（ステップＳ８５３）。これにより、次にライトコマンドを受信したときに、誤ったリードラッチ３１２の値をＣｏｍｐａｒｅ＿Ｒ信号線３１５の値として参照しないようにする。
　図２２は、本技術の第４の実施の形態における高速ライトの処理手順例を示すタイミング図である。最初のリードコマンド（図では「Ｒ＿Ａ０」と表す）の受信時に、その対象アドレス「０」が保持される。その後、同じアドレスに対するライトコマンド（図では「Ｗ＿Ａ０」と表す）を受信後、センス動作を行うことなく書込みが実行される。
　このように、本技術の第４の実施の形態によれば、ＩＦ３２０によって、同一アドレスに対するリードコマンドおよびライトコマンドを、リードコマンドとＢＷコマンドの組合せに差し替えることにより、処理を高速化することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、同じアドレスに対して、Ｈｏｓｔ＿ＲＥＡＤコマンドの後にＨｏｓｔ＿ＷＲＩＴＥコマンドが発行されたことを、メモリコントローラ２００が検出することにより、ＲＷコマンドの発行を行っていた。これに対し、第５の実施の形態では、同一アドレスに対して読出しを行った直後に書込みを行うことをホストコンピュータ１００が予め認識できる場合を想定して、ホストコンピュータ１００が、メモリコントローラ２００からＲＷコマンドを発行するよう指示する。
　ホストコンピュータ１００からメモリコントローラ２００にＨｏｓｔ＿ＲＷコマンドとアドレス、書込みデータが送信される。メモリコントローラ２００は、Ｈｏｓｔ＿ＲＷコマンドを受信すると、上述の図１３と同様の処理を行う。すなわち、ＲＷコマンドと受信したアドレスをコマンドアドレスレジスタ２１０に追加し、書込みデータをデータバッファに格納する。その後、上述の図１４と同様の処理手順により、ＩＦ３２０にＲＷコマンドとデータを送出する。
　なお、ＲＷコマンドに代えて、第２および第３の実施の形態において説明したＤＡＴＡＯＵＴコマンドやＢＷコマンドをホストコンピュータ１００が発行するようにしてもよい。
　このように、本技術の第５の実施の形態によれば、同一アドレスに対して読出しを行った直後に書込みを行うことをホストコンピュータ１００が認識して、メモリコントローラ２００からＲＷコマンドなどを発行するように指示することができる。
　＜６．第６の実施の形態＞
　不揮発メモリには書換回数に制限があり、書換寿命を延ばすためにはセル間の書換回数のばらつきを抑制することが効果的である。そのため、不揮発メモリの書換寿命を管理するために、書換回数の多いセルと少ないセルとの間でデータの入れ替えを行うウェアレベリングと呼ばれる処理が知られている。また、メモリシステムにおいては、アドレス空間にスワップ領域と呼ばれる領域を設定し、メインメモリのデータをスワップ領域に一時的に退避する処理が一般的に行われる。ホストコンピュータは、スワップ領域に退避していたデータを読み出してメインメモリへ書き込むとともに、スワップ領域の同じアドレスに新しいデータを書込む、データスワップと呼ばれる処理をしばしば行う。この第６の実施の形態では、上述の第３の実施の形態において説明したＢＷコマンドを用いてデータスワップを高速化する手法について説明する。
　図２３は、本技術の第６の実施の形態におけるメモリコントローラ２００による処理手順例を示す流れ図である。ホストコンピュータ１００は、Ｈｏｓｔ＿ＣｍｄＡｄｄｒ信号線１０９を介して、ＳＷＡＰコマンドと、入れ替えの対象となる２つのアドレスをメモリコントローラ２００に送信する。ここで、２つのアドレスはそれぞれ、異なるバンクまたは異なるメモリ装置を指すものであることを前提とする。
　メモリコントローラ２００は、ＳＷＡＰコマンドを受信すると（ステップＳ８６１）、２つのアドレスそれぞれに対するリードコマンドを、ＩＦ＿ＣｍｄＡｄｄｒ信号線２０９を介して記憶装置３００に発行する。このとき、２つのアドレスが示す記憶装置３００が同じ場合には（ステップＳ８６２：Ｙｅｓ）、ＩＦ＿ＣｍｄＡｄｄｒ信号線２０９やＩＦ＿Ｄａｔａ信号線２０８において信号が衝突するおそれがある。そこで、両社が衝突しないように、必要な間隔を空けて２つのリードコマンドを発行する（ステップＳ８６３、Ｓ８６４）。一方、２つのアドレスが示す記憶装置３００が異なっており、ＩＦ＿ＣｍｄＡｄｄｒ信号線２０９やＩＦ＿Ｄａｔａ信号線２０８が独立である場合には、衝突のおそれがないため、２つのリードコマンドを同時に発行する（ステップＳ８６５）。
　一定時間経過後、メモリコントローラ２００は、ＩＦ＿Ｄａｔａ信号線２０８から出力される読出しデータを受け取り、ＥＣＣ回路２４０によりエラー検出および訂正を行った後、データバッファ２２０に蓄積する（ステップＳ８６６）。データバッファ２２０に２つのアドレスからの読出しデータが揃った後（ステップＳ８６７：Ｙｅｓ）、２つのアドレスにＢＷコマンドを発行し、高速書込みを行う（ステップＳ８６８）。
　ＢＷコマンド送信後、Ｍｅｍｏｒｙ＿Ｓｔａｔｕｓ信号線２０７を参照し（ステップＳ８６９）、２つのアドレスがそれぞれ属するバンクが、２つとも「プログラム中」から「レディ」に遷移したことを確認して（ステップＳ８７１、Ｓ８７２）、処理を終了する。
　このように、本技術の第６の実施の形態によれば、ＢＷコマンドを用いてデータスワップを高速化することができる。
　＜７．第７の実施の形態＞
　不揮発メモリにおいては、記録された値が読出しのたびにわずかに変化し、一定回数の読出しを繰り返すと、読出し不良が発生する可能性がある。これをリードディスターブ不良と呼ぶ。このリードディスターブ不良を防ぐために、一定回数の読出しを行った後には、データの再書き込みが行われる。これをリフレッシュと呼ぶ。このリフレッシュは、データを読み出した後、エラーを検出および訂正し、再び同じアドレスに書込みを行うことによって実現される。この第７の実施の形態では、上述の第３の実施の形態において説明したＢＷコマンドを用いてリフレッシュを高速化する手法について説明する。
　図２４は、本技術の第７の実施の形態におけるメモリコントローラ２００による処理手順例を示す流れ図である。メモリコントローラ２００が、ホストコンピュータ１００からＨｏｓｔ＿ＣｍｄＡｄｄｒ信号線１０９を介してリフレッシュコマンドおよびアドレスを受信すると、この処理手順が開始する。まず、ＩＦ＿ＣｍｄＡｄｄｒ信号線２０９を介して、ホストコンピュータ１００から受信したアドレスが指し示す記憶装置３００のアドレスに、リードコマンドを送信する（ステップＳ８８１）。一定時間経過後、ＩＦ＿Ｄａｔａ信号線２０８から出力される読出しデータを受信して、ＥＣＣ回路２４０によりエラー検出および訂正を行う（ステップＳ８８２）。また、ＥＣＣ回路２４０は、エラー訂正が発生したか否かを示す信号を出力する。メモリコントローラ２００はこれを受けて、エラー訂正が発生しなかった場合（リードディスターブ不良は発生しておらず、全ビットが正しく読み出せた場合）には（ステップＳ８８３：Ｎｏ）、何もせずにリフレッシュ処理は完了となる。一方、エラー訂正が発生した場合（リードディスターブ不良が発生し、誤った値が読み出された場合）には（ステップＳ８８３：Ｙｅｓ）、当該アドレスに対して、訂正後のデータとともにＢＷコマンドを送信する（ステップＳ８８４）。
　ＢＷコマンド送信後、Ｍｅｍｏｒｙ＿Ｓｔａｔｕｓ信号線２０７を参照し（ステップＳ８８５）、当該バンクが「プログラム中」から「レディ」に遷移したことを確認して（ステップＳ８８６、Ｓ８８７）、処理を終了する。
　これにより、リードラッチ３１２に保持された読出しデータとＥＣＣによるエラー訂正後のデータとが比較され、訂正の生じたビットにのみプログラム動作により書込み電圧が印加され、リードディスターブ不良が訂正される。
　このように、本技術の第７の実施の形態によれば、ＢＷコマンドを用いてリフレッシュを高速化することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）メモリアレイの所定のアドレスに記憶されているデータを読出しデータとして前記メモリアレイから読み出して読出しデータ保持部に保持させるメモリ読出し部と、
　前記読出しデータ保持部に保持されている前記読出しデータを要求元に出力する読出しデータ出力部と、
　前記メモリアレイに対する書込みデータおよび前記読出しデータに基づいて前記メモリアレイの書込み対象アドレスに書込みを行うメモリ書込み部と、
　前記書込み対象アドレスと前記所定のアドレスとが一致する場合にのみ前記メモリ書込み部を動作させるよう制御する制御部と
を具備する記憶装置。
（２）前記制御部は、前記メモリアレイからの読出しおよび書込みを同一アドレスに連続して行う旨のコマンドが発行された際に前記書込み対象アドレスと前記所定のアドレスとが一致すると判断する
前記（１）に記載の記憶装置。
（３）前記制御部は、前記読出しデータ保持部に保持されている前記読出しデータを要求元に出力する旨のコマンドが発行された際に前記書込み対象アドレスと前記所定のアドレスとが一致すると判断する
前記（１）に記載の記憶装置。
（４）前記制御部は、前記書込み対象アドレスについて前記読出しデータ保持部に新たなデータを保持させずに書込みを行う旨のコマンドが発行された際に前記書込み対象アドレスと前記所定のアドレスとが一致すると判断する
前記（１）に記載の記憶装置。
（５）前記制御部は、前記書込み対象アドレスと前記所定のアドレスとの前記一致を検出するアドレス一致検出部を備えて、前記書込み対象アドレスと前記所定のアドレスとが一致するか否かを判断する
前記（１）に記載の記憶装置。
（６）記憶装置と、前記記憶装置に対するアクセス要求を制御するメモリコントローラと、前記記憶装置に対するアクセスコマンドを前記メモリコントローラに発行するホストコンピュータとを具備する情報処理システムであって、
　前記記憶装置は、メモリアレイの所定のアドレスに記憶されているデータを読出しデータとして前記メモリアレイから読み出して読出しデータ保持部に保持させるメモリ読出し部と、前記読出しデータ保持部に保持されている前記読出しデータを要求元に出力する読出しデータ出力部と、前記メモリアレイに対する書込みデータおよび前記読出しデータに基づいて前記メモリアレイの書込み対象アドレスに書込みを行うメモリ書込み部と、前記書込み対象アドレスと前記所定のアドレスとが一致する場合にのみ前記メモリ書込み部を動作させるよう制御する制御部とを備える
情報処理システム。
（７）メモリアレイの所定のアドレスに記憶されているデータを読出しデータとして前記メモリアレイから読み出して読出しデータ保持部に保持させるメモリ読出し手順と、
　前記読出しデータ保持部に保持されている前記読出しデータを要求元に出力する読出しデータ出力手順と、
　前記メモリアレイの書込み対象アドレスと前記所定のアドレスとが一致する場合にのみ前記メモリアレイに対する書込みデータおよび前記読出しデータに基づいて前記メモリアレイの前記書込み対象アドレスに書込みを行うメモリ書込み手順と
を具備する記憶制御方法。
　１００　ホストコンピュータ
　２００　メモリコントローラ
　２１０　コマンドアドレスレジスタ
　２２０　データバッファ
　２３０　ステータスレジスタ
　２４０　ＥＣＣ回路
　３００　記憶装置
　３１０　バンク
　３１１　ＮＶＭアレイ
　３１２　リードラッチ
　３１３　ライトラッチ
　３１４　比較器
　３２７　リードアドレス検出レジスタ

Claims (7)

  1. 　メモリアレイの所定のアドレスに記憶されているデータを読出しデータとして前記メモリアレイから読み出して読出しデータ保持部に保持させるメモリ読出し部と、
    　前記読出しデータ保持部に保持されている前記読出しデータを要求元に出力する読出しデータ出力部と、
    　前記メモリアレイに対する書込みデータおよび前記読出しデータに基づいて前記メモリアレイの書込み対象アドレスに書込みを行うメモリ書込み部と、
    　前記書込み対象アドレスと前記所定のアドレスとが一致する場合にのみ前記メモリ書込み部を動作させるよう制御する制御部と
    を具備する記憶装置。
  2. 　前記制御部は、前記メモリアレイからの読出しおよび書込みを同一アドレスに連続して行う旨のコマンドが発行された際に前記書込み対象アドレスと前記所定のアドレスとが一致すると判断する
    請求項１記載の記憶装置。
  3. 　前記制御部は、前記読出しデータ保持部に保持されている前記読出しデータを要求元に出力する旨のコマンドが発行された際に前記書込み対象アドレスと前記所定のアドレスとが一致すると判断する
    請求項１記載の記憶装置。
  4. 　前記制御部は、前記書込み対象アドレスについて前記読出しデータ保持部に新たなデータを保持させずに書込みを行う旨のコマンドが発行された際に前記書込み対象アドレスと前記所定のアドレスとが一致すると判断する
    請求項１記載の記憶装置。
  5. 　前記制御部は、前記書込み対象アドレスと前記所定のアドレスとの前記一致を検出するアドレス一致検出部を備えて、前記書込み対象アドレスと前記所定のアドレスとが一致するか否かを判断する
    請求項１記載の記憶装置。
  6. 　記憶装置と、前記記憶装置に対するアクセス要求を制御するメモリコントローラと、前記記憶装置に対するアクセスコマンドを前記メモリコントローラに発行するホストコンピュータとを具備する情報処理システムであって、
    　前記記憶装置は、メモリアレイの所定のアドレスに記憶されているデータを読出しデータとして前記メモリアレイから読み出して読出しデータ保持部に保持させるメモリ読出し部と、前記読出しデータ保持部に保持されている前記読出しデータを要求元に出力する読出しデータ出力部と、前記メモリアレイに対する書込みデータおよび前記読出しデータに基づいて前記メモリアレイの書込み対象アドレスに書込みを行うメモリ書込み部と、前記書込み対象アドレスと前記所定のアドレスとが一致する場合にのみ前記メモリ書込み部を動作させるよう制御する制御部とを備える
    情報処理システム。
  7. 　メモリアレイの所定のアドレスに記憶されているデータを読出しデータとして前記メモリアレイから読み出して読出しデータ保持部に保持させるメモリ読出し手順と、
    　前記読出しデータ保持部に保持されている前記読出しデータを要求元に出力する読出しデータ出力手順と、
    　前記メモリアレイの書込み対象アドレスと前記所定のアドレスとが一致する場合にのみ前記メモリアレイに対する書込みデータおよび前記読出しデータに基づいて前記メモリアレイの前記書込み対象アドレスに書込みを行うメモリ書込み手順と
    を具備する記憶制御方法。
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