KR100564577B1 - 리셋 상태에서 균일한 저항 범위를 가지는 상 변화 메모리장치 및 방법 - Google Patents

리셋 상태에서 균일한 저항 범위를 가지는 상 변화 메모리장치 및 방법 Download PDF

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Abstract

리셋 상태에서 균일한 저항 범위를 가지는 상 변화 메모리 장치 및 방법이 개시된다. 본 발명의 실시예에 따른 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법은 상 변화 메모리 셀에 데이터를 인가하는 단계, 상기 상 변화 메모리 셀에 저장된 데이터와 상기 상 변화 메모리 셀로 인가된 데이터가 동일한지 여부를 판단하는 단계, 상기 저장된 데이터와 상기 인가된 데이터가 동일하지 아니하면 상기 상 변화 메모리 셀로 소정의 크기를 가지는 보조 기입 전류를 인가하고 상기 저장된 데이터와 상기 인가된 데이터가 동일한지 여부를 다시 판단하는 단계 및 상기 저장된 데이터와 상기 인가된 데이터가 동일하면 다음 상 변화 메모리 셀로 데이터를 인가하는 단계를 구비한다. 상기 상 변화 메모리 셀로 인가되는 데이터는 리셋 데이터이다. 본 발명에 따른 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법 및 상 변화 메모리 장치는 상 변화 물질과 하부 콘택(Bottom Contact)의 접촉 면적의 크기가 상 변화 메모리 셀들 간에 차이가 있어도 모든 메모리 셀들이 리셋 상태에서 균일한 저항 범위를 가질 수 있는 장점이 있다.

Description

리셋 상태에서 균일한 저항 범위를 가지는 상 변화 메모리 장치 및 방법{Phase-change memory device capable of maintaining constant resistance range and method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 상 변화 메모리 셀 어레이와 단위 셀의 위치를 나타내는 도면이다.
도 2는 상 변화 메모리 셀의 상 변화 물질과 하부 콘택(bottom contact)의 접촉 면적을 설명하는 도면이다.
도 3은 상 변화 메모리 셀의 위치에 따른 리셋 저항 범위를 설명하는 도면이다.
도 4는 본 발명의 실시예에 따른 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법을 설명하는 플로우 차트이다.
도 5는 도 4의 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법을 구체적으로 설명하는 타이밍도이다.
도 6은 보조 기입 전류의 전류량을 설명하는 도면이다.
도 7은 본 발명의 다른 실시예에 따른 상 변화 메모리 장치를 나타내는 블록도이다.
도 8(a)는 도 7의 펄스 제어부의 블록도이다.
도 8(b)는 도 7의 펄스 제어부에서 출력되는 제 1 내지 제 n 전류 제어 신호의 파형을 설명하는 도면이다.
도 9는 도 7의 기입 드라이버를 설명하는 회로도이다.
도 10은 도 7의 기입 드라이버의 다른 실시예를 설명하는 회로도이다.
본 발명은 상 변화 메모리 장치에 관한 것으로서, 특히 리셋 상태에서 상 변화 물질이 일정한 저항 범위를 유지할 수 있는 상 변화 메모리 장치 및 리셋 상태에서 상 변화 물질이 일정한 저항 범위를 유지하도록 하는 방법에 관한 것이다.
상 변화 메모리(PRAM: Phase-change Random Access Memory)는 온도 변화에 의한 상 전이에 따라서 저항 값이 변화되는 상 변화 물질(Ge-Sb-Te : 이하 GST 라 한다.)을 이용하여 데이터를 저장하는 비휘발성 메모리 소자이다.
상 변화 메모리의 셀(Cell)의 상 변화 물질(GST)은 온도 및 가열 시간에 따라 결정화되거나 비결정화 됨으로써 데이터를 저장한다. 상 변화 물질(GST)의 상 변화를 위해서 일반적으로 900℃이상의 높은 온도가 필요하며 높은 온도는 상 변화 메모리 셀에 흐르는 전류를 이용한 주울 열(Joule Heating)에 의하여 얻게 된다.
기입 동작을 설명한다. 상 변화 물질(GST)에 전류를 흐르게 하여 상 변화 물질(GST)을 용융점(Melting Temperature)이상으로 가열한 뒤 급속히 냉각시키면 상 변화 물질(GST)이 비결정화(Amorphous) 형태로 정보 "1"를 저장한다. 이러한 상태를 리셋(Reset) 상태라고 한다.
상 변화 물질(GST)을 결정화온도(Crystallization Temperature) 이상으로 가열하여 일정 시간동안 유지한 뒤 냉각을 시키면 상 변화 물질(GST)이 결정화 형태로 정보 "0"을 저장한다. 이를 셋(Set) 상태라고 한다.
독출 동작은 비트라인과 워드라인을 선택하여 특정 메모리 셀을 선택한 후, 외부에서 전류를 흘려 상 변화 물질(GST)의 저항 상태에 따른 전압 변화의 차이로서 "1"과 "0"을 구분한다.
상 변화 물질(GST)에 데이터를 기입하는 동작은 주울 열(Joule heating)에 의해 발생되는데, 주울 열은 상 변화 물질(GST)과 하부 콘택(Bottom Contact)의 접촉면적에 비례하여 증가하거나 또는 감소한다.
그런데, 공정상의 문제 등 여러 가지 원인에 의해서 상 변화 메모리 셀 어레이 내의 메모리 셀들의 위치에 따라 상 변화 물질(GST)과 하부 콘택의 접촉 면적의 크기가 불균일하게 형성되어지는 문제가 있다.
접촉 면적의 크기가 불균일하게 형성되는 메모리 셀들은 상 변화 물질의 불완전한 비결정화가 수행되어 독출 동작 시에 리셋 상태의 저항 값이 불균일 해질 수 있으며 데이터 독출 동작시 동작 오류를 발생시킬 수 있다.
도 1은 상 변화 메모리 셀 어레이와 단위 셀의 위치를 나타내는 도면이다.
도 2는 상 변화 메모리 셀의 상 변화 물질과 하부 콘택(bottom contact)의 접촉 면적을 설명하는 도면이다.
도 2(a)는 도 1의 단위 셀(A)의 상 변화 물질(GST)과 하부 콘택을 도시한 것이고, 도 2(b)는 도 1의 단위 셀(B)의 상 변화 물질(GST)과 하부 콘택을 도시한 것이며, 도 2(c)는 도 1의 단위 셀(C)의 상 변화 물질(GST)과 하부 콘택을 도시한 것이다.
도 2를 참조하면, 제조 공정 상의 문제 등에 의하여 상 변화 물질(GST)과 하부 콘택의 접촉 면적이 단위 셀마다 달라질 수 있음을 알 수 있다.
도 2(a)의 상 변화 물질(GST)과 하부 콘택의 접촉 면적(ⅰ)이 가장 좁으며 도 2(b)의 상 변화 물질(GST)과 하부 콘택의 접촉 면적(ⅱ)은 중간이고 도 2(c)의 상 변화 물질(GST)과 하부 콘택의 접촉 면적(ⅲ)이 가장 넓다.
단위 셀의 상 변화 물질(GST)로 리셋 전류를 인가하여 상 변화 물질(GST)을 비 결정(amorphous) 상태로 만드는 경우, 상 변화 물질(GST)과 하부 콘택의 접촉 면적이 넓을수록 접촉 저항이 작아져서 상 변화 물질(GST)이 비결정(amorphous) 상태로 진행되는 것이 늦어진다.
도 3은 상 변화 메모리 셀의 위치에 따른 리셋 저항 범위를 설명하는 도면이다.
도 3에서 상 변화 물질의 셋 저항의 범위를 10~20KΩ로 가정하고, 리셋 저항의 범위를 40~50KΩ으로 가정한다. 이 경우 동일한 리셋 전류를 위치가 서로 다른 단위 셀(A, B, C)에 인가하는 경우 도 3에서 알 수 있듯이 단위 셀들마다 리셋 저항의 범위가 다름을 알 수 있다.
도 2(a) 및 도 2(b)에 대응되는 단위 셀(A,B)들의 리셋 저항 값은 평균적인 리셋 저항의 범위인 40~50KΩ 보다 높다. 그러나, 상 변화 물질(GST)과 하부 콘택의 접촉 면적(ⅲ)이 가장 넓은 도 2(c)에 대응되는 단위 셀(C)의 리셋 저항 값은 평균적인 리셋 저항의 범위인 40~50KΩ 보다 낮다.
따라서, 단위 셀(A, B)에 대한 독출 동작 시 정상적으로 단위 셀(A, B)의 상태(즉, 리셋 상태)를 센싱할 수 있으나 단위 셀(C)에 대한 독출 동작의 경우에는 정상적인 센싱 동작이 수행되지 못하고 동작 에러가 발생될 수 있는 문제가 있다.
이와 같이 제조 공정상의 문제 등으로 인하여 상 변화 메모리 셀 어레이 내부의 단위 셀들의 상 변화 물질과 하부 콘택의 접촉 면적이 서로 다를 수 있고 따라서 리셋 상태에서 단위 셀들의 상 변화 물질이 서로 다른 저항 값을 가질 수 있으며 독출 동작 시 오동작이 발생될 수 있는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 상 변화 물질과 하부 콘택의 접촉 면적의 크기가 단위 셀들 사이에 차이가 있어도 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법을 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 상 변화 물질과 하부 콘택의 접촉 면적의 크기가 단위 셀들 사이에 차이가 있어도 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 상 변화 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법은 상 변화 메모리 셀에 데 이터를 인가하는 단계, 상기 상 변화 메모리 셀에 저장된 데이터와 상기 상 변화 메모리 셀로 인가된 데이터가 동일한지 여부를 판단하는 단계, 상기 저장된 데이터와 상기 인가된 데이터가 동일하지 아니하면 상기 상 변화 메모리 셀로 소정의 크기를 가지는 보조 기입 전류를 인가하고 상기 저장된 데이터와 상기 인가된 데이터가 동일한지 여부를 다시 판단하는 단계 및 상기 저장된 데이터와 상기 인가된 데이터가 동일하면 다음 상 변화 메모리 셀로 데이터를 인가하는 단계를 구비한다.
상기 상 변화 메모리 셀로 인가되는 데이터는 리셋 데이터이다.
상기 저장된 데이터와 상기 인가된 데이터가 동일한지 여부를 판단하는 단계는 상기 인가된 데이터를 래치하는 단계, 상기 상 변화 메모리 셀에 저장된 데이터를 센싱하는 단계 및 상기 센싱 된 값과 상기 래치 된 값을 비교하는 단계를 구비한다. 상기 보조 기입 전류는 상기 상 변화 메모리 셀로 인가될 때마다 전류의 크기가 일정한 양씩 순차적으로 증가된다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 상 변화 메모리 장치는 기입 드라이버, 데이터 센싱부, 비교부 및 펄스 제어부를 구비한다.
기입 드라이버는 데이터를 수신하여 상 변화 메모리 셀로 상기 데이터를 인가하고, 제 1 내지 제 n 전류 제어 신호에 응답하여 상기 상 변화 메모리 셀로 보조 기입 전류를 인가한다.
데이터 센싱부는 상기 상 변화 메모리 셀에 저장된 데이터를 센싱 하여 상기 저장된 데이터의 논리 값을 셀 데이터 신호로서 출력한다. 비교부는 상기 셀 데이터 신호에 응답하여 상기 상 변화 메모리 셀로 인가된 데이터와 상기 상 변화 메모 리 셀에 저장된 데이터가 동일한지 여부를 판단하여 그 결과를 검출 신호로서 출력한다.
펄스 제어부는 상기 검출 신호 및 펄스 신호에 응답하여 상기 제 1 내지 제 n 전류 제어 신호를 발생한다. 상기 상 변화 메모리 장치는 상기 상 변화 메모리 셀로 인가되는 데이터를 래치 하는 래치부를 더 구비할 수 있다.
상기 펄스 제어부는 상기 검출 신호의 논리 레벨이 제 1 레벨이면 상기 펄스 신호에 응답하여 상기 제 1 내지 제 n 전류 제어 신호를 순차적으로 출력하고, 상기 검출 신호의 논리 레벨이 제 2 레벨이면 상기 제 1 내지 제 n 전류 제어 신호를 출력하지 아니한다.
상기 보조 기입 전류는 상기 제 1 내지 제 n 전류 제어 신호에 응답하여 전류의 크기가 일정한 양씩 증가된다. 상기 검출 신호는 상기 상 변화 메모리 셀로 인가된 데이터와 상기 상 변화 메모리 셀에 저장된 데이터가 동일하지 아니하면 제 1 레벨로 발생되고, 상기 상 변화 메모리 셀로 인가된 데이터와 상기 상 변화 메모리 셀에 저장된 데이터가 동일하면 제 2 레벨로 발생된다.
상기 상 변화 메모리 셀로 인가되는 데이터는 리셋 데이터이다. 상기 기입 드라이버는 상기 데이터 및 리셋 펄스에 응답하여 상기 상 변화 메모리 셀에 상기 데이터를 저장하고, 제 1 레벨을 가지는 상기 제 1 내지 제 n 전류 제어 신호를 순차적으로 수신하여 상기 보조 기입 전류의 크기를 순차적으로 증가시켜 상기 상 변화 메모리 셀로 인가한다.
상기 기입 드라이버는 제 1 전류 제어부 및 제 2 전류 제어부를 구비한다. 제 1 전류 제어부는 바이어스 전압에 응답하여 제 1 노드의 전압 레벨을 제 1 레벨로 유지하고, 상기 데이터 및 상기 리셋 펄스에 응답하여 상기 제 1 노드의 전압 레벨을 제 2 레벨로 변화시켜 상기 상 변화 메모리 셀로 상기 데이터를 인가한다.
제 2 전류 제어부는 상기 제 1 노드의 전압 레벨이 제 1 레벨이면 턴 오프 되고, 상기 제 1 노드의 전압 레벨이 제 2 레벨이면 상기 리셋 펄스의 반전 신호와 제 1 레벨을 가지는 상기 제 1 내지 제 n 전류 제어 신호에 응답하여 상기 보조 기입 전류의 크기를 순차적으로 증가시켜 출력한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법은 리셋 데이터를 상 변화 메모리 셀에 인가하는 단계, 상기 상 변화 메모리 셀에 저장된 데이터를 센싱하는 단계, 상기 센싱 된 데이터와 상기 인가된 데이터가 동일한지 판단하는 단계, 상기 센싱 된 데이터와 상기 인가된 데이터가 동일하지 아니하면 상기 센싱 된 데이터와 상기 인가된 데이터가 동일해질 때까지 보조 기입 전류를 상기 상 변화 메모리 셀로 인가하는 단계 및 상기 센싱 된 데이터와 상기 인가된 데이터가 동일하면 다음 상 변화 메모리 셀로 상기 리셋 데이터를 인가하는 단계를 구비한다.
상기 보조 기입 전류는 상기 상 변호 메모리 셀로 인가될 때마다 전류의 크기가 일정한 양씩 증가된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 기입 드라이버는 제 1 전류 제어부 및 제 2 전류 제어부를 구비한다.
제 1 전류 제어부는 데이터 및 리셋 펄스에 응답하여 상 변화 메모리 셀에 상기 데이터를 인가한다. 제 2 전류 제어부는 상기 상 변화 메모리 셀에 저장된 데이터와 상기 메모리 셀로 인가되는 데이터가 동일하지 아니하면 소정의 제 1 내지 제 n 전류 제어 신호에 응답하여 보조 기입 전류를 상기 상 변화 메모리 셀로 인가하다.
상기 제 1 전류 제어부는 바이어스 전압에 응답하여 제 1 노드의 전압 레벨을 제 1 레벨로 유지하고, 상기 데이터 및 상기 리셋 펄스에 응답하여 상기 제 1 노드의 전압 레벨을 제 2 레벨로 변화시켜 상기 상 변화 메모리 셀로 상기 데이터를 인가한다.
상기 제 1 내지 제 n 전류 제어 신호는 상기 상 변화 메모리 셀로 인가된 데이터와 상기 상 변화 메모리 셀에 저장된 데이터가 동일하지 아니하면 제 1 레벨로 발생되고, 상기 상 변화 메모리 셀로 인가된 데이터와 상기 상 변화 메모리 셀에 저장된 데이터가 동일하면 제 2 레벨로 발생된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법을 설명하는 플로우 차트이다.
본 발명의 실시예에 따른 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법(400)은 상 변화 메모리 셀의 상 변화 물질을 리셋 상태로 만들기 위한 리셋 데이터를 상 변화 메모리 셀로 인가한 후 그 상 변화 메모리 셀의 상 변화 물질이 완전히 리셋 상태로 되었는지를 검출하고 완전히 리셋 상태로 될 때까지 상 변화 물질로 전류를 인가한다.
그리고, 상 변화 물질이 완전히 리셋 상태로 된 것이 확인이 되면 다른 상 변화 메모리 셀로 데이터를 인가한다.
본 발명의 실시예에 따른 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법(400)은 먼저 상 변화 메모리 셀에 데이터를 인가한다.(410 단계) 이때 상기 상 변화 메모리 셀로 인가되는 데이터는 리셋 데이터이다.
본 발명은 상 변화 물질과 하부 콘택과의 접촉 면적의 크기와 상관없이 상 변화 물질이 안정된 리셋 상태에 있도록 하기 위한 것이기 때문이다.
상기 상 변화 메모리 셀에 저장된 데이터와 상기 상 변화 메모리 셀로 인가된 데이터가 동일한지 여부를 판단한다.(420 단계)
상기 420 단계는 상기 상 변화 메모리 셀로 인가되는 데이터를 래치하여 저장하고 상기 상 변화 메모리 셀에 저장된 데이터를 센싱하여 센싱 된 값과 상기 래치 된 값을 비교함에 의하여 수행된다.
상 변화 메모리 셀로 인가되는 데이터는 리셋 데이터이므로 "1"의 논리 값을 가진다. 인가된 리셋 데이터에 의하여 상 변화 메모리 셀에서 비 결정화가 완전히 수행되면 센싱 된 값도 또한 "1"의 논리 값을 가질 것이다.
그러나 만일 상 변화 메모리 셀의 상 변화 물질과 하부 콘택과의 접촉 면적이 넓어서 접촉 저항이 작아지면 상 변화 메모리 셀에서 비 결정화가 완전히 수행되지 못한다. 그러면 센싱 된 값은 "0"의 논리 값을 가질 것이다.
상기 저장된 데이터와 상기 인가된 데이터가 동일하지 아니하면 상기 상 변화 메모리 셀로 소정의 크기를 가지는 보조 기입 전류를 인가하고 상기 저장된 데이터와 상기 인가된 데이터가 동일한지 여부를 다시 판단한다.(430 단계)
센싱 된 값이 "0"의 논리 값을 가지면 상 변화 물질의 비 결정화가 완전히 진행되지 못한 것을 의미한다. 따라서 상 변화 메모리 셀로 보조 기입 전류를 인가한다. 그리고 다시 상 변화 메모리 셀에 저장된 데이터를 센싱하여 센싱 된 값과 인가된 데이터가 동일한지를 판단한다.
만일 센싱 된 값과 인가된 데이터가 또다시 다르다면 상 변화 메모리 셀로 보조 기입 전류를 다시 인가한다. 이 때, 인가되는 보조 기입 전류의 전류 량은 이전에 인가된 보조 기입 전류의 전류 량보다 크다.
즉, 상기 보조 기입 전류는 상 변화 메모리 셀로 한번씩 인가될 때마다 전류의 크기가 일정한 양씩 증가된다.
상기 저장된 데이터와 상기 인가된 데이터가 동일하면 다음 상 변화 메모리 셀로 데이터를 인가한다.(440 단계)
도 5는 도 4의 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법을 구체적으로 설명하는 타이밍도이다.
도 6은 보조 기입 전류의 전류량을 설명하는 도면이다.
도 5를 참조하면, 기입 인에이블 신호(Web)가 로우 레벨로 발생되면 기입 명령(Write Command)(Wcmd)이 로우 레벨로 인에이블 되고 기입 플래그(Write flag)를 하이 레벨로 발생시킨다.
기입 플래그(Write flag)에 응답하여 기입 실행 플래그(Write Execution flag)가 발생되고 기입 실행 플래그(Write Execution flag)가 하이 레벨인 동안 데이터가 상 변화 메모리 셀로 기입된다.
기입 실행 플래그(Write Execution flag)가 로우 레벨로 천이 되면, 즉 기입 동작이 끝나면 상 변화 메모리 셀에 저장된 데이터를 센싱 하는 동작이 수행된다.
즉, 기입 실행 플래그(Write Execution flag)의 하강 에지에 응답하여 센싱 및 데이터 비교 동작을 위한 검증 플래그(Verify flag)가 발생되고 검증 플래그(Verify flag)에 응답하여 검증 실행 플래그(Verify Execution flag)가 발생된다.
검증 실행 플래그(Verify Execution flag)가 하이 레벨인 동안 상 변화 메모리 셀로 인가된 데이터와 센싱 된 값의 비교 동작이 수행되고 인가된 데이터와 센싱 된 값이 동일한지 아닌지에 대한 정보가 발생된다. 그 정보에 응답하여 보조 기입 전류를 상 변화 메모리 셀로 인가할지 여부가 결정되고 기입 명령(Write Command)(Wcmd)이 하이 레벨로 발생될지 로우 레벨로 발생될지가 결정된다.
도 6을 참조하면, 상 변화 메모리 셀로 인가되는 보조 기입 전류(CWC)의 회수가 증가될수록 보조 기입 전류(CWC)의 전류량이 증가되는 것을 알 수 있다.
도 7은 본 발명의 다른 실시예에 따른 상 변화 메모리 장치를 나타내는 블록 도이다.
본 발명의 실시예에 따른 상 변화 메모리 장치(700)는 기입 드라이버(720), 데이터 센싱부(730), 비교부(740) 및 펄스 제어부(750)를 구비한다.
기입 드라이버(720)는 데이터(DATA)를 수신하여 상 변화 메모리 어레이(710) 내부의 메모리 셀로 데이터(DATA)를 인가한다. 그리고, 제 1 내지 제 n 전류 제어 신호(CCS1 ~ CCSn)에 응답하여 상 변화 메모리 셀로 보조 기입 전류(CWC)를 인가한다.
상 변화 메모리 셀로 인가되는 데이터(DATA)는 리셋 데이터이다. 기입 드라이버(720)에 대해서는 후술된다.
데이터 센싱부(730)는 상 변화 메모리 셀에 저장된 데이터(DATA)를 센싱 하여 저장된 데이터(DATA)의 논리 값을 셀 데이터 신호(CDATA)로서 출력한다. 데이터 센싱부(730)는 센스 앰프 회로일 수 있다.
상 변화 메모리 셀에 리셋 데이터에 대응되는 전류가 인가되고 상 변화 물질이 완전히 비 결정화된다면 데이터 센싱부(730)가 출력하는 셀 데이터 신호(CDATA)는 리셋 데이터와 동일한 논리 값, 즉 "1"의 논리 값을 가질 것이다.
그러나, 상 변화 메모리 셀의 상 변화 물질과 하부 콘택의 접촉 면적이 다른 상 변호 메모리 셀에 비하여 크다면 리셋 데이터가 인가된 상 변화 메모리 셀의 상 변화 물질은 완전히 비 결정화되지 못할 것이다.
그러면, 데이터 센싱부(730)가 출력하는 셀 데이터 신호(CDATA)는 리셋 데이터와 다른 논리 값, 즉 "0"의 논리 값을 가질 것이다.
비교부(740)는 셀 데이터 신호(CDATA)에 응답하여 상 변화 메모리 셀로 인가된 데이터(DATA)와 상 변화 메모리 셀에 저장된 데이터(DATA)가 동일한지 여부를 판단하여 그 결과를 검출 신호(DETS)로서 출력한다.
상 변화 메모리 장치(700)는 상 변화 메모리 셀로 인가되는 데이터(DATA)를 래치 하는 래치부(760)를 더 구비할 수 있다. 비교부(740)는 래치부(760)에 저장된 데이터(DATA)와 상 변화 메모리 셀에 저장된 데이터(DATA)가 동일한지 여부를 판단한다.
래치부(760)에 저장된 데이터(DATA)는 리셋 데이터이므로 "1"의 논리 값을 가질 것이다. 셀 데이터 신호(CDATA)가 "1"의 논리 값을 가진다면 상 변화 메모리 셀로 인가된 데이터(DATA)와 상 변화 메모리 셀에 저장된 데이터(DATA)가 동일하다는 것을 의미한다. 그러면 비교부(740)는 검출 신호(DETS)를 제 2 레벨로 출력한다.
셀 데이터 신호(CDATA)가 "0"의 논리 값을 가진다면 상 변화 메모리 셀로 인가된 데이터(DATA)와 상 변화 메모리 셀에 저장된 데이터(DATA)가 동일하지 아니하다는 것을 의미한다. 그러면 비교부(740)는 검출 신호(DETS)를 제 1 레벨로 출력한다.
여기서 제 1 레벨은 하이 레벨이고 제 2 레벨은 로우 레벨인 것으로 설명한다. 그러나 반듯이 이에 한정되는 것은 아니다.
펄스 제어부(750)는 검출 신호(DETS) 및 펄스 신호(PLS)에 응답하여 제 1 내지 제 n 전류 제어 신호(CCS1 ~ CCSn)를 발생한다. 펄스 제어부(750)는 검출 신호(DETS)의 논리 레벨이 제 1 레벨이면 펄스 신호(PLS)에 응답하여 제 1 내지 제 n 전류 제어 신호(CCS1 ~ CCSn)를 순차적으로 출력한다.
펄스 제어부(750)는 검출 신호(DETS)의 논리 레벨이 제 2 레벨이면 제 1 내지 제 n 전류 제어 신호(CCS1 ~ CCSn)를 출력하지 아니한다. 즉, 펄스 제어부(750)는 상 변화 메모리 셀로 인가된 데이터(DATA)와 상 변화 메모리 셀에 저장된 데이터(DATA)가 동일하지 아니한 경우에만 동작한다.
도 8(a)는 도 7의 펄스 제어부의 블록도이다.
도 8(b)는 도 7의 펄스 제어부에서 출력되는 제 1 내지 제 n 전류 제어 신호의 파형을 설명하는 도면이다.
검출 신호(DETS)는 펄스 제어부(750)를 턴 온 또는 턴 오프 시키는 신호이다. 검출 신호(DETS)의 논리 레벨이 제 1 레벨인 경우에 펄스 제어부(750)는 턴 온 되고 검출 신호(DETS)의 논리 레벨이 제 2 레벨인 경우에 펄스 제어부(750)는 턴 오프 된다.
펄스 제어부(750)가 턴 온 되면, 펄스 제어부(750)는 펄스 신호(PLS)에 응답하여 제 1 내지 제 n 전류 제어 신호(CCS1 ~ CCSn)를 출력한다.
처음 상 변화 메모리 셀로 데이터(DATA)를 인가하고 인가된 데이터(DATA)와 상 변화 메모리 셀에 저장된 데이터(DATA)가 서로 다른 것으로 판단된 경우, 즉 검출 신호(DETS)가 제 1 레벨로 발생되는 경우 펄스 제어부(750)는 제 1 전류 제어 신호(CCS1)를 출력한다.
제 1 전류 제어 신호(CCS1)의 파형은 도 8(b)에 도시되어 있다. 펄스 제어부(750)는 펄스 신호(PLS)를 이용하여 제 1 전류 제어 신호(CCS1)와 같은 파형을 발생한다. 기입 드라이버(720)는 제 1 전류 제어 신호(CCS1)에 응답하여 보조 기입 전류(CWC)를 데이터(DATA)가 처음 인가되었던 상 변화 메모리 셀로 인가한다.
그러면 상 변화 메모리 셀의 상 변화 물질의 주울 열이 높아지고 따라서 상 변화 물질의 비 결정화가 더욱 진행된다.
비 결정화가 더욱 진행된 상 변화 메모리 셀의 데이터(DATA)를 데이터 센싱부(730)가 다시 센싱 하고 비교부(740)는 래치부(760)에 저장된 데이터(DATA)와 새롭게 센싱된 데이터(DATA)를 비교한다.
또다시 상 변화 메모리 셀로 인가된 데이터(DATA)와 상 변화 메모리 셀에 저장된 데이터(DATA)가 서로 다른 것으로 판단되면 펄스 제어부(750)는 검출 신호(DETS)에 응답하여 제 2 전류 제어 신호(CCS2)를 출력한다.
제 2 전류 제어 신호(CCS2)의 파형은 도 8(b)에 도시되어 있다. 펄스 제어부(750)는 제 1 전류 제어 신호(CCS1)와와 제 2 전류 제어 신호(CCS2)를 기입 드라이버(720)로 동시에 인가한다. 기입 드라이버(720)는 제 1 전류 제어 신호(CCS1) 및 제 2 전류 제어 신호(CCS2)에 응답하여 보조 기입 전류(CWC)를 데이터(DATA)가 처음 인가되었던 상 변화 메모리 셀로 인가한다.
이때의 보조 기입 전류(CWC)의 전류 량은 제 1 전류 제어 신호(CCS1)에만 응답하여 상 변화 메모리 셀로 인가되는 보조 기입 전류(CWC)의 전류 량에 비하여 더 크다. 즉, 보조 기입 전류(CWC)는 제 1 내지 제 n 전류 제어 신호(CCS1 ~ CCSn)가 순차적으로 활성화될 수 록 전류 량이 일정한 양씩 증가되어 상 변화 메모리 셀로 인가된다.
보조 기입 전류(CWC)의 전류 량이 좀 더 증가하므로 상 변화 메모리 셀의 상 변화 물질의 주울 열도 더욱 높아지고 따라서 상 변화 물질의 비 결정화도 더 많이 진행될 것이다.
이와 같은 방식으로 비 결정화가 불완전하게 진행된 상 변화 메모리 셀의 비 결정화를 완전하게 하여 상 변화 메모리 셀이 리셋 상태인 경우의 리셋 저항의 범위를 균일하게 유지할 수 있다.
상 변화 메모리 셀이 완전히 비 결정화되면 셀 데이터 신호(CDATA)는 "1"의 논리 값을 가질 것이고 검출 신호(DETS)도 제 2 레벨을 가질 것이다. 그러면 다음 상 변화 메모리 셀로 데이터(DATA)를 기입한다. 기입 드라이버(720)의 구조 및 동작에 대하여 도 10을 참조하여 설명한다.
도 9는 도 7의 기입 드라이버를 설명하는 회로도이다.
기입 드라이버(720)는 데이터(DATA) 및 리셋 펄스(P_RESET)에 응답하여 상 변화 메모리 셀에 데이터(DATA)를 저장하고, 제 1 레벨을 가지는 제 1 내지 제 n 전류 제어 신호(CCS1 ~ CCSn)를 순차적으로 수신하여 보조 기입 전류(CWC)의 크기를 순차적으로 증가시켜 상 변화 메모리 셀로 인가한다.
좀 더 설명하면, 기입 드라이버(720)는 제 1 전류 제어부(CCTU1) 및 제 2 전류 제어부(CCTU2)를 구비한다.
제 1 전류 제어부(CCTU1)는 바이어스 전압(DC_BIAS)에 응답하여 제 1 노드(N1)의 전압 레벨을 제 1 레벨로 유지하고, 데이터(DATA) 및 리셋 펄스(P_RESET)에 응답하여 제 1 노드(N1)의 전압 레벨을 제 2 레벨로 변화시켜 상 변화 메모리 셀로 데이터(DATA)를 인가한다.
제 2 전류 제어부(CCTU2)는 제 1 노드(N1)의 전압 레벨이 제 1 레벨이면 턴 오프 되고, 제 1 노드(N1)의 전압 레벨이 제 2 레벨이면 리셋 펄스(P_RESET)의 반전 신호와 제 1 레벨을 가지는 제 1 내지 제 n 전류 제어 신호(CCS1 ~ CCSn)에 응답하여 보조 기입 전류(CWC)의 크기를 순차적으로 증가시켜 출력한다.
제 1 전류 제어부(CCTU1)는 제 1 내지 제 8 트랜지스터(TR1 ~ TR8) 및 인버터(INV)를 구비한다. 제 1 트랜지스터(TR1)는 전원 전압(VCC)에 제 1 단이 연결되고 제 1 노드(N1)에 게이트와 제 2 단이 연결된다.
제 2 트랜지스터(TR2)는 전원 전압(VCC)에 제 1 단이 연결되고 게이트로 리셋 펄스(P_RESET)가 인가되며 제 1 노드(N1)에 제 2 단이 연결된다. 제 3 트랜지스터(TR3)는 전원 전압(VCC)에 제 1 단이 연결되고 제 1 노드(N1)에 게이트가 연결되며 제 3 노드(N3)에 제 2 단이 연결된다.
제 4 트랜지스터(TR4) 및 제 5 트랜지스터(TR5)는 제 1 노드(N1)와 제 2 노드(N2) 사이에 직렬 연결되며 게이트로 바이어스 전압(DC_BIAS)이 인가된다. 제 6 트랜지스터(TR6) 및 제 7 트랜지스터(TR7)는 제 1 노드(N1)와 제 2 노드(N2) 사이에 직렬 연결되며 게이트로 데이터(DATA)가 인가된다.
제 8 트랜지스터(TR8)는 제 2 노드(N2)와 접지 전압(VSS) 사이에 연결되며 게이트로 리셋 펄스(P_RESET)가 인가된다. 인버터(INV)는 리셋 펄스(P_RESET)를 반전시켜 출력한다.
제 2 전류 제어부(CCTU2)는 제 1 내지 제 n 스위치 트랜지스터들(SWTR1 ~ SWTRn), 제 1 내지 제 n 제어 트랜지스터들(CTR1 ~ CTRn), 제 1 내지 제 n 프리차지 트랜지스터들(PTR1~ PTRn) 및 구동 트랜지스터(DTR)를 구비한다.
제 1 내지 제 n 스위치 트랜지스터들(SWTR1 ~ SWTRn)은 제 1 노드(N1)에 제 1 단이 연결되고 게이트에 대응되는 제 1 내지 제 n 전류 제어 신호(CCS1 ~ CCSn)가 인가된다. 제 1 내지 제 n 제어 트랜지스터들(CTR1 ~ CTRn)은 대응되는 제 1 내지 제 n 스위치 트랜지스터들(SWTR1 ~ SWTRn)의 제 2 단에 게이트가 연결되며 전원 전압(VCC)에 제 1 단이 연결되고 제 3 노드(N3)에 제 2 단이 연결된다.
제 1 내지 제 n 프리차지 트랜지스터들(PTR1~ PTRn)은 전원 전압(VCC)에 제 1 단이 연결되고 대응되는 제 1 내지 제 n 제어 트랜지스터들(CTR1 ~ CTRn)의 게이트에 제 2 단이 연결되며 대응되는 제 1 내지 제 n 전류 제어 신호(CCS1 ~ CCSn)가 게이트로 인가된다.
구동 트랜지스터(DTR)는 제 3 노드(N3)에 제 1 단이 연결되고 접지 전압(VSS)에 제 2 단이 연결되며 리셋 펄스(P_RESET)를 반전시킨 신호가 게이트로 인가된다. 제 3 노드(N3)를 통하여 보조 기입 전류(CWC)가 출력된다.
리셋 펄스(P_RESET)는 리셋 데이터가 수신되면 활성화되는 펄스이다. 본 발명에서 제 1 전류 제어부(CCTU1)로 수신되는 데이터(DATA)는 리셋 데이터이므로 리셋 펄스(P_RESET)는 데이터(DATA)가 수신되면 활성화된다.
바이어스 전압(DC_BIAS)은 제 4 트랜지스터(TR4)와 제 5 트랜지스터(TR5)를 턴 온 시킨다. 데이터(DATA)가 수신되기 전에는 리셋 펄스(P_RESET)가 로우 레벨로 발생되므로 제 2 트랜지스터(TR2)는 제 1 노드(N1)를 제 1 레벨 즉, 하이 레벨로 유지한다.
데이터(DATA)가 입력되면 제 6 트랜지스터(TR6) 및 제 7 트랜지스터(TR7)가 턴 온 되고 리셋 펄스(P_RESET)에 의해서 제 8 트랜지스터(TR8)는 턴 온 되고 제 2 트랜지스터(TR2)는 턴 오프 된다. 그러면 제 1 노드(N1)는 로우 레벨로 전환되고 제 3 트랜지스터(TR3)가 턴 온 된다.
제 3 트랜지스터(TR3)가 턴 온 되므로 제 3 노드(N3)를 통하여 하이 레벨의 데이터(DATA)가 출력된다. 출력된 데이터(DATA)는 상 변화 메모리 셀에 저장된다. 이 때 제 1 내지 제 n 전류 제어 신호(CCS1 ~ CCSn)는 로우 레벨로 유지된다.
만일 데이터 센싱부(730) 및 비교부(740)에 의해서 상 변화 메모리 셀로 인가된 데이터(DATA)와 센싱 된 값이 동일하지 아니하면 펄스 제어부(750)는 검출 신호(DETS)에 응답하여 제 1 전류 제어 신호(CCS1)를 하이 레벨로 발생시킨다.
그러면 제 1 스위치 트랜지스터(SWTR1)는 턴 온 되고 제 1 프리차지 트랜지스터(PTR1)는 턴 오프 된다. 제 1 노드(N1)가 로우 레벨이므로 제 1 노드(N1)에 게이트가 연결된 제 1 제어 트랜지스터(CTR1)는 턴 온 되어 제 3 노드(N3)를 통하여 전류를 출력한다. 이 전류가 보조 기입 전류(CWC)이다.
출력된 보조 기입 전류(CWC)는 데이터(DATA)가 인가된 상 변화 메모리 셀로 인가되어 상 변화 물질을 좀 더 비 결정화시킨다. 이와 같은 방법으로 상 변화 메모리 셀의 상 변화 물질이 완전히 비 결정화 상태로 될 때까지 제 2 내지 제 n 전류 제어 신호(CCS2 ~ CCSn)가 순차적으로 턴 온 되고 보조 기입 전류(CWC)가 상 변 화 메모리 셀로 인가된다.
도 10은 도 7의 기입 드라이버의 다른 실시예를 설명하는 회로도이다.
도 10을 참조하면, 제 1 전류 제어부(CCTU1)의 구조 및 기능은 도 9의 제 1 전류 제어부(CCTU1)와 동일하다. 그러나 도 10의 제 2 전류 제어부(CCTU2)의 구조는 도 9의 제 2 전류 제어부(CCTU2)와 다르다. 따라서 도 10의 제 2 전류 제어부(CCTU2)의 구조 및 기능을 중심으로 설명한다.
제 2 전류 제어부(CCTU2)는 제 1 내지 제 n 스위치 트랜지스터들(SWTR1 ~ SWTRn), 제 1 내지 제 n 제어 트랜지스터들(CTR1 ~ CTRn), 제 1 내지 제 n 프리차지 트랜지스터들(PTR1~ PTRn) 및 구동 트랜지스터(DTR)를 구비한다.
제 1 내지 제 n 스위치 트랜지스터들(SWTR1 ~ SWTRn)은 제 1 노드(N1)와 소정의 제 n 제어 트랜지스터(CTRn)의 게이트 사이에 직렬 연결되며 대응되는 제 1 내지 제 n 전류 제어 신호(CCS1 ~ CCSn)가 게이트로 인가된다.
제 1 내지 제 n 제어 트랜지스터들(CTR1 ~ CTRn)은 대응되는 제 1 내지 제 n 스위치 트랜지스터들(SWTR1 ~ SWTRn)의 제 2 단에 게이트가 연결되며 전원 전압(VCC)에 제 1 단이 연결되고 제 3 노드(N3)에 제 2 단이 연결된다.
제 1 내지 제 n 프리차지 트랜지스터들(PTR1~ PTRn)은 전원 전압(VCC)에 제 1 단이 연결되고 대응되는 제 1 내지 제 n 제어 트랜지스터들(CTR1 ~ CTRn)의 게이트에 제 2 단이 연결되며 대응되는 제 1 내지 제 n 전류 제어 신호(CCS1 ~ CCSn)가 게이트로 인가된다.
구동 트랜지스터(DTR)는 제 3 노드(N3)에 제 1 단이 연결되고 접지 전압(VSS)에 제 2 단이 연결되며 리셋 펄스(P_RESET)를 반전시킨 신호가 게이트로 인가된다. 제 3 노드(N3)를 통하여 보조 기입 전류(CWC)가 출력된다.
도 10의 제 2 전류 제어부(CCTU2)의 제 1 내지 제 n 스위치 트랜지스터들(SWTR1 ~ SWTRn)은 도 9의 제 2 전류 제어부(CCTU2)의 제 1 내지 제 n 스위치 트랜지스터들(SWTR1 ~ SWTRn)과 달리 제 1 노드에 직렬로 연결된다.
제 n 제어 트랜지스터(CTRn)가 턴 온 되려면 제 1 노드의 로우 레벨 신호가 제 1 내지 제 n 스위치 트랜지스터들(SWTR1 ~ SWTRn)을 모두 통과해야한다. 따라서 도 10의 제 n 제어 트랜지스터(CTRn)가 턴 온 되는데 걸리는 시간은 도 9의 제 n 제어 트랜지스터(CTRn)가 턴 온 되는데 걸리는 시간 보다 좀 더 길다.
도 10의 제 2 전류 제어부(CCTU2)의 제 1 내지 제 n 제어 트랜지스터들(CTR1 ~ CTRn)은 턴 온 되는데 도 9의 제 2 전류 제어부(CCTU2)의 제 1 내지 제 n 제어 트랜지스터들(CTR1 ~ CTRn)보다 좀 더 시간적 지연(delay)을 가진다.
도 10의 제 2 전류 제어부(CCTU2)의 동작 원리는 도 9의 제 2 전류 제어부(CCTU2)의 동작 원리와 동일하므로 상세한 설명을 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해 져야 할 것이다.
상술한 바와 같이 본 발명에 따른 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법 및 상 변화 메모리 장치는 상 변화 물질과 하부 콘택(Bottom Contact)의 접촉 면적의 크기가 상 변화 메모리 셀들 간에 차이가 있어도, 모든 메모리 셀들이 리셋 상태에서 균일한 저항 범위를 가질 수 있는 장점이 있다.

Claims (24)

  1. 상 변화 메모리 셀에 데이터를 인가하는 단계 ;
    상기 데이터 인가에 의해 상기 상 변화 메모리 셀에 저장된 데이터와 상기 상 변화 메모리 셀로 인가된 데이터가 동일한지 여부를 판단하는 단계 ;
    상기 저장된 데이터와 상기 인가된 데이터가 동일하지 아니하면 상기 상 변화 메모리 셀로 소정의 크기를 가지는 보조 기입 전류를 인가하고 상기 저장된 데이터와 상기 인가된 데이터가 동일한지 여부를 다시 판단하는 단계 ; 및
    상기 저장된 데이터와 상기 인가된 데이터가 동일하면 다음 상 변화 메모리 셀로 데이터를 인가하는 단계를 구비하는 것을 특징으로 하는 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법.
  2. 제 1항에 있어서, 상기 상 변화 메모리 셀로 인가되는 데이터는,
    리셋 데이터인 것을 특징으로 하는 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법.
  3. 제 1항에 있어서, 상기 저장된 데이터와 상기 인가된 데이터가 동일한지 여부를 판단하는 단계는,
    상기 인가된 데이터를 래치하는 단계 ;
    상기 상 변화 메모리 셀에 저장된 데이터를 센싱하는 단계 ; 및
    상기 센싱 된 값과 상기 래치 된 값을 비교하는 단계를 구비하는 것을 특징으로 하는 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법.
  4. 제 1항에 있어서, 상기 보조 기입 전류는,
    상 변화 메모리 셀로 인가될 때마다 전류의 크기가 일정한 양씩 증가되는 것을 특징으로 하는 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법.
  5. 데이터를 수신하여 상 변화 메모리 셀로 상기 데이터를 인가하고, 제 1 내지 제 n 전류 제어 신호에 응답하여 상기 상 변화 메모리 셀로 보조 기입 전류를 인가하는 기입 드라이버 ;
    상기 상 변화 메모리 셀에 저장된 데이터를 센싱하여 상기 저장된 데이터의 논리 값을 셀 데이터 신호로서 출력하는 데이터 센싱부 ;
    상기 셀 데이터 신호에 응답하여 상기 상 변화 메모리 셀로 인가된 데이터와 상기 상 변화 메모리 셀에 저장된 데이터가 동일한지 여부를 판단하여 그 결과를 검출 신호로서 출력하는 비교부 ;
    상기 검출 신호 및 펄스 신호에 응답하여 상기 제 1 내지 제 n 전류 제어 신호를 발생하는 펄스 제어부를 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 5항에 있어서,
    상기 상 변화 메모리 셀로 인가되는 데이터를 래치 하는 래치부를 더 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 5항에 있어서, 상기 펄스 제어부는,
    상기 검출 신호의 논리 레벨이 제 1 레벨이면 상기 펄스 신호에 응답하여 상기 제 1 내지 제 n 전류 제어 신호를 순차적으로 출력하고,
    상기 검출 신호의 논리 레벨이 제 2 레벨이면 상기 제 1 내지 제 n 전류 제어 신호를 출력하지 아니하는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제 5항에 있어서, 상기 보조 기입 전류는,
    상기 제 1 내지 제 n 전류 제어 신호에 응답하여 전류의 크기가 일정한 양씩 증가되는 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제 5항에 있어서, 상기 검출 신호는,
    상기 상 변화 메모리 셀로 인가된 데이터와 상기 상 변화 메모리 셀에 저장된 데이터가 동일하지 아니하면 제 1 레벨로 발생되고, 상기 상 변화 메모리 셀로 인가된 데이터와 상기 상 변화 메모리 셀에 저장된 데이터가 동일하면 제 2 레벨로 발생되는 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 5항에 있어서, 상기 상 변화 메모리 셀로 인가되는 데이터는,
    리셋 데이터인 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제 10항에 있어서, 상기 기입 드라이버는,
    상기 데이터 및 리셋 펄스에 응답하여 상기 상 변화 메모리 셀에 상기 데이터를 저장하고, 제 1 레벨을 가지는 상기 제 1 내지 제 n 전류 제어 신호를 순차적으로 수신하여 상기 보조 기입 전류의 크기를 순차적으로 증가시켜 상기 상 변화 메모리 셀로 인가하는 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 11항에 있어서, 상기 기입 드라이버는,
    바이어스 전압에 응답하여 제 1 노드의 전압 레벨을 제 1 레벨로 유지하고, 상기 데이터 및 상기 리셋 펄스에 응답하여 상기 제 1 노드의 전압 레벨을 제 2 레벨로 변화시켜 상기 상 변화 메모리 셀로 상기 데이터를 인가하는 제 1 전류 제어부 ; 및
    상기 제 1 노드의 전압 레벨이 제 1 레벨이면 턴 오프 되고, 상기 제 1 노드의 전압 레벨이 제 2 레벨이면 상기 리셋 펄스의 반전 신호와 제 1 레벨을 가지는 상기 제 1 내지 제 n 전류 제어 신호에 응답하여 상기 보조 기입 전류의 크기를 순차적으로 증가시켜 출력하는 제 2 전류 제어부를 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  13. 제 12항에 있어서, 상기 제 1 전류 제어부는,
    전원 전압에 제 1 단이 연결되고 상기 제 1 노드에 게이트와 제 2 단이 연결되는 제 1 트랜지스터 ;
    상기 전원 전압에 제 1 단이 연결되고 게이트로 상기 리셋 펄스가 인가되며 상기 제 1 노드에 제 2 단이 연결되는 제 2 트랜지스터 ;
    상기 전원 전압에 제 1 단이 연결되고 상기 제 1 노드에 게이트가 연결되며 제 3 노드에 제 2 단이 연결되는 제 3 트랜지스터 ;
    상기 제 1 노드와 제 2 노드 사이에 직렬 연결되며 게이트로 상기 바이어스 전압이 인가되는 제 4 및 제 5 트랜지스터 ;
    상기 제 1 노드와 제 2 노드 사이에 직렬 연결되며 게이트로 상기 데이터가 인가되는 제 6 및 제 7 트랜지스터 ;
    상기 제 2 노드와 접지 전압 사이에 연결되며 게이트로 상기 리셋 펄스가 인가되는 제 8 트랜지스터 ; 및
    상기 리셋 펄스를 반전시켜 출력하는 인버터를 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제 12항에 있어서, 상기 제 2 전류 제어부는,
    상기 제 1 노드에 제 1 단이 연결되고 게이트에 대응되는 상기 제 1 내지 제 n 전류 제어 신호가 인가되는 제 1 내지 제 n 스위치 트랜지스터들 ;
    대응되는 상기 제 1 내지 제 n 스위치 트랜지스터들의 제 2 단에 게이트가 연결되며 전원 전압에 제 1 단이 연결되고 제 3 노드에 제 2 단이 연결되는 제 1 내지 제 n 제어 트랜지스터들 ;
    상기 전원 전압에 제 1 단이 연결되고 대응되는 상기 제 1 내지 제 n 제어 트랜지스터들의 게이트에 제 2 단이 연결되며 대응되는 상기 제 1 내지 제 n 전류 제어 신호가 게이트로 인가되는 제 1 내지 제 n 프리차지 트랜지스터들 ; 및
    상기 제 3 노드에 제 1 단이 연결되고 접지 전압에 제 2 단이 연결되며 상기 리셋 펄스를 반전시킨 신호가 게이트로 인가되는 구동 트랜지스터를 구비하고,
    상기 제 3 노드를 통하여 상기 보조 기입 전류가 출력되는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 제 12항에 있어서, 상기 제 2 전류 제어부는,
    상기 제 1 노드와 소정의 제 n 제어 트랜지스터의 게이트 사이에 직렬 연결되며 대응되는 상기 제 1 내지 제 n 전류 제어 신호가 게이트로 인가되는 제 1 내지 제 n 스위치 트랜지스터들 ;
    대응되는 상기 제 1 내지 제 n 스위치 트랜지스터들의 제 2 단에 게이트가 연결되며 전원 전압에 제 1 단이 연결되고 제 3 노드에 제 2 단이 연결되는 제 1 내지 제 n 제어 트랜지스터들 ;
    상기 전원 전압에 제 1 단이 연결되고 대응되는 상기 제 1 내지 제 n 제어 트랜지스터들의 게이트에 제 2 단이 연결되며 대응되는 상기 제 1 내지 제 n 전류 제어 신호가 게이트로 인가되는 제 1 내지 제 n 프리차지 트랜지스터들 ; 및
    상기 제 3 노드에 제 1 단이 연결되고 접지 전압에 제 2 단이 연결되며 상기 리셋 펄스를 반전시킨 신호가 게이트로 인가되는 구동 트랜지스터를 구비하고,
    상기 제 3 노드를 통하여 상기 보조 기입 전류가 출력되는 것을 특징으로 하는 상 변화 메모리 장치.
  16. 리셋 데이터를 상 변화 메모리 셀에 인가하는 단계 ;
    상기 상 변화 메모리 셀에 저장된 데이터를 센싱하는 단계 ;
    상기 센싱 된 데이터와 상기 인가된 데이터가 동일한지 판단하는 단계 ;
    상기 센싱 된 데이터와 상기 인가된 데이터가 동일하지 아니하면 상기 센싱 된 데이터와 상기 인가된 데이터가 동일해질 때까지 보조 기입 전류를 상기 상 변화 메모리 셀로 인가하는 단계 ; 및
    상기 센싱 된 데이터와 상기 인가된 데이터가 동일하면 다음 상 변화 메모리 셀로 상기 리셋 데이터를 인가하는 단계를 구비하는 것을 특징으로 하는 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법.
  17. 제 16항에 있어서, 상기 보조 기입 전류는,
    상기 상 변화 메모리 셀로 인가될 때마다 전류의 크기가 일정한 양씩 증가되는 것을 특징으로 하는 상 변화 물질이 리셋 상태에서 균일한 저항 범위를 가지도록 하는 방법.
  18. 데이터 및 리셋 펄스에 응답하여 상 변화 메모리 셀에 상기 데이터를 인가하는 제 1 전류 제어부 ; 및
    상기 상 변화 메모리 셀에 저장된 데이터와 상기 메모리 셀로 인가되는 데이터가 동일하지 아니하면 소정의 제 1 내지 제 n 전류 제어 신호에 응답하여 보조 기입 전류를 상기 상 변화 메모리 셀로 인가하는 제 2 전류 제어부를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버.
  19. 제 18항에 있어서, 상기 제 1 전류 제어부는,
    바이어스 전압에 응답하여 제 1 노드의 전압 레벨을 제 1 레벨로 유지하고, 상기 데이터 및 상기 리셋 펄스에 응답하여 상기 제 1 노드의 전압 레벨을 제 2 레벨로 변화시켜 상기 상 변화 메모리 셀로 상기 데이터를 인가하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버.
  20. 제 19항에 있어서, 상기 제 1 전류 제어부는,
    전원 전압에 제 1 단이 연결되고 상기 제 1 노드에 게이트와 제 2 단이 연결되는 제 1 트랜지스터 ;
    상기 전원 전압에 제 1 단이 연결되고 게이트로 상기 리셋 펄스가 인가되며 상기 제 1 노드에 제 2 단이 연결되는 제 2 트랜지스터 ;
    상기 전원 전압에 제 1 단이 연결되고 상기 제 1 노드에 게이트가 연결되며 제 3 노드에 제 2 단이 연결되는 제 3 트랜지스터 ;
    상기 제 1 노드와 제 2 노드 사이에 직렬 연결되며 게이트로 상기 바이어스 전압이 인가되는 제 4 및 제 5 트랜지스터 ;
    상기 제 1 노드와 제 2 노드 사이에 직렬 연결되며 게이트로 상기 데이터가 인가되는 제 6 및 제 7 트랜지스터 ;
    상기 제 2 노드와 접지 전압 사이에 연결되며 게이트로 상기 리셋 펄스가 인가되는 제 8 트랜지스터 ; 및
    상기 리셋 펄스를 반전시켜 출력하는 인버터를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버.
  21. 제 19항에 있어서, 상기 제 2 전류 제어부는,
    상기 제 1 노드의 전압 레벨이 제 1 레벨이면 턴 오프 되고, 상기 제 1 노드의 전압 레벨이 제 2 레벨이면 상기 리셋 펄스의 반전 신호와 제 1 레벨을 가지는 상기 제 1 내지 제 n 전류 제어 신호에 응답하여 상기 보조 기입 전류의 크기를 순차적으로 증가시켜 출력하는 제 2 전류 제어부를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버.
  22. 제 21항에 있어서, 상기 제 1 내지 제 n 전류 제어 신호는,
    상기 상 변화 메모리 셀로 인가된 데이터와 상기 상 변화 메모리 셀에 저장된 데이터가 동일하지 아니하면 제 1 레벨로 발생되고, 상기 상 변화 메모리 셀로 인가된 데이터와 상기 상 변화 메모리 셀에 저장된 데이터가 동일하면 제 2 레벨로 발생되는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버.
  23. 제 21항에 있어서, 상기 제 2 전류 제어부는,
    상기 제 1 노드에 제 1 단이 연결되고 게이트에 대응되는 상기 제 1 내지 제 n 전류 제어 신호가 인가되는 제 1 내지 제 n 스위치 트랜지스터들 ;
    대응되는 상기 제 1 내지 제 n 스위치 트랜지스터들의 제 2 단에 게이트가 연결되며 전원 전압에 제 1 단이 연결되고 제 3 노드에 제 2 단이 연결되는 제 1 내지 제 n 제어 트랜지스터들 ;
    상기 전원 전압에 제 1 단이 연결되고 대응되는 상기 제 1 내지 제 n 제어 트랜지스터들의 게이트에 제 2 단이 연결되며 대응되는 상기 제 1 내지 제 n 전류 제어 신호가 게이트로 인가되는 제 1 내지 제 n 프리차지 트랜지스터들 ; 및
    상기 제 3 노드에 제 1 단이 연결되고 접지 전압에 제 2 단이 연결되며 상기 리셋 펄스를 반전시킨 신호가 게이트로 인가되는 구동 트랜지스터를 구비하고,
    상기 제 3 노드를 통하여 상기 보조 기입 전류가 출력되는 것을 특징으로 하 는 상 변화 메모리 장치의 기입 드라이버.
  24. 제 21항에 있어서, 상기 제 2 전류 제어부는,
    상기 제 1 노드와 소정의 제 n 제어 트랜지스터의 게이트 사이에 직렬 연결되며 대응되는 상기 제 1 내지 제 n 전류 제어 신호가 게이트로 인가되는 제 1 내지 제 n 스위치 트랜지스터들 ;
    대응되는 상기 제 1 내지 제 n 스위치 트랜지스터들의 제 2 단에 게이트가 연결되며 전원 전압에 제 1 단이 연결되고 제 3 노드에 제 2 단이 연결되는 제 1 내지 제 n 제어 트랜지스터들 ;
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