TWI402845B - 相變化記憶體陣列之驗證電路及方法 - Google Patents

相變化記憶體陣列之驗證電路及方法 Download PDF

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Description

相變化記憶體陣列之驗證電路及方法
本發明係有關於一種驗證電路，特別是有關於一種相變化記憶體陣列的驗證電路。
相變化記憶體(Phase Change Memory，PCM)是一種具有高速、高容量密度以及低耗能的非揮發記憶體，其中相變化記憶體中的相變化記憶單元係由相變化材料所形成，例如硫系材料(Chalcogenide)等。在熱應用的操作下，相變化材料可在結晶(crystalline)狀態以及非結晶(amorphous)狀態之間切換，其中相變化材料在結晶狀態以及非結晶狀態下具有不同的電阻值，其可分別表示不同的儲存資料。
一般而言，可藉由提供具有不同電流值的寫入電流，對相變化記憶單元進行加熱以改變其電阻值，使得資料可被儲存於相變化記憶體內。此外，對相變化記憶單元而言，亦需要提供寫入電流將相變化記憶單元轉態為重置狀態(reset state)。因此，需要一種驗證電路來驗證相變化記憶體陣列，將相變化記憶單元由非重置狀態轉態為重置狀態。
本發明提供一種驗證電路，適用於一相變化記憶體陣列。上述驗證電路包括：一感測單元，用以根據一致能信號從上述相變化記憶體陣列之一第一記憶單元感測出一第一感測電壓；一比較器，用以根據上述第一感測電壓以及一參考電壓而產生一比較信號，以便指示上述第一記憶單元是否為重置狀態；一控制單元，用以根據上述致能信號而產生一控制信號；一運算單元，用以根據上述控制信號而產生一第一信號，以便指示上述比較器是否運作；以及，一調整單元，用以提供一寫入電流至上述第一記憶單元，並根據上述控制信號調整上述寫入電流的大小直到上述比較信號指示上述第一記憶單元為重置狀態。
再者，本發明提供一種驗證方法，適用於一相變化記憶體陣列。對上述相變化記憶體陣列之一記憶單元進行讀取，以得到一感測電壓。接著，比較上述感測電壓以及一參考電壓。當上述感測電壓小於上述參考電壓時，提供一寫入電流至上述記憶單元，並逐漸增加上述寫入電流之電流量直到對應於上述寫入電流之電流量的上述感測電壓大於或等於上述參考電壓。
再者，本發明提供另一種驗證方法，適用於一相變化記憶體陣列。提供一寫入電流至上述相變化記憶體陣列之一第一記憶單元，並逐漸增加上述寫入電流之電流量直到從上述第一記憶單元所感測出之一第一感測電壓大於或等於一參考電壓。當上述第一感測電壓大於或等於上述參考電壓時，紀錄上述寫入電流之電流量以作為一參考電流 量。對上述相變化記憶體陣列之一第二記憶單元進行讀取，以得到一第二感測電壓。比較上述第二感測電壓以及上述參考電壓，以判斷上述第二記憶單元是否為重置狀態。當上述第二記憶單元為非重置狀態時，提供具有上述參考電流量之上述寫入電流至上述第二記憶單元，以轉換上述第二記憶單元為重置狀態。
為讓本發明之上述和其他特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
實施例：
第1圖係顯示根據本發明一實施例所述之驗證電路110，用以驗證相變化記憶體陣列150中的各記憶單元是否為重置(reset)狀態。驗證電路110包括感測單元112、比較器114、控制單元116、運算單元118、延遲單元124、正反器126、判斷單元128、調整單元130以及兩開關120與122。運算單元118耦接於控制單元116以及延遲單元124之間，用以接收控制信號Sctrl 以產生信號S1 ，以便指示比較器114是否運作。延遲單元124接收延遲信號S1 以產生信號S2 ，並提供信號S2 至正反器126的時脈輸入端。此外，正反器126具有耦接於開關120之資料輸入端，以及耦接於判斷單元128之資料輸出端。
當接收到判斷單元128所提供的致能信號SEN 時，感測單元112對相變化記憶體陣列150內的一記憶單元進行讀取，以感測該記憶單元的電阻值Rcell ，以便得到對應於電阻值Rcell 的感測電壓Vcell 。比較器114對感測電壓Vcell 以及參考電壓Vref 進行比較，用以提供比較信號Sc 來指示所讀取之記憶單元的狀態。例如，當感測電壓Vcell 小於參考電壓Vref 時，比較信號Sc 指示所讀取之記憶單元尚未轉態成重置狀態。而當感測電壓Vcell 大於或等於參考電壓Vref 時，比較信號Sc 指示所讀取之記憶單元已被轉態為重置狀態。
此外，判斷單元128亦可提供致能信號SEN 至控制單元116以產生控制信號Sctrl 。控制信號Sctrl 經過運算單元118可產生信號S1 來控制比較器114是否作用。接著，比較信號Sc 會控制開關120以及開關122是否導通。開關120耦接於控制單元116以及調整單元130之間，而開關122耦接於電壓VDD以及開關120之間，其中開關120以及開關122係由比較信號Sc 所控制。因此，當所讀取之記憶單元為非重置狀態時，比較信號Sc 會控制開關120以及開關122將控制信號Sctrl 調整成信號Sclk 並傳送至調整單元130以及正反器126。同時參考第1圖與第2圖，第2圖係顯示第1圖中驗證電路110的信號波形圖。控制信號Sctrl 以及信號Sclk 可視為具有不同工作週期(duty cycle)的脈衝信號。此外，調整單元130包括寫入電流產生器132以及計算單元134。計算單元134可計算信號Sclk 之脈衝數量 以產生調整信號D，其中調整信號D係由複數位元所組成。在此實施例中，調整信號D包括位元D0 、D1 、D2 及D3 。接著，寫入電流產生器132可根據調整信號D產生寫入電流Iwrite 至相變化記憶體陣列的該記憶單元，以對該記憶單元進行轉態。再者，寫入電流產生器132亦可根據調整信號D調整寫入電流Iwrite 的電流量，即寫入電流Iwrite 具有對應於調整信號D的電流量。在本發明中，調整信號D的位元數可決定寫入電流Iwrite 之電流量的解析度。
參考第2圖，在讀取週期TR 中，控制信號Sctrl 為高電壓位準。同時，感測電路112會從該記憶單元感測出感測電壓Vcell ，即驗證電路110對該記憶單元進行讀取。在週期TW 中，調整電路130會提供具有對應於調整信號D之電流量的寫入電流Iwrite 至該記憶單元，以便改變該記憶單元的電阻值。例如，在調整信號D之資料值為“0010”的期間，驗證電路110會在週期TW 之期間提供對應於“0010”之電流量的寫入電流Iwrite 至該記憶單元。接著，驗證電路110會在週期TR 之期間感測並判斷該記憶單元是否為重置狀態。若否，則驗證電路110會在下一個週期TW 之期間提供對應於“0011”之電流量的寫入電流Iwrite 至該記憶單元。因此，若該記憶單元為非重置狀態時，驗證電路110會逐漸增加寫入電流Iwrite 的電流量直到該記憶單元被轉態為重置狀態。例如，在調整信號D之資料值為“1000”的期間，驗證電路110會在週期TW 之期間提供對應於“1000”之電流量的寫入電流Iwrite 至該記憶單元。接著，驗證電路 110會在週期TR 之期間讀取該記憶單元以得到對應於“1000”之電流量的感測電壓Vcell 。由於目前所得到的感測電壓Vcell 已大於或等於參考電壓Vref ，因此比較信號Sc 會指示該記憶單元已被轉態為重置狀態。接著，正反器126會產生驗證信號Sver 至判斷單元128，以提供下一個致能信號SEN 至感測單元112，以便對另一記憶單元進行驗證。
第3A圖係顯示根據本發明一實施例所述之控制單元的電路圖。對應於四位元之調整信號D，控制單元是由16個偵測單元310、5個反或閘(NOR)320以及4個反相器330所組成。第3B圖係顯示根據本發明一實施例所述之偵測單元的電路圖。偵測單元包括兩個延遲單元340及350、兩個互斥或閘(XOR)360及370、反相器380以及正反器390。在驗證電路中，讀取週期TR 的週期時間是由延遲單元340所決定，而寫入週期TW 和讀取週期TR 的總週期時間是由延遲單元350所決定。第3C圖係顯示根據本發明一實施例所述之計算單元的電路圖。在此實施例中，計算單元為一累加器，其包括四個正反器。
第4圖係顯示根據本發明另一實施例所述之驗證電路410。相較於第1圖的驗證電路110內的調整電路130，調整電路430更包括暫存器436。如先前所描述，當比較信號Sc 指示記憶單元已被轉態為重置狀態時，正反器126會產生驗證信號Sver 至判斷單元128，以對另一記憶單元進行驗證。同時，正反器126亦會提供驗證信號Sver 至暫存器436，用以將對應於目前寫入電流之電流量的調整信號D 儲存至暫存器436內，以作為參考調整信號Dref 。接著，判斷單元128會提供下一個致能信號SEN 至暫存器436，以便將儲存在暫存器436內的參考調整信號Dref 傳送至計算單元134。接著，計算單元134將調整信號D的資料值設定成參考調整信號Dref 的資料值，使得寫入電流產生單元能提供具有對應於參考調整信號Dref 之電流量的寫入電流Iwrite 至另一記憶單元。
第5A及5B圖係顯示第4圖中驗證電路410對不同記憶單元執行驗證程序之內部信號波形圖。參考第4圖及第5A圖，首先，驗證電路410對記憶單元Cell 1進行驗證。如先前所描述，驗證電路410在調整信號D為“1000”的期間內感測到記憶單元Cell 1已被轉態為重置狀態。接著，暫存器436會根據驗證信號Sver 儲存“1000”為參考調整信號Dref 的資料值。接著，驗證電路410對記憶單元Cell 2進行驗證。暫存器436會根據對應於記憶單元Cell 2之致能信號SEN 提供參考調整信號Dref 給計算單元134，以作為調整信號D的計算初始值(initial value)。對記憶單元Cell 2而言，首先，驗證電路410對記憶單元Cell 2進行讀取。接著，當驗證電路410感測到記憶單元Cell 2為非重置狀態時，驗證電路410會提供具有對應於參考調整信號Dref 之電流量的寫入電流Iwrite 至記憶單元Cell 2，即計算單元134會提供具有資料值“1000”之調整信號D至寫入電流產生單元132以便產生寫入電流Iwrite 。接著，驗證電路410會在週期TR 之期間讀取記憶單元Cell 2以得到對應於 “1000”之電流量的感測電壓Vcell 。由於目前得到的感測電壓Vcell 已大於或等於參考電壓Vref ，則比較信號Sc 會指示記憶單元Cell 2已被轉態為重置狀態。接著，正反器126會產生驗證信號Sver 至判斷單元128，用以通知記憶單元Cell 2的驗證已完成，並進行下一記憶單元的驗證直到每個記憶單元的驗證都已完成。於是，可減少相變化記憶陣列的驗證時間。
參考第4圖及第5B圖，在完成記憶單元Cell 1的驗證之後，調整信號D的資料值“1000”被儲存至暫存器436內以作為參考調整信號Dref 的資料值。接著，當驗證電路410感測到記憶單元Cell 2為非重置狀態時，驗證電路410會提供具有對應於參考調整信號Dref 之電流量的寫入電流Iwrite 至記憶單元Cell 2。接著，驗證電路410會在週期TR 之期間讀取記憶單元Cell 2，以得到對應於“1000”之電流量的感測電壓Vcell 。當感測電壓Vcell 小於參考電壓Vref 時(即記憶單元Cell 2為非重置狀態)，驗證電路410會根據調整信號D逐漸增加寫入電流Iwrite 電流量直到記憶單元Cell 2被轉態為重置狀態，如第5B圖所顯示。在此實施例中，計算單元134會參考調整信號Dref 之資料值“1000”以作為計算初始值並根據信號Sclk 之脈衝數量來增加調整信號D的資料值。
第6圖係顯示根據本發明一實施例所述之驗證相變化記憶陣列的驗證方法。首先，在步驟S602，對相變化記憶體陣列之一記憶單元進行讀取，以得到感測電壓。接著， 將感測電壓與參考電壓進行比較，以判斷該記憶單元是否已轉態為重置狀態(步驟S604)。接著，在步驟S606，當感測電壓小於參考電壓時(即該記憶單元為非重置狀態)，提供寫入電流至該記憶單元，並逐漸增加寫入電流之電流量直到對應於寫入電流之電流量的感測電壓大於或等於參考電壓，即該記憶單元為重置狀態，則完成對該記憶單元的驗證。
第7圖係顯示根據本發明另一實施例所述之驗證相變化記憶陣列的驗證方法。首先，在步驟S702，提供寫入電流至相變化記憶體陣列之第一記憶單元，並逐漸增加寫入電流之電流量直到從第一記憶單元所感測出之第一感測電壓大於或等於一參考電壓，即第一記憶單元被轉換為重置狀態。接著，當第一記憶單元被轉換為重置狀態時，將寫入電流之電流量記錄並儲存為參考電流量(步驟S704)。接著，對相變化記憶體陣列之第二記憶單元進行讀取，以得到第二感測電壓(步驟S706)。接著，將第二感測電壓以及參考電壓進行比較，以判斷第二記憶單元是否為重置狀態(步驟S708)。當第二記憶單元為非重置狀態時，提供具有參考電流量之寫入電流至第二記憶單元，以將第二記憶單元轉態為重置狀態(步驟S710)。當對應於寫入電流之電流量的第二感測電壓小於參考電壓時，第二記憶單元為非重置狀態。因此，可逐漸增加寫入電流之電流量直到對應於寫入電流之電流量的第二感測電壓大於或等於上述參考電壓，則可將第二記憶單元轉態為重置狀態。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110‧‧‧驗證電路
112‧‧‧感測單元
114‧‧‧比較器
118‧‧‧運算單元
116‧‧‧控制單元
330、380‧‧‧反相器
120、122‧‧‧開關
124、340、350‧‧‧延遲單元
126、390‧‧‧正反器
128‧‧‧判斷單元
130‧‧‧調整單元
132‧‧‧寫入電流產生器
134‧‧‧計算單元
150‧‧‧相變化記憶體陣列
310‧‧‧偵測單元
320‧‧‧反或閘
360、370‧‧‧互斥或閘
436‧‧‧暫存器
D‧‧‧調整信號
Dref ‧‧‧參考調整信號
Iwrite ‧‧‧寫入電流
Rcell ‧‧‧電阻值
S1 、S2 、Sclk ‧‧‧信號
S602－S608、S702－S710‧‧‧步驟
Sc ‧‧‧比較信號
Sctrl ‧‧‧控制信號
Sver ‧‧‧驗證信號
SEN ‧‧‧致能信號
TR ‧‧‧讀取週期
TW ‧‧‧寫入週期
Vcell ‧‧‧感測電壓
VDD‧‧‧電壓 以及
Vref ‧‧‧參考電壓
第1圖係顯示根據本發明一實施例所述之驗證電路；第2圖係顯示第1圖中驗證電路的信號波形圖；第3A圖係顯示根據本發明一實施例所述之控制單元的電路圖；第3B圖係顯示根據本發明一實施例所述之偵測單元的電路圖；第3C圖係顯示根據本發明一實施例所述之計算單元的電路圖；第4圖係顯示根據本發明另一實施例所述之驗證電路；第5A及5B圖係顯示第4圖中驗證電路對不同記憶單元執行驗證程序之內部信號波形圖；第6圖係顯示根據本發明一實施例所述之驗證相變化記憶陣列的驗證方法；以及第7圖係顯示根據本發明另一實施例所述之驗證相變化記憶陣列的驗證方法。
110‧‧‧驗證電路
112‧‧‧感測單元
114‧‧‧比較器
116‧‧‧控制單元
118‧‧‧運算單元
120、122‧‧‧開關
124‧‧‧延遲單元
26‧‧‧正反器
128‧‧‧判斷單元
130‧‧‧調整單元
132‧‧‧寫入電流產生器
134‧‧‧計算單元
150‧‧‧相變化記憶體陣列
D‧‧‧調整信號
Iwrite ‧‧‧寫入電流
Rcell ‧‧‧電阻值
Sc ‧‧‧比較信號
Sctrl ‧‧‧控制信號
Sver ‧‧‧驗證信號
SEN ‧‧‧致能信號
S1 、S2 、Sclk ‧‧‧信號
VDD‧‧‧電壓
Vref ‧‧‧參考電壓
Vcell ‧‧‧感測電壓

Claims (17)

  1. 一種驗證電路，適用於一相變化記憶體陣列，包括：一感測單元，用以根據一致能信號從上述相變化記憶體陣列之一第一記憶單元感測出一第一感測電壓；一比較器，用以根據上述第一感測電壓以及一參考電壓而產生一比較信號，以便指示上述第一記憶單元是否為重置狀態；一控制單元，用以根據上述致能信號而產生一控制信號；一運算單元，用以根據上述控制信號而產生一第一信號，以便指示上述比較器是否運作，以及；一調整單元，用以提供一寫入電流至上述第一記憶單元，並根據上述控制信號調整上述寫入電流的大小直到上述比較信號指示上述第一記憶單元為重置狀態。
  2. 如申請專利範圍第1項所述之驗證電路，其中當上述第一感測電壓小於上述參考電壓時，上述比較信號指示上述第一記憶單元為非重置狀態，以及當上述第一感測電壓大於或等於上述參考電壓時，上述比較信號指示上述第一記憶單元為重置狀態。
  3. 如申請專利範圍第2項所述之驗證電路，其中當上述比較信號指示上述第一記憶單元為非重置狀態時，上述調整單元根據上述控制信號逐漸增加上述寫入電流的電流量。
  4. 如申請專利範圍第1項所述之驗證電路，其中上述控制信號為一脈衝信號，以及當上述控制信號為一第一電壓位準時，上述感測電路從上述第一記憶單元感測上述第一感測電壓，以及當上述控制信號為一第二電壓位準時，上述調整電路提供上述寫入電流 至上述第一記憶單元。
  5. 如申請專利範圍第4項所述之驗證電路，更包括：一第一開關，具有耦接於上述控制電路之一第一端以及耦接於上述調整電路之一第二端，其中上述第一開關係根據上述比較信號而決定是否將上述控制電路之上述控制信號傳送至上述調整電路；以及一第二開關，耦接於一特定電壓以及上述第二端之間，具有一控制端用以接收上述比較信號。
  6. 如申請專利範圍第5項所述之驗證電路，更包括：一延遲單元，用以延遲上述第一信號以產生一第二信號；一正反器，具有一資料輸入端耦接於上述第二端、一時脈輸入端用以接收上述第二信號、以及一資料輸出端用以提供一驗證信號；以及一判斷單元，用以提供上述致能信號至上述控制單元。
  7. 如申請專利範圍第6項所述之驗證電路，其中上述調整單元更包括：一計算單元，用以計算上述控制信號之脈衝數量以產生具有複數位元之一調整信號；以及一寫入電流產生器，用以產生上述寫入電流，其中上述寫入電流具有對應於上述調整信號之電流量，以及當上述比較信號指示上述第一記憶單元為重置狀態時，上述寫入電流具有一參考電流量。
  8. 如申請專利範圍第7項所述之驗證電路，其中上述調整單元更 包括：一暫存器，用以儲存上述參考電流量。
  9. 如申請專利範圍第6項所述之驗證電路，其中當上述比較信號指示上述第一記憶單元為重置狀態時，上述判斷單元根據上述驗證信號提供上述致能信號至上述感測單元，使得上述感測單元根據上述致能信號從上述相變化記憶體陣列之一第二記憶單元感測出一第二感測電壓。
  10. 如申請專利範圍第9項所述之驗證電路，其中當上述比較信號指示上述第一記憶單元為重置狀態時，上述判斷單元根據上述驗證信號提供上述致能信號至上述控制單元，使得上述控制單元根據上述致能信號而產生上述控制信號。
  11. 如申請專利範圍第10項所述之驗證電路，上述調整單元根據上述控制信號而提供具有上述參考電流量之上述寫入電流至上述第二記憶單元。
  12. 如申請專利範圍第11項所述之驗證電路，其中上述比較器根據對應於上述參考電流量之上述第二感測電壓以及上述參考電壓而產生上述比較信號，以便指示上述第二記憶單元是否為重置狀態。
  13. 如申請專利範圍第12項所述之驗證電路，其中當對應於上述參考電流量之上述第二感測電壓大於或等於上述參考電壓時，上述比較信號指示上述第二記憶單元為重置狀態，以及當對應於上述參考電流量之上述第二感測電壓小於上述參考電壓時，上述比較信號指示上述第二記憶單元為非重置狀態。
  14. 如申請專利範圍第13項所述之驗證電路，其中當上述比較信號指示上述第二記憶單元為非重置狀態時，上述調整單元係根據上述控制信號逐漸增加被提供至上述第二記憶單元之上述寫入電流的電流量，使得上述寫入電流的電流量大於上述參考電流量。
  15. 一種驗證方法，適用於一相變化記憶體陣列，包括：提供一寫入電流至上述相變化記憶體陣列之一第一記憶單元，並逐漸增加上述寫入電流之電流量直到從上述第一記憶單元所感測出之一第一感測電壓大於或等於一參考電壓；當上述第一感測電壓大於或等於上述參考電壓時，紀錄上述寫入電流之電流量以作為一參考電流量；對上述相變化記憶體陣列之一第二記憶單元進行讀取，以得到一第二感測電壓；比較上述第二感測電壓以及上述參考電壓，以判斷上述第二記憶單元是否為重置狀態；當上述第二記憶單元為非重置狀態時，提供具有上述參考電流量之上述寫入電流至上述第二記憶單元，以轉換上述第二記憶單元為重置狀態。
  16. 如申請專利範圍第15項所述之驗證方法，更包括：當對應於上述參考電流量的上述第二感測電壓小於上述參考電壓時，逐漸增加上述寫入電流之電流量直到對應於上述寫入電流之電流量的上述第二感測電壓大於或等於上述參考電壓。
  17. 如申請專利範圍第16項所述之驗證方法，其中當對應於上述寫入電流之電流量的上述第二感測電壓大於或等於上述參考電壓 時，上述第二記憶單元為重置狀態，以及當對應於上述寫入電流之電流量的上述第二感測電壓小於上述參考電壓時，上述第二記憶單元為非重置狀態。
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