CN100573950C - 相变存储装置及其制造方法 - Google Patents

Abstract

一种相变存储装置，包括：基板，其包括叠层结构，上述叠层结构包括多个绝缘层和多个导电层，其中任两层相邻的上述导电层被上述多个绝缘层的其中之一隔开；第一电极结构，形成于上述叠层结构上，且上述第一电极结构具有第一侧壁和第二侧壁；多个加热电极，设置于多个上述导电层上，且邻接于上述第一电极结构的上述第一侧壁和上述第二侧壁；以及一对相变材料间隙壁，设置于上述第一电极结构的上述第一侧壁和上述第二侧壁上，且覆盖于上述多个加热电极上。

Description

相变存储装置及其制造方法

技术领域

本发明涉及一种相变存储装置，特别涉及一种高存储密度的相变存储装置。

背景技术

相变存储(phase change memory，PCM)为64MB以下的下一代独立(stand-alone)非挥发性存储器的重要候选元件，该元件结构如何能够产生最佳的元件电热特性将是决定相变存储能否取代闪存(flash memory)成为主流的重要研发方向。然而如何能够利用相同的存储半导体制造技术产生存储密度更高的非挥发性存储器是重要的发展方向。

如图1a所示，美国INTEL公司的专利(US 6,501,111)以杯型加热电极(Cup-Shaped Bottom Electrode)206为主体所实现的立体相变存储装置(three-dimensional PCM，3D-PCM)212，已将相变材料207与下电极的接触面积缩小成杯型加热电极206的宽度与相变材料207的接触面积，以提高存储密度。然而，上述的立体相变存储架构，在单位存储面积微小化时会遇到瓶颈，较不适合微距分辨率小于0.1μm以下的半导体光刻工艺。如图1b所示，美国STM公司的专利(EP 1339111)，利用相变材料镀膜填入纳米尺寸接触孔57或STM公司所称的微型沟槽(minitrench)58内，缩小相变材料与杯型加热电极22的接触面积58，以达到提高存储密度的需求。然而会有孔洞尺寸太小时填不满最底部或出现两边侧壁薄膜顶端接合时出现填不满的缝隙(Seam)的问题。

因此需要一种相变存储装置，以符合提高存储密度的需求，且不受光刻工艺分辨率的限制。

发明内容

为实现本发明的上述目的，本发明提供一种相变存储装置，包括：基板，其包括叠层结构，上述叠层结构包括多个绝缘层和多个导电层，其中任两层相邻的上述导电层被上述多个绝缘层的其中之一隔开；第一电极结构，形成于上述叠层结构上，且上述第一电极结构具有第一侧壁和第二侧壁；多个加热电极，设置于多个上述导电层上，且邻接于上述第一电极结构的上述第一侧壁和上述第二侧壁；以及一对相变材料间隙壁，设置于上述第一电极结构的上述第一侧壁和上述第二侧壁上，且覆盖于上述多个加热电极上。

为实现本发明的另一目的，本发明提供一种相变存储装置的制造方法，包括：提供基板，其包括叠层结构，上述叠层结构包括多个绝缘层和多个导电层，任两层相邻的上述导电层被上述多个绝缘层的其中之一隔开；于上述叠层结构上形成第一电极结构，且上述第一电极结构具有第一侧壁和第二侧壁；于上述多个导电层上形成多个加热电极，上述多个加热电极邻接于上述第一电极结构的上述第一侧壁和上述第二侧壁；于上述第一电极结构的上述第一侧壁和上述第二侧壁上形成一对相变材料间隙壁，且覆盖于上述多个加热电极上。

附图说明

图1a、1b为现有的相变存储装置。

图2a、3a、4a、5a、6a、7a、8a、9a、10a、11a和12a为本发明优选实施例的相变存储装置100的工艺上视图。

图2b、3b、4b、5b、6b、7b和10b分别为沿图2a、3a、4a、5a、6a、7a和10a的A-A’切线的工艺剖面图。

图7c、8b、9b、10c、11b和12b为沿图7a、8a、9a、10a、11a和12a的B-B’切线的工艺剖面图。

图13-16为本发明另一实施例的相变存储装置的工艺剖面图。

图17为本发明实施例的相变存储装置矩阵的电路示意图。

简单符号说明

100、100L、100C、100R～相变存储装置；

300～基板；

302、304、316～绝缘层；

306、306L、306C、306R、318～导电层；

310、310a～叠层结构；

312、322～光致抗蚀剂；

314～第一沟槽；

318、318L、318C、318R～导电层；

320、330～氮化硅层；

321～第一电极准结构；

324、326、328～掺杂区；

332～热氧化物；

336～第一电极结构；

338～加热电极；

340～金属氮硅化物层；

344、344LL、344LR、344CL、344CR、344RL、344RR～相变材料间隙壁；

350～第二沟槽；

360～第三侧壁；

362～第四侧壁；

364～第一侧壁；

366～第二侧壁；

368～第五侧壁；

370～第六侧壁；

380L、380C、380R～pn结；

382L、382C、382R～p型-n型-p型双载子结晶体管。

具体实施方式

以下利用工艺剖面图，以更详细地说明本发明优选实施例的相变存储装置及其制造方法，图2a、3a、4a、5a、6a、7a、8a、9a、10a、11a和12a为本发明优选实施例的相变存储装置100的工艺上视图，为方便起见，工艺上视图同时显示两个相变存储单元。图2b、3b、4b、5b、6b、7b-7c、8b、9b、10b-10c、11b和12b分别显示本发明优选实施例的相变存储装置100的工艺剖面图/前视图，其中图2b、3b、4b、5b、6b、7b和10b分别沿图2a、3a、4a、5a、6a、7a和10a的相变存储装置100的A-A’切线的工艺剖面图，而图7c、8b、9b、10c、11b和12b为沿图7a、8a、9a、10a、11a和12a的相变存储装置100的B-B’切线的工艺剖面图。在本发明各实施例中，相同的符号表示相同的元件。

请参考图2a，其显示本发明优选实施例的相变存储装置100的工艺上视图；请参考图2b，其显示本发明优选实施例的相变存储装置100的工艺剖面图。提供基板300，基板300为硅基板。在其它实施例中，可利用锗化硅(SiGe)、块状半导体(bulk semiconductor)、应变半导体(strained semiconductor)、化合物半导体(compound semiconductor)、绝缘层上覆硅(silicon on insulator，SOI)，或其它常用的半导体基板。接着，可利用例如热氧化法(thermal oxidation)于基板300上形成例如为氧化硅(SiO₂)的绝缘层302，绝缘层302也可为氮化硅(SiN_X)。然后，可利用化学气相沉积法(chemical vapor deposition，CVD)等现有的薄膜沉积方式于基板300上重复形成多个绝缘层304和多个导电层306，以形成叠层结构310。在本发明实施例中，叠层结构310的绝缘层304和导电层306的层数分别大于一层，优选大于两层，更优选大于四层。绝缘层304的厚度范围介于10nm至300nm，优选为20nm。导电层306的厚度范围介于10nm至300nm，优选为20nm。其中叠层结构310的任两层相邻的导电层306被其中一层绝缘层304隔开，而叠层结构310的最上层为绝缘层304。绝缘层304可为氧化硅，而导电层306可包括多晶硅(polysilicon)，优选为掺杂p型杂质的多晶硅，其中p型杂质可包括硼(B)或二氟化硼(BF₂)。在其它实施例中，导电层306可包括非晶硅(amorphous silicon)。在其它实施例中，导电层306可包括单晶硅(single crystal silicon)。这是发生在多晶硅或非晶硅经高温退火(annealing)完整时形成单晶硅薄膜所得到。

请参考图3a和3b，其显示图案化光致抗蚀剂312的形成。接着，请参考图4a和4b，利用图案化光致抗蚀剂312为屏蔽，蚀刻叠层结构310的绝缘层304和导电层306，直到绝缘层302，以于叠层结构310中形成V型的第一沟槽314，其中V型的第一沟槽314具有第三侧壁360和第四侧壁362，第三侧壁360与该基板300具有夹角θ₃，第四侧壁362与基板300具有夹角θ₄。在本发明实施例中，夹角θ₃和θ₄为大于0°且小于90°，优选为大于30°且小于60°，更优选为大于40°且小于50°。夹角θ₃和θ₄可以相等，也可以不相等。可适当地控制蚀刻工艺的条件，例如控制蚀刻偏压(etchingbias)等方式以非垂直性蚀刻(non-verticai etching)方式蚀刻叠层结构310，以适当地控制夹角θ₃和θ₄。另外，也可利用其它的方式形成V型的第一沟槽314，例如可利用光致抗蚀剂热回流(PR thermal reflow)方式，使原来的图案化光致抗蚀剂312形成微透镜状(micro-lens)的光致抗蚀剂，其中任两相邻的图案化光致抗蚀剂312的表面大体上为V型，然后再进行各向异性蚀刻步骤，以形成V型的第一沟槽314。

请参考图5a和5b，其显示第一电极准结构321的形成。利用化学气相沉积(chemical mechanical deposition，CVD)等现有的薄膜沉积方式，依次形成绝缘层316、导电层318和氮化硅层320于叠层结构310上，并且填入沟槽314。接着，利用图案化光致抗蚀剂(图未显示)覆盖于沟槽314的形成位置上，再进行各向异性蚀刻步骤，移除未被光致抗蚀剂覆盖的绝缘层316、导电层318和氮化硅层320。然后，移除图案化光致抗蚀剂，以形成第一电极准结构321。其中第一电极准结构321具有第一侧壁364和第二侧壁366。第一电极准结构321的绝缘层316可为氧化硅，而导电层318可包括多晶硅(polysilicon)，优选为掺杂n型杂质的多晶硅，其中n型杂质可包括磷(P)或砷(As)。在其它实施例中，导电层318可包括非晶硅(amorphous silicon)。

接着，请参考图6a和6b，形成图案化光致抗蚀剂322，其覆盖一半的第一电极准结构321以及部分的叠层结构310，且露出另一半的第一电极准结构321以及部分的叠层结构310。接着，请参考图7a、7b和7c，利用图案化光致抗蚀剂322和氮化硅层320作为屏蔽，进行包含第一和第二掺杂步骤杂质掺杂工艺，其中第一掺杂步骤是掺杂例如磷(P)或砷(As)的n型杂质，以于导电层306中形成掺杂区326；而第二掺杂步骤是掺杂例如硼(B)或二氟化硼(BF₂)的p型杂质，以于导电层306中形成掺杂区324，其中适当地控制第一掺杂步骤和第二掺杂步骤的工艺条件(例如掺杂能量)，以改变掺杂杂质的投射范围(projected range，Rp)，使p型掺杂区324(Rp＝100nm)具有较n型掺杂区326(Rp＝200nm)浅的掺杂深度。导电层306中的n型掺杂区326和p型掺杂区324形成深度较浅的pn结(pn junction)，而n型掺杂区326在掺杂p型杂质的导电层306中形成深度较深的pn结，以形成p型-n型-p型双载子结晶体管(PNP bipolar junction transistor，PNP BJT)，其邻接第一电极准结构321的第二侧壁366。最后，移除图案化光致抗蚀剂，再进行全面性掺杂(blanket implant)步骤，掺杂例如磷(P)的n型杂质于导电层306中，以形成掺杂区328。掺杂区328邻接第一电极准结构321的第一侧壁364和第二侧壁366，且掺杂区328具有较掺杂区324深的掺杂深度(Rp＝200nm)。

接着，请参考图8a和8b，其显示氮化硅间隙壁330的形成。利用化学气相沉积(CVD)等现有的薄膜沉积方式，全面性地覆盖氮化硅层，其厚度范围介于30nm至50nm，优选为40nm。(此厚度是搭配本发明的20nmx20nm相变接触面积实施例所设定，若设计者使用其它相变接触面积则此厚度将有对应的调整)。接着，进行各向异性蚀刻步骤，移除部分氮化硅层，以于第一电极准结构321的第一侧壁364和第二侧壁366上形成多个氮化硅间隙壁330。

接着，请参考图9a和9b，其显示热氧化物332的形成。利用炉管或快速热处理器(rapid thermal processor，RTP)进行热氧化步骤。接着，可利用热退火法(thermal annealing)、快速退火法(flash annealing)、激光退火法(laserannealing)或其它类似的步骤执行退火工艺，将未被第一电极准结构321和氮化硅间隙壁330覆盖的导电层306氧化，以形成多个热氧化物332。热氧化物332用以作为任两个第一电极准结构321的电隔绝物，其厚度约为20nm。

接着，请参考图10a、10b和10c，利用干式或湿式蚀刻工艺，以选择性地移除氮化硅层320和氮化硅间隙壁330，以形成第一电极结构336。第一电极结构336包括绝缘层316和导电层318，其中导电层318可视为上电极318。

接着，请参考图11a和11b，其显示加热电极338和金属氮硅化物层340的形成。加热电极338和金属氮硅化物层340利用金属硅化工艺(silicidationprocess)形成。金属硅化工艺包括全面性地沉积包括钴(cobalt，Co)、钽(tantalum，Ta)、镍(nickel，Ni)、钛(titanium，Ti)、钨(tungsten，W)或其它耐火金属的薄金属层(图未显示)。在优选实施例中，可利用例如物理气相沉积法(physical vapor deposition，PVD)、溅射法(sputtering)、低压化学气相沉积法(low pressure CVD，LPCVD)和原子层化学气相沉积法(atomic layer CVD，ALD)或无电镀膜法(electroless plating)等方式形成薄金属层。接着进行退火工艺(anneal process)，此时部分的薄金属层会与导电层306和导电层318反应形成例如钴硅化物(Co-salicide，CoSi_X)、钽硅化物(Ta-salicide，TaSi_X)、镍硅化物(Ni-salicide，NiSi_X)、钛硅化物(Ti-salicide，TiSi_X)、钨硅化物(W-salicide，WSi_X)或其它耐火金属硅化物的金属硅化物(metal salicide)。可利用热退火法(thermal annealing)、快速退火法(flash annealing)、激光退火法(laser annealing)或其它类似的步骤执行退火工艺。退火工艺优选于400℃或高于400℃的温度下进行。然后，利用湿蚀刻方式，移除未与导电层306和导电层318反应形成金属硅化物的金属层。最后，选择性的(Optional)对前述金属硅化物表面部分厚度进行氮化工艺(nitridation process)，将位于导电层306和导电层318上的金属硅化物表面或整层氮化，以于导电层306上形成加热电极338，以及于导电层318上形成金属氮硅化物层(nitrided metal silicide layer)340。加热电极338和金属氮硅化物层340包括钴氮硅化物(CoSi_XN_Y)、钽氮硅化物(TaSi_XN_Y)、镍氮硅化物(NiSi_XN_Y)、钛氮硅化物(TiSi_XN_Y)、钨氮硅化物(WSi_XN_Y)或其它耐火金属氮硅化物，其具有较金属硅化物高的热支撑性而不被高温相变过程熔解。是对于相变材料而言较为稳定的加热电极(heating electrode)。加热电极338邻接于第一电极结构336的第一侧壁364和第二侧壁366，金属氮硅化物层340和加热电极338被绝缘层316隔开。值得注意的是，氮化硅间隙壁330和热氧化物332的厚度决定加热电极338的尺寸。另外，也可于形成加热电极338和金属氮硅化物层340之前，进行修整(trim)蚀刻步骤，此为选择性的步骤，修整蚀刻步骤是将部分的导电层318移除，使后续形成的金属氮硅化物层340的边缘对准于绝缘层316的边缘。

请参考图12a和12b，其显示相变材料间隙壁344的形成。可利用例如物理气相沉积法(physical vapor deposition，PVD)、热蒸镀法(thermalevaporation)、脉冲激光蒸镀(pulsed laser deposition)或有机金属化学气相沉积法(metal organic chemical vapor deposition，MOCVD)等方式，全面性地覆盖相变材料薄膜(phase change film，PC film)。相变材料薄膜可包括二元、三元或四元硫属化合物(chalcogenide)，例如锑化镓(GaSb)、碲化锗(GeTe)、锗-锑-碲合金(Ge-Sb-Te，GST)、银-铟-锑-碲合金(Ag-In-Sb-Te)或其组合。然后进行各向异性蚀刻步骤，以于第一电极结构336的第一侧壁364和第二侧壁366上形成相变材料间隙壁344，以形成相变存储装置100。

相变材料间隙壁344连接至加热电极338和金属氮硅化物层340。在本发明实施例中，每一个相变材料间隙壁344连接八个加热电极338，其中每一个加热电极338与导电层(上电极)318形成一个相变存储位(bit)，所以每一个相变存储装置100具有16个位(bit)，为多重位的相变存储装置100。相变存储装置100的存储位数由叠层结构310中导电层306的数目决定，可适当地控制叠层结构310中，绝缘层304和导电层306的厚度及层数，以达到多重位的需求。

请参考图13至16，其显示另一实施例中，叠层结构310a的形成。如图13所示，提供基板300。接着，请参考图14，利用图案化光致抗蚀剂(图未显示)为屏蔽，蚀刻基板300以形成第二沟槽350，第二沟槽350具有第五侧壁368和第六侧壁370，第五侧壁368与基板300具有夹角θ₅，第六侧壁370与基板300具有夹角θ₆。在本发明实施例中，夹角θ₅和θ₆为大于0°且小于90°，优选为大于30°且小于60°，更优选为大于40°且小于50°。θ₅和θ₆可以相等，也可以不相等。也可利用形成上述第一沟槽314的方式形成第二沟槽350。

请参考图15，可利用例如化学气相沉积法(CVD)等现有的薄膜沉积方式，在第二沟槽350中顺应性重复形成多个绝缘层304和多个导电层306。在本发明实施例中，叠层结构310的绝缘层304和导电层306的层数分别大于一层，优选大于两层，更优选大于四层。且任两层相邻的导电层306被其中一层绝缘层304隔开。绝缘层304可为氧化硅，而导电层306可包括多晶硅(polysilicon)，最好为掺杂p型杂质的多晶硅，其中p型杂质可包括硼(B)或二氟化硼(BF₂)。在其它实施例中，导电层306可包括非晶硅(amorphoussilicon)。

接着，请参考图16，进行平坦化工艺，以形成叠层结构310a。利用化学机械研磨(chemical mechanical polishing，CMP)工艺移除过量的绝缘层304和导电层306，以平坦化其表面，以形成叠层结构310a。另外可利用例如回蚀刻(etch back)工艺等其它适当的工艺来进行平坦化工艺。如图16所示，叠层结构310a的绝缘层304和导电层306为以垂直堆栈方式嵌入该第二沟槽350中，且叠层结构310a大体上与基板300共平面。后续工艺与图5a、5b至12a、12b相同的部分，则可参考前面的叙述，在此不重复叙述。

本发明另一实施例的叠层结构310a，其表面大体上为平面。所以于后续工艺形成的加热电极338，其面积主要由导电层306的膜厚所控制。而相变存储装置100的存储位数由叠层结构310a中导电层306的数目决定。

本发明实施例提供一种相变存储装置100，包括基板300，其包括叠层结构310，上述叠层结构310包括多个绝缘层304和多个导电层306，其中任两层相邻的上述导电层306被上述多个绝缘层304的其中之一隔开；第一电极结构336，形成于上述叠层结构310上，且上述第一电极结构336具有第一侧壁364和第二侧壁366；多个加热电极338，设置于多个上述导电层306上，且邻接于上述第一电极结构336的上述第一侧壁364和上述第二侧壁366；以及一对相变材料间隙壁344，设置于上述第一电极结构336的上述第一侧壁364和上述第二侧壁366上，且覆盖于上述多个加热电极上。

请参考图17，其显示本发明实施例的相变存储装置矩阵的电路示意图。如图17所示的相变存储装置矩阵，包括三个串联的相变存储装置100L、100C和100R。其分别包括相变材料间隙壁344LL、344LR、344CL、344CR、344RL、344RL，pn结380L、380C和380R(由图12b中的p型导电层306和n型掺杂区328形成)，和p型-n型-p型双载子结晶体管(PNP BJT)382L、382C和382R(由图12b中的p型导电层306、n型掺杂区328、n型掺杂区326和p型掺杂区324形成)。如欲写入(write)相变存储装置100C的相变材料间隙壁344CL和344CR，可先进行第一写入步骤，于导电层306C外加0V的电压，上电极318C外加-2V至-6V的电压，同时其它未选择的相变存储装置100L和100R，其导电层306L、306R和上电极318L、318R的外加电压皆为0V，以于pn结380和PNP BJT 382造成顺向偏压(forward bias)，使电流I_CL流经相变材料间隙壁344CL，改变相变材料间隙壁344CL的状态。接着，再进行第二写入步骤，于上电极318C外加0V的电压，上电极318R外加-2V至-6V的电压，此时其它未选择的导电层306L、306C、306R和上电极318L的外加电压皆为0V，以于p型-n型-p型双载子结晶体管382C造成顺向偏压，使电流I_CR流经相变材料间隙壁344CR和344RL，改变相变材料间隙壁344CR和344RL的状态。最后再进行重写(rewrite)步骤，可于导电层306R外加0V的电压、上电极318R外加-2V至-6V的电压，此时其它未选择的导电层306L、306C和上电极318L、318C的外加电压皆为0V，以于pn结380R造成顺向偏压(forward bias)，使电流I_RL流经相变材料间隙壁344CL，使相变材料间隙壁344CL回复到原始未写入的状态。

本发明实施例的相变存储装置100主要的优点为：(1)相变材料间隙壁344与加热电极338的实际接触面积由加热电极338的面积所控制，而加热电极338的面积仅受到氮化硅间隙壁330薄膜厚度工艺及后续氮化硅化(Nitrided Silicide)工艺的控制，比现有技术利用光刻工艺形成的加热电极产生的面积更小，控制更为精确。较ST Microelectronics(简称STM)公司的专利(EP1339111)具备实现更小接触面积的能力。(2)本发明实施例的相变存储装置100利用V型的立体(3-dimension，3D)斜面设计相变存储接触孔结构，由上视图(Top View)的投影可以发现本发明的相变存储装置可以利用关键尺寸(critical dimension，CD)分辨率较低的光刻工艺(例如0.11μm以上的较差微距分辨率光刻工艺)来实现超高微距分辨率光刻工艺(例如 ArF 65-32nm CDResolution)。这可以在本发明实施例的叠层结构310的绝缘层304和导电层306厚度降至20nm时实施。(3)本发明实施例的相变存储装置100工艺所需的光掩模数目仅三道，可大为降低制造成本。整体工艺的步骤数(Steps)也仅为24。远低于其它现有相变存储装置的工艺的步骤数。(4)本发明实施例的相变存储装置100利用加热电极338定义接触面积。在形成相变材料间隙壁344后，其不但同时完成与加热电极338和上电极318接触，且定义出相变存储装置100。可以改善现有的相变存储装置中，相变材料与上电极接触孔对准歪掉所产生的电流流向问题。另外，相变材料间隙壁344厚度因为不是决定接触面积的主要因素，所以并不构成必须精准的膜厚控制需求。(5)本发明实施例的相变存储装置100也不会像STM公司专利(EP1339111)因使用杯型加热电极(Cup-Shaped Bottom Electrode)的单一接触孔面积式样而导致浪费杯型加热电极未作为接触孔的其它多个边缘。这会浪费许多面积，对于提搞非挥发性存储单位面积位密度(NVM Area Bit Density)并无助益。(6)本发明实施例的相变存储装置100在定义相变材料间隙壁344与加热电极338接触面积的工艺流程中，完全不会出现现有技术中，要求相变材料镀膜填入纳米尺寸接触孔或STM公司专利所称的微型沟槽(minitrench)内，这会有孔洞尺寸太小时填不满最底部或出现两边侧壁薄膜顶端接合时出现填不满的缝隙(seam)的问题。本发明实施例的相变材料间隙壁344是填入尺寸约为0.11μm(或微距分辨率较差的光刻工艺。以本发明实施例的20nmx20nm相变接触面积而言，两对面40nm厚氮化硅或相变间隙壁及热氧化层上视图绝缘宽度至少30nm计算得到。)的沟槽中，填洞能力仅需一般物理气相沉积的机器(如AMAT公司制造的Endura IMP PVD for 8”Wafer)即可实现。(7)本发明实施例的相变存储装置100最重要的优点是，经由沉积和蚀刻工艺形成的相变材料间隙壁344，在薄膜边缘(film edge)所残留的金属基聚合物(metal-based polymer residual)并不会与加热电极338直接接触，利用蚀刻形成相变材料间隙壁344时定义接触面积的加热电极338也不会被蚀刻气体反应(attack)。这使得相变存储装置操作时，不会受到相变材料间隙壁344及加热电极338蚀刻残留物的干扰而导致元件可靠度(device reliability)或生命周期(lifetime)出问题。(8)本发明实施例的相变存储装置100针对pn结(p/njunction)的制作还有两个优点。一是可以使用高温(约为600-650℃)的多晶硅(polysilicon)工艺而非较低温的非晶硅(amorphous Si)工艺。因为如INTEL3D-PCM的现有技术，于相变材料镀膜后还有pn结工艺。相变材料超过400℃经验已知会分解。故而现有技术不适用于多晶硅(polysilicon)高温工艺。然而，相变存储装置要求高电流密度(current density)但小电流(current)。且非晶硅所能耐受的电流密度较多晶硅或单晶硅差。再者，本发明实施例的的相变材料间隙壁344是于所有高温工艺后才镀膜完成，材料可保持稳定，有利元件稳定性。且本发明实施例所有pn结工艺均于同一步骤中同时完成而不会循环相同步骤产生，工艺简化许多。

虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，可对其进行更动与修改，因此本发明的保护范围以所附权利要求所界定者为准。

Claims (30)

1.一种相变存储装置，包括：

基板，其包括叠层结构，该叠层结构包括多个绝缘层和多个导电层，其中任两层相邻的该导电层被该多个绝缘层的其中之一隔开；

第一电极结构，形成于该叠层结构上，且该第一电极结构具有第一侧壁和第二侧壁；

多个加热电极，设置于多个该导电层上，且邻接于该第一电极结构的该第一侧壁和该第二侧壁；以及

一对相变材料间隙壁，设置于该第一电极结构的该第一侧壁和该第二侧壁上，且覆盖于该多个加热电极上。

2.如权利要求1所述的相变存储装置，其中该叠层结构的该绝缘层和该导电层以水平堆栈方式形成。

3.如权利要求2所述的相变存储装置，其中还包括：

第一沟槽，形成于该叠层结构中，且暴露出该叠层结构的该绝缘层和该导电层。

4.如权利要求3所述的相变存储装置，其中该第一沟槽具有第三侧壁和第四侧壁，该第三侧壁与该基板的夹角θ₃大于15°且小于75°，该第四侧壁与该基板的夹角θ₄大于15°且小于75°。

5.如权利要求4所述的相变存储装置，其中夹角θ₃等于夹角θ₄。

6.如权利要求4所述的相变存储装置，其中夹角θ₃不等于夹角θ₄。

7.如权利要求1所述的相变存储装置，其中该基板还包括第二沟槽，该叠层结构的该多个绝缘层和该多个导电层以垂直堆栈方式嵌入该第二沟槽中，且该叠层结构大体上与该基板共平面。

8.如权利要求7所述的相变存储装置，其中该第二沟槽具有第五侧壁和第六侧壁，该第五侧壁与与该基板的夹角θ₅大于30°且小于90°，该第六侧壁与该基板的夹角θ₆大于30°且小于90°。

9.如权利要求8所述的相变存储装置，其中θ₅等于θ₆。

10.如权利要求8所述的相变存储装置，其中θ₅不等于θ₆。

11.如权利要求1所述的相变存储装置，其中该导电层为p型掺杂多晶硅层。

12.如权利要求1所述的相变存储装置，其中该第一电极结构为复合层，其包括氧化硅层、多晶硅层及金属硅化物层。

13.如权利要求12所述的相变存储装置，其中该金属硅化物层包括金属氮硅化物。

14.如权利要求12所述的相变存储装置，其中该多晶硅层为n型或p型掺杂多晶硅层。

15.如权利要求12所述的相变存储装置，其中该多晶硅层和该加热电极被该氧化硅层隔开。

16.如权利要求1所述的相变存储装置，其中该加热电极包含金属硅化物、金属氮硅化物或其组合。

17.如权利要求1所述的相变存储装置，其中还包括：

利用掺杂杂质方式形成的双载子结，设置于该导电层中，且邻接该导电层的表面和该第一电极结构的第二侧壁。

18.一种相变存储装置的制造方法，包括下列步骤：

提供基板，其包括叠层结构，该叠层结构包括多个绝缘层和多个导电层，任两层相邻的该导电层被该多个绝缘层的其中之一隔开；

于该叠层结构上形成第一电极结构，且该第一电极结构具有第一侧壁和第二侧壁；

于该多个导电层上形成多个加热电极，该多个加热电极邻接于该第一电极结构的该第一侧壁和该第二侧壁；

于该第一电极结构的该第一侧壁和该第二侧壁上形成一对相变材料间隙壁，且覆盖于该多个加热电极上。

19.如权利要求18所述的相变存储装置的制造方法，其中该叠层结构的该绝缘层和该导电层以水平堆栈方式形成。

20.如权利要求18所述的相变存储装置的制造方法，还包括：

于该叠层结构中形成第一沟槽，且暴露出该叠层结构的该绝缘层和该导电层。

21.如权利要求20所述的相变存储装置的制造方法，其中该第一沟槽具有第三侧壁和第四侧壁，该第三侧壁与该基板的夹角θ₃大于15°且小于75°，该第四侧壁与该基板的夹角θ₄大于15°且小于75°。

22.如权利要求21所述的相变存储装置的制造方法，其中夹角θ₃等于夹角θ₄。

23.如权利要求21所述的相变存储装置的制造方法，其中夹角θ₃不等于夹角θ₄。

24.如权利要求18所述的相变存储装置的制造方法，还包括：

于该基板中形成第二沟槽；

于该第二沟槽中形成该叠层结构，其中该叠层结构的该绝缘层和该导电层以垂直堆栈方式嵌入该第二沟槽中，且该叠层结构大体上与该基板共平面。

25.如权利要求24所述的相变存储装置的制造方法，其中该第二沟槽具有第五侧壁和第六侧壁，该第五侧壁与该基板的夹角θ₅大于30°且小于90°，该第六侧壁与该基板的夹角θ₆大于30°且小于90°。

26.如权利要求25所述的相变存储装置的制造方法，其中夹角θ₅等于夹角θ₆。

27.如权利要求25所述的相变存储装置的制造方法，其中夹角θ₅不等于夹角θ₆。

28.如权利要求18所述的相变存储装置的制造方法，其中形成该第一电极结构还包括：

于该基板上依次形成氧化层、多晶硅层及金属硅化物层，以形成该第一电极结构。

29.如权利要求28所述的相变存储装置的制造方法，其中该金属硅化物层包括金属氮硅化物。

30.如权利要求18所述的相变存储装置的制造方法，其中还包括：

于该导电层中利用掺杂杂质方式形成双载子结，该双载子结邻接该导电层的表面和该第一电极结构的第二侧壁。

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