JP2007073093A - 半導体記憶装置の読み出し回路 - Google Patents

Abstract

【課題】 多値型のメモリセルの情報を時分割に読み出す回路において、チップ面積を増大させること無く、高速に安定した読み出し動作が可能な読み出し回路を提供すること目的とする。
【解決手段】
本発明に係わる読み出し回路は、ビット線ＢＬ、リファレンス線ＲＬに電流調整回路を接続する。電流調整回路はリファレンス電流値に応じて、ビット線ＢＬにセル電流と調整電流のビット線合計電流、リファレンス線にリファレンス電流と調整電流のリファレンス線合計電流値が、リファレンス電流値を変えてもリファレンス線ＲＬに流れる電流が同じになるように調整電流を流す。結果、ビット線に流れる電流とリファレンス線に流れる電流は、調整電流を加える前の電流差を保ったまま、負荷回路により電流−電圧変換を行い、その変換電位差を用いて、１種類のセンスアンプ回路による読み出し動作を行う。
【選択図】 図1

Description

本発明は半導体記憶装置に関するものであり、特に一つのメモリセルに２ビット以上の情報を記憶する多値型メモリセルを備え、多値型メモリセルに記憶された情報を安定して高速に読み出す回路に関するものである。

従来、電気的書き換え可能な不揮発性メモリとして、ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリと称す）がある。例えば、フラッシュメモリでは浮遊ゲートを備えるＭＯＳＦＥＴをメモリセルとしている。フラッシュメモリは、このメモリセルの浮遊ゲートの電荷の蓄積状態に応じてトランジスタの閾値電圧が変化し、その閾値電圧の大小をデータとして記憶させている。

また、フラッシュメモリは、近年、記憶容量の拡大、半導体チップの製造コスト削減のために、１つのメモリセルに複数のデータを記憶する多値型メモリセルが開発されている。この多値型メモリセルの場合、この浮遊ゲートの電荷の蓄積状態を細かく制御し、その蓄積状態を複数準備する事で複数の閾値電圧領域のメモリセルを作成する。そして、どの閾値電圧領域にメモリセルが存在するかを利用して多値データを実現させている。

多値型フラッシュメモリセルの一例として、メモリアレイ構成がＮＯＲ型と呼ばれる構成であり、多値型メモリセルとして１つのメモリセルに４値、つまり、２ビットの値をもつ場合（以下、４値メモリと称す）について説明する。２ビットなので、データとしては、１１ビット、１０ビット、０１ビット、００ビットが存在する。

図７に４値メモリにおける閾値電圧領域とデータとの関係の一例を示す。今、メモリセルの閾値電圧が、電圧領域Ａに存在する場合データビットとして１１ビット、電圧領域Ｂに存在する場合データビットとして１０ビット、電圧領域Ｃに存在する場合データビットとして０１ビット、電圧領域Ｄに存在する場合データビットとして００ビットのデータが格納されているとする。

次に、上記４値メモリからデータを読み出す例を以下に示す。それぞれの領域毎に閾値電圧の範囲が決まっている為、同一ワード線、同一ドレイン電圧、同一ソース電圧では、閾値電圧に対応してメモリセルに流れる電流領域が決まる。その電流領域間にリファレンス電流を準備し、メモリセルに流れる電流（以下、セル電流と称す）とリファレンス電流を比較する。そして、リファレンス電流よりセル電流が多いか少ないかで、読み出しメモリセルがどの領域に存在するかを判別する。

上記説明について、図８を用いてさらに詳しく述べる。図８は４値メモリにおけるセル電流領域とデータとの関係を示す図である。図８に示されるように、電流領域Ａと電流領域Ｂの間にリファレンス電流Ｌ、電流領域Ｂと電流領域Ｃの間にリファレンス電流Ｍ、電流領域Ｃと電流領域Ｄの間にリファレンス電流Ｈを準備する。メモリセルが電流領域Ａに存在すると判別する為には、セル電流がリファレンス電流Ｌより多いと判別できればよい。電流領域Ｂに存在すると判別する為には、セル電流がリファレンス電流Ｌより少なく、リファレンス電流Ｍより多いと判別できればよい。電流領域Ｃに存在すると判別するには、セル電流がリファレンス電流Ｍより少なく、リファレンス電流Ｈより多いと判別できればよい。電流領域Ｄに存在すると判別するには、セル電流がリファレンス電流Ｈより少ないと判別できればよい。なお、図８において、電流領域Ａ、Ｂ、Ｃ、Ｄの最大、最小値はそれぞれ、電流領域を示す符号に最大を示すｍａｘと最小を示すｍｉｎとを添え字として付し、Ａｍａｘ、Ａｍｉｎ、Ｂｍａｘ、Ｂｍｉｎ、Ｃｍａｘ、Ｃｍｉｎ、Ｄｍａｘ、Ｄｍｉｎとして記載している。

現在、多値型メモリセルの電流領域の判別方法、つまりメモリセルのリード方式として、いくつかの方式が提案されている。その一つとして、複数のリファレンス電流を準備し、一度に一種類の電流比較を行い、その結果に応じて別の状態について電流比較を行うなど時分割で順次電流比較を行う時分割リード方式が提案されている。

以下、この時分割リード方式の一例として、図７、８で説明した４値メモリのデータを読み出す際の動作について、図９を参照しながら説明する。

図９は、４値メモリの従来の時分割リード方式の読み出し回路の構成例を示すブロック図である。この時分割リード方式による読み出し回路は、負荷回路９０１、９０２、センスアンプ回路９０３、論理回路９０４、タイミング発生回路９０５、リファレンス電流Ｍ、Ｌ、Ｈのリソース９０６、９０７、９０８、リファレンス電流Ｍ、Ｌ、Ｈ選択ドライバー９０９、９１０、９１１、メモリセルカラムドライバー９１２、リファレンス電流Ｍ、Ｌ、Ｈ選択トランジスタ９１３、９１４、９１５、メモリセルカラム選択トランジスタ９１６等により構成される。

図９において、時分割センス方式を用いた読み出し回路内には、データ読み出しが行われるメモリセル９１７のドレイン（ドレイン電極）にメモリセルカラム選択トランジスタ９１６を介して電圧を与えて読み出し電流（セル電流）を得る電流負荷回路９０１と、リファレンス電流を得るための電流負荷回路９０２とを備えている。メモリセル９１７のドレインと電流負荷回路９０１との間にはビット線ＢＬが接続されており、電流負荷回路９０２にはリファレンス線ＲＬが接続されている。さらに、ビット線ＢＬおよびリファレンス線ＲＬは、ビット線ＢＬとリファレンス線ＲＬとの電位差を増幅出力するためのセンスアンプ９０３の入力部と接続されている。

センスアンプ９０３の出力ノード９１８は、論理回路９０４と接続されている。また、論理回路９０４はリファレンス電流Ｌ、Ｈ選択ドライバー９１０、９１１、タイミング発生回路９０５にそれぞれ信号線９１９、９２０、９２１を介して接続され、さらにタイミング発生回路９０５は信号線９２２を介してリファレンス電流Ｍ選択ドライバー９０９に接続される。そして、リファレンス電流Ｍ、Ｌ、Ｈ選択ドライバー９０９、９１０、９１１からリファレンス電流Ｍ、Ｌ、Ｈ選択信号線９２３、９２４、９２５がリファレンス電流Ｍ、Ｌ、Ｈ選択トランジスタ９１３、９１４、９１５のゲート（ゲート電極）に入力され、これらの信号線によりリファレンス電流Ｍ、Ｌ、Ｈのリソース９０６、９０７、９０８がリファレンス線ＲＬと切り替え接続される構成となっている。

このように構成された時分割リード方式の読み出し回路においてメモリセル９１７からのデータの読み出しは、以下のようにして行われる。

まず、メモリセル９１７に接続されるワード線ＷＬに適切な電圧を印加する。また、メモリセルカラムドライバー９１２からメモリセルカラム選択トランジスタ９１６のゲートに入力されるセル電流選択信号線９２６に適切な電圧を印加し、メモリセルカラム選択トランジスタ９１６を活性化させる。合わせて、リファレンス電流Ｍ選択信号線９２３に適切な電圧を印加し、リファレンス電流Ｍ選択トランジスタ９１３を活性化させる。この時、リファレンス電流Ｌ、Ｈ選択トランジスタ９１４、９１５はリファレンス電流Ｌ、Ｈ選択信号線９２４、９２５により不活性状態に制御される。

ビット線ＢＬ、リファレンス線ＲＬに接続される負荷回路９０１、９０２が同じ構成であり、同じ負荷の場合、リファレンス電流Ｍのリソース９０６に流れるリファレンス電流Ｍと、メモリセル９１７に流れるセル電流量に応じて、リファレンス線ＲＬとビット線ＢＬの電位が決定される。この電位関係を図９のセンスアンプ回路９０３にて判定、判別する。ビット線ＢＬがリファレンス線ＲＬの電位より高ければ、セル電流は、リファレンス電流Ｍより少ない事を意味し、ビット線ＢＬがリファレンス線ＲＬの電位より低ければ、セル電流は、リファレンス電流Ｍより多い事を意味する。この説明は後述する。ここまでの動作を１回目のリード動作とする。

次に２回目のリード動作として、図９のタイミング発生回路９０５により制御される信号線９２２に基づき、リファレンス電流Ｍ選択ドライバー９０９はリファレンス電流Ｍ選択信号線９２３により、リファレンス電流Ｍ選択トランジスタ９１３を非活性化し、１回目のリード動作の結果に応じて、図９の論理回路９０４からの信号線９１９、９２０に基づき、リファレンス電流Ｌ、Ｍ選択ドライバー９１０、９１１のどちらか一方が、リファレンス電流Ｌ、Ｍ選択信号線９２４、９２５により、リファレンス電流Ｌ、Ｈ選択トランジスタ９１４、９１５のどちらか一方を活性化させる。

例えば、１回目のリード動作で、セル電流がリファレンス電流Ｍより多いと図９のセンスアンプ回路９０３が判定した場合、図９の論理回路９０４により、２回目のリード動作はリファレンス電流Ｌのリソース選択トランジスタ９１４を活性化させ、リファレンス電流Ｌのリソース９０７を流れるリファレンス電流Ｌがリファレンス線ＲＬに流れる。また、１回目のリード動作で、セル電流がリファレンス電流Ｍより少ないと図９のセンスアンプ回路９０３が判定した場合、図９の論理回路９０４により、２回目のリード動作はリファレンス電流Ｈのリソース選択トランジスタ９１５を活性化させ、リファレンス電流Ｈのリソース９０８を流れるリファレンス電流Ｈがリファレンス線ＲＬに流れる。

１回目のリード動作と同様に、ビット線ＢＬとリファレンス線ＲＬの電位は、セル電流と、選択されたリファレンス電流Ｌのリソース９０７又はリファレンス電流Ｈのリソース９０８に流れるリファレンス電流Ｌ、リファレンス電流Ｈの電流量に応じて決定される。例えば、２回目のリード動作で、リファレンス電流Ｌのリソース９０７が選択された状況で、セル電流がリファレンス電流Ｌより多ければ、ビット線ＢＬの電位はリファレンス線ＲＬより低くなり、セル電流がリファレンス電流Ｌより少なければ、ビット線ＢＬの電位はリファレンス線ＲＬより高くなる。同様に、リファレンス電流Ｈのリソース９０８が選択された状況で、セル電流がリファレンス電流Ｈより多ければ、ビット線ＢＬの電位はリファレンス線ＲＬより低くなり、セル電流がリファレンス電流Ｈより少なければ、ビット線ＢＬの電位はリファレンス線ＲＬより高くなる。

１回目のリード動作と２回目のリード動作の結果から、メモリセル９１７に流れるセル電流とリファレンス電流Ｍ、Ｌ、Ｈのリソース９０６、９０７、９０８に流れるリファレンス電流Ｍ、Ｌ、Ｈの電流量との関係が判別され、結果、図８のどの領域にメモリセル９１７が存在するかが判る。メモリセル９１７がどの領域であるかが判る事で、そのメモリセル９１７のデータが判別可能となる。この２回のリード動作で多値読み出しを行う手法としては、特許文献１で詳細に説明されている。

次に、上述したセル電流が負荷回路９０１によってビット線電位へと変換される原理を説明する。図１０に抵抗を利用した負荷回路９０１とメモリセル９１７の接続図、図１１に負荷回路９０１とメモリセル９１７の電圧−電流特性を示す。図１１において、縦軸は図１０の負荷回路９０１、メモリセル９１７に流れる電流、横軸はビット線ＢＬの電位である。

図１１に示されるように、図１０のビット線ＢＬの最終的に到達する電位は、セル電流と負荷回路９０１に流れる電流が同じ電流になる、つまりメモリセル特性ａと負荷回路特性（抵抗）の交点である図１１のＶＢＬa（Ｒ）となる。

次に、図１２にセル電流が異なる場合、つまりメモリセル９１７の特性が異なる場合の負荷回路９０１とビット線ＢＬの電位の関係を示す。図１１のメモリセル特性ａよりセル電流が多い図１２のメモリセル特性ｂの場合、図１０のビットラインＢＬの最終的に到達する電位は負荷回路特性(抵抗)とメモリセル特性ｂとの交点であるＶＢＬｂ（Ｒ）となり、図１１のメモリセル特性ａよりセル電流が少ない場合である図１２のメモリセル特性ｃの場合、図１０のビットラインＢＬの最終的に到達する電位は負荷回路特性（抵抗）とメモリセル特性ｃとの交点であるＶＢＬｃ（Ｒ）となる。以上の結果より、セル電流、負荷回路９０１、ビットラインＢＬの電位の関係が判る。

図１３にＰ型ＭＯＳＦＥＴを利用した負荷回路９０１とメモリセル９１７の接続図、図１４に負荷回路９０１とメモリセル９１７の電圧−電流特性を示す。図１４に示されるように、図１３のビットラインＢＬの最終的に到達する電位は、メモリセル特性ａ、ｂ、ｃの場合、それぞれＶＢＬａ（Ｐ）、ＶＢＬｂ（Ｐ）、ＶＢＬｃ（Ｐ）となる。このように、負荷回路をＰ型ＭＯＳＦＥＴに変更し、Ｐ型ＭＯＳＦＥＴのゲートに入力されるバイアス電圧ＶＢＩＡＳを制御する事により、負荷回路に抵抗を利用した場合と比較して、セル電流の変化に対するビットラインＢＬの電位の変化の割合を大きくする事ができる。

又、大容量メモリの場合、１本のビット線に接続されるメモリセル数も多く、そのビット線長も長い為、リード動作の前にビット線を所望の電位まで高速に充電を行う充電回路や、ビット線電位をクランプする為の帰還型バイアス回路等が備えられる場合もある。図１５に上記ビット線高速充電回路９２７、帰還型バイアス回路９２８を備えたメモリセル読み出し回路の例を示す。また、図９で示されるリファレンス線ＲＬに接続されるリファレンス電流Ｍ、Ｌ、Ｈのリソース９０６、９０７、９０８は、メモリセル９１７と同様なフラッシュメモリセルで構成され、それぞれ所望のリファレンス電流を得ることができるように、閾値調整される場合もある。

上述した回路により実現される時分割リード方式において、１回目のリード動作と２回目のリード動作では、図８のリファレンス電流Ｌ、Ｍ、Ｈのようにリファレンス電流値が異なる読み出し動作を行う。これは、ビット線電位とリファレンス線電位の比較により、メモリセルの情報を判別するセンスアンプ回路９０３の安定読み出しを妨げる。このことを図１６、１７、１８、１９、２０を用いて、以下に詳細に説明する。

図１６は、図９の従来の読み出し回路のブロック図から一部を抜粋したものである。リファレンス電流Ｍ、Ｌ、Ｈのリソース９０６、９０７、９０８をそれぞれ閾値の調整されたフラッシュセル（以降、リファレンスセルと呼ぶ）で構成する事とし、ビット線ＢＬに接続される負荷回路９０１をＰ型ＭＯＳＦＥＴで形成し、リファレンス線ＲＬの電位を負荷回路９０１、９０２のバイアス電圧として利用する構成とする。また、負荷回路９０１、９０２は同じ電流駆動能力のＰ型ＭＯＳＦＥＴであるとする。

４値メモリの為、図８で示されるように４つの電流領域をもつ。これらを考慮して、センスアンプ回路に入力される、図１６のビット線ＢＬ、リファレンス線ＲＬの電位について図１７、１８、１９を用いて説明する。図１７、１８、１９のＣ（Ｍ）、Ｃ（Ｌ）、Ｃ（Ｈ）はそれぞれリファレンス電流Ｍ、Ｌ、Ｈのリソース９０６、９０７、９０８の電圧−電流特性を示している。また、Ｃ（Ａｍａｘ）、Ｃ（Ａｍｉｎ）、Ｃ（Ｂｍａｘ）、Ｃ（Ｂｍｉｎ）、Ｃ（Ｃｍａｘ）、Ｃ（Ｃｍｉｎ）、Ｃ（Ｄｍａｘ）、Ｃ（Ｄｍｉｎ）は、それぞれメモリセル９１７が図８のＡｍａｘ、Ａｍｉｎ、Ｂｍａｘ、Ｂｍｉｎ、Ｃｍａｘ、Ｃｍｉｎ、Ｄｍａｘ、Ｄｍｉｎの時の電圧−電流特性を示している。また、Ｃ（Ｐｃｈ）は負荷回路９０１、９０２の電圧―電流特性を示している。また、Ｃ（ＰＭ）、Ｃ（ＰＬ）、Ｃ（ＰＨ）は、リファレンス線ＲＬにリファレンス電流Ｍ、Ｌ、Ｈのリソース９０６、９０７、９０８がそれぞれ接続された時に発生するリファレンス線ＲＬの電位が負荷回路９０１、９０２のゲート電極に入力された時の負荷回路９０１、９０２の電圧−電流特性を示している。

まず、リファレンス線ＲＬにリファレンス電流Ｍのリソース９０６が接続される場合の、ビット線ＢＬ及びリファレンス線ＲＬに発生する電位について図１７を用いて説明する。リファレンス線ＲＬが最終的に到達する電位は、負荷回路９０２の電圧−電流特性Ｃ（Ｐｃｈ）とリファレンス電流Ｍのリソース９０６の電圧―電流特性Ｃ（Ｍ）の交点ＶＲＬ（Ｍ）となる。

また、メモリセル９１７が図８の電流領域Ａに存在する場合のビット線ＢＬが最終的に到達する電位は、ＶＢＬ（ＭＡｍａｘ）とＶＢＬ（ＭＡｍｉｎ）との間の電位となる。ここで、ＶＢＬ（ＭＡｍａｘ）は、リファレンス線ＲＬの電位ＶＲＬ（Ｍ）が負荷回路９０１のゲート電極に入力された時の負荷回路９０１の電圧−電流特性Ｃ（ＰＭ）と、メモリセル９１７がＡｍａｘ（図８参照）の時の電圧−電流特性Ｃ（Ａｍａｘ）との交点の電位を示す。また、ＶＢＬ（ＭＡｍｉｎ）は、Ｃ（ＰＭ）とＡｍｉｎ（図８参照）の時の電圧−電流特性Ｃ（Ａｍｉｎ）の交点の電位を示す。

メモリセル９１７が図８の電流領域Ｂに存在する場合のビット線ＢＬが最終的に到達する電位は、ＶＢＬ（ＭＢｍａｘ）とＶＢＬ（ＭＢｍｉｎ）との間の電位である。ここで、ＶＢＬ（ＭＢｍａｘ）は、Ｃ（ＰＭ）とメモリセル９１７がＢｍａｘ（図８参照）の時の電圧−電流特性Ｃ（Ｂｍａｘ）の交点の電位を示す。また、ＶＢＬ（ＭＢｍｉｎ）は、Ｃ（ＰＭ）とＢｍｉｎ（図８参照）の時の電圧−電流特性Ｃ（Ｂｍｉｎ）の交点の電位を示す。

メモリセル９１７が図８の電流領域Ｃに存在する場合のビット線ＢＬが最終的に到達する電位は、ＶＢＬ（ＭＣｍａｘ）とＶＢＬ（ＭＣｍｉｎ）との間の電位である。ここで、ＶＢＬ（ＭＣｍａｘ）は、Ｃ（ＰＭ）とメモリセル９１７がＣｍａｘ（図８参照）の時の電圧−電流特性Ｃ（Ｃｍａｘ）の交点の電位を示す。またＶＢＬ（ＭＣｍｉｎ）は、Ｃ（ＰＭ）とＣｍｉｎ（図８参照）の時の電圧−電流特性Ｃ（Ｃｍｉｎ）の交点ＶＢＬ（ＭＣｍｉｎ）の交点の電位を示す。

メモリセル９１７が図８の電流領域Ｄに存在する場合のビット線ＢＬが最終的に到達する電位は、ＶＢＬ（ＭＤｍａｘ）とＶＢＬ（ＭＤｍｉｎ）との間の電位である。ここで、ＶＢＬ（ＭＣｍａｘ）は、Ｃ（ＰＭ）とメモリセル９１７がＤｍａｘ（図８参照）の時の電圧−電流特性Ｃ（Ｄｍａｘ）の交点の電位を示す。また、ＶＢＬ（ＭＤｍｉｎ）は、Ｃ（ＰＭ）とＤｍｉｎ（図８参照）の時の電圧−電流特性Ｃ（Ｄｍｉｎ）の交点の電位を示す。

次に、リファレンス線ＲＬにリファレンス電流Ｌのリソース９０７が接続される（メモリセル９１７が電流領域Ａ、またはＢに存在する）場合の、ビット線ＢＬ、リファレンス線ＲＬに発生する電位について図１８を用いて説明する。

リファレンス線ＲＬが最終的に到達する電位は、負荷回路９０２の電圧−電流特性Ｃ（Ｐｃｈ）とリファレンス電流Ｌのリソース９０７の電圧−電流特性Ｃ（Ｌ）の交点ＶＲＬ（Ｌ）となる。

また、ビット線ＢＬが最終的に到達する電位は、ＶＢＬ（ＬＡｍａｘ）とＶＢＬ（ＬＡｍｉｎ）の間の電位であるか、或いは、ＶＢＬ（ＬＢｍａｘ）とＶＢＬ（ＬＢｍｉｎ）の間の電位となる。

ここで、ＶＢＬ（ＬＡｍａｘ）は、リファレンス線ＲＬの電位ＶＲＬ（Ｌ）が負荷回路９０１のゲート電極に入力された時の負荷回路９０１の電圧−電流特性Ｃ（ＰＬ）とメモリセル９１７がＡｍａｘ（図８参照）の時の電圧−電流特性Ｃ（Ａｍａｘ）との交点の電位を示す。また、ＶＢＬ（ＬＡｍｉｎ）は、Ｃ（ＰＬ）とＡｍｉｎ（図８参照）の時の電圧−電流特性Ｃ（Ａｍｉｎ）との交点の電位を示す。

また、ＶＢＬ（ＬＢｍａｘ）は、Ｃ（ＰＬ）とメモリセル９１７がＢｍａｘ（図８参照）の時の電圧−電流特性Ｃ（Ｂｍａｘ）との交点の電位を示す。また、ＶＢＬ（ＬＢｍｉｎ）は、Ｃ（ＰＬ）とＣ（Ｂｍｉｎ）（図８参照）の時の電流−電圧特性Ｃ（Ｂｍｉｎ）との交点の電位を示す。

最後に、リファレンス線ＲＬにリファレンス電流Ｈのリソース９０８が接続される（メモリセル９１７が電流領域Ｃ、またはＤに存在する）場合の、ビット線ＢＬ、リファレンス線ＲＬに発生する電位について図１９を用いて説明する。

リファレンス線ＲＬが最終的に到達する電位は、負荷回路９０２の電圧−電流特性Ｃ（Ｐｃｈ）とリファレンス電流Ｈのリソース９０８の電圧−電流特性Ｃ（Ｈ）の交点ＶＲＬ（Ｈ）となる。

また、ビット線ＢＬが最終的に到達する電位は、ＶＢＬ（ＨＣｍａｘ）とＶＢＬ（ＨＣｍｉｎ）間の電位であるか、或いは、ＶＢＬ（ＨＤｍａｘ）とＶＢＬ（ＨＤｍｉｎ）間の電位となる。

ここで、ＶＢＬ（ＨＣｍａｘ）は、リファレンス線ＲＬの電位ＶＲＬ（Ｈ）が負荷回路９０１のゲート電極に入力された時の負荷回路９０１の電圧−電流特性Ｃ（ＰＨ）と、メモリセル９１７がＣｍａｘ（図８参照）の時の電圧−電流特性Ｃ（Ｃｍａｘ）との交点の電位を示す。また、ＶＢＬ（ＨＣｍｉｎ）は、Ｃ（ＰＨ）とメモリセルがＣ（Ｃｍｉｎ）（図８参照）の時の電圧−電流特性Ｃ（Ｃｍｉｎ）との交点の電位を示す。

また、ＶＢＬ（ＨＤｍａｘ）は、Ｃ（ＰＨ）と、メモリセル９１７がＤｍａｘ（図８参照）の時の電圧−電流特性Ｃ（Ｄｍａｘ）との交点の電位を示す。また、ＶＢＬ（ＨＤｍｉｎ）は、Ｃ（ＰＨ）と、メモリセル９１７がＤｍｉｎ（図８参照）の時の電圧−電流特性Ｃ（Ｄｍｉｎ）との交点の電位を示す。

図１７、１８、１９から明らかなように、リファレンス電流の電流値が異なる事で、センスアンプ回路９０３に入力される電位が異なる事が判る。一般的に、ビット線電位とリファレンス線電位の電位差を大きくする事で、高速、且つ安定的に読み出す事が可能となるが、この電位差を大きくするには、メモリセル９１７のそれぞれの電流領域（図８の電流領域Ａ、Ｂ、Ｃ、Ｄ）の電流値と、リファレンス電流の電流差を大きくする事が必要である。

具体的には、メモリセル９１７のそれぞれの電流領域幅が小さくなるように設計して、メモリセル９１７のそれぞれの電流領域の電流値とリファレンス電流の電流差を大きくすることが考えられる。
しかしながら、電流領域幅を小さくすることが様々な理由で困難な場合がある。

センスアンプ回路９０３に入力される電位幅が広い場合、それぞれの入力電位に応じたセンスアンプ回路９０３が必要となり、結果センスアンプ回路９０３の面積が大きくなる。逆に、一つのセンスアンプ回路９０３で動作させた場合、上述した理由による入力電位幅が広い事に加え、実際の回路動作では、電圧、温度等によっても入力電位は変化する事より、高速で、安定な読み出し動作を妨げる事にもなる。

これらの課題を解決する方法として、負荷回路９０１、９０２をリファレンス電流Ｍ、Ｌ、Ｈのリソース９０６、９０７、９０８毎に変更する手法が存在する。以下に、負荷回路９０１、９０２を変更することによって、センスアンプ９０３に入力される電位幅を縮小させることができることを、図２０を用いて説明する。図２０のＣ（ＰｃｈＭ）、Ｃ（ＰｃｈＬ）、Ｃ（ＰｃｈＨ）はリファレンス電流Ｍ、Ｌ、Ｈのリソース９０６、９０７、９０８を選択した時の、負荷回路９０１、９０２の電圧−電流特性である。

リファレンス電流Ｍのリソース９０６が選択されたとき、リファレンス線ＲＬが最終的に到達する電位は、リファレンス電流のリソース９０６が選択されたときの電圧−電流特性Ｃ（ＰｃｈＭ）とリファレンス電流Ｍのリソースの電圧−電流特性Ｃ（Ｍ）の交点Ｖ（ＲＬ）である。同様にして、リファレンス電流Ｌ、Ｈのリソース９０７、９０８を選択された時のリファレンス線の電位も得られる。図２０から、リファレンス電流のリソースが変更されてもリファレンス線ＲＬの電位がＶ（ＲＬ）に揃っていることがわかる。

上記で説明したように、負荷回路９０１、９０２をリファレンス電流Ｍ、Ｌ、Ｈのリソース９０６、９０７、９０８毎に変更する手法によると、センスアンプ回路９０３を複数準備するより小さい面積で、センスアンプ回路９０３に入力される電位の幅を縮小させることができる。

しかしながら、リファレンス電流Ｍ、Ｌ、Ｈのリソース９０６、９０７、９０８毎に負荷回路９０１、９０２を変更する手法、または、センスアンプ回路９０３を変更する手法でも、リファレンス電流Ｍ、Ｌ、Ｈのリソース９０６、９０７、９０８毎でリファレンス線ＲＬに流れる電流値そのものは変化してしまう。そして、読み出し動作時にそれぞれの電流値が異なると、例えばノイズに対する耐性等がリファレンス電流Ｍ、Ｌ、Ｈのリソース９０６、９０７、９０８毎で異なり、結果センスアンプ回路９０３の安定動作を妨げる要因となる。また、先に説明した、大容量メモリの場合のビット線ＢＬを所望の電圧まで高速に充電を行う充電回路９２７や、ビット線電位をクランプする為の帰還形バイアス回路９２８等の最適動作点も、リファレンス電流Ｍ、Ｌ、Ｈのリソース９０６、９０７、９０８が変更される事で、安定動作が妨げられる要因となる。なお、図２０の電流Ｍ、電流Ｌ、電流Ｈはそれぞれリファレンス電流Ｍ、Ｌ、Ｈのリソース９０６、９０７、９０８に接続された時のリファレンス線ＲＬに流れる電流値を示す。

なお、上記課題を解決するため、メモリセル９１７のワード線ＷＬに可変電圧を印加させ、メモリセル９１７に流れる電流と固定された１つのリファレンス電流とを比較し、メモリセル９１７に流れる電流がリファレンス電流と等しくなる時のワード線電圧の値により、メモリセル９１７のデータを判別する方法が特許文献２に開示されている。

米国特許第５７４８５４６号明細書 特表平１０−５０７０２６号公報

しかしながら、特許文献２による方法であれば、上述した課題は解決されるが、大容量メモリを高速に読み出し動作には適さない。なぜならば、メモリセル９１７のワード線電圧を順次に変更するという動作が新たにに発生するからである。

一般的に大容量メモリの場合、マトリクス上に構成されたメモリアレイにおいて、一本のワード線に接続されるメモリセル数は多く、そのワード線容量が大きい為、ワード線の電圧変更動作は高速にできない。高速にワード線電圧を変更する為には、マトリクス上に構成されたメモリアレイで、一本のワード線ＷＬに接続されるメモリセル９１７の数を、メモリセル分割数を増加させることにより、少なくする等が必要になる。しかしながら、メモリセル分割数を増加させることにより、チップ面積が増大するという新たな問題が生じる。

本発明は上記課題に鑑みてなされたもので、チップ面積を増大させること無く、高速に安定した読み出し動作が可能な読み出し回路を提供すること目的とする。

上記目的を達成するため本発明に係る読み出し回路はセル電流とリファレンス電流に調整電流を加える電流調整回路を少なくとも一つ以上備える。この電流調整回路を用いて、調製電流を付加することにより、ビット線ＢＬにはセル電流に調製電流が付加された電流が流れ、リファレンス線ＲＬにはリファレンス電流に調整電流が付加された電流が流れる。その結果、電流量の小さいリファレンス電流を基準とする場合でも、比較的電流量の大きい範囲で電流―電圧変換を行い、その変換電位差を用いて、センスアンプ回路による読み出し動作を行うことになる。このため、センスアンプ回路に要求される性能は、従来に比べて高性能に検出できるレンジが狭くてもよく、高速で安定な読み出し動作を可能とすることができる。

上記電流調製回路は、セル電流とリファレンス電流の夫々に別個にあっても良いし、また共通にあっても良い。また、電流調製回路は一つに限られず、複数あっても良い。

そして、この調製電流は、セル電流とリファレンス電流に対して同一の調整電流であることが望ましい。同一の調製電流とすると、ビット線ＢＬに流れる電流とリファレンス線ＲＬに流れる電流は調整電流を加える前の電流差を保ったまま、比較的電流量の大きい範囲で電流―電圧変換を行い、その変換電位差を用いて、センスアンプ回路による読み出し動作を行うことになる。このため、センスアンプ回路により正確に高速で安定な読み出し動作を可能とすることができる。もちろん、同一とはいっても多少のばらつきが許容されるのはいうまでもない。

また、選択したリファレンス電流と最も大きいリファレンス電流との差と同等の電流であるように調製電流を付加することが望ましい。その結果、より電流量の大きい範囲で電流―電圧変換を行い、その変換電位差を用いて、センスアンプ回路による読み出し動作を行うことになる。このため、センスアンプ回路により正確に高速で安定な読み出し動作を可能とすることができる。

本発明に係る読み出し回路によれば、ビット線ＢＬ、リファレンス線ＲＬに電流調整回路を接続し、ビット線ＢＬ、リファレンス線に調整電流を流すことにより、多値型メモリセルの情報を、小さい読み出し回路面積で、高速且つ安定的に読み出すことが可能となる。

以下、本発明の実施形態を図に基づき説明する。

図１は、本発明に係る読み出し回路の実施形態を示すブロック図である。従来と構成上同じものは同じ符号を付して、重複説明を省略する。なお、本実施の形態においては、負荷回路９０１、９０２としてＰ型ＭＯＳＦＥＴで形成した場合、本実施形態と従来の読み出し回路の実施形態との構成上の違いは、タイミング回路１０５からのリファレンス電流Ｍ用電流調整回路活性化信号線１２９、論理回路１０４からのリファレンス電流Ｈ用電流調整回路活性化信号線１３０により制御される電流調整回路１３１がビット線ＢＬに接続され、電流調整回路１３２がリファレンス線ＲＬに接続されている点である。

図１による読み出し動作について説明する。リファレンス電流に電流調整回路１３２からの調整電流を加えたリファレンス線合計電流がリファレンス線ＲＬに流れ、負荷回路９０２によりリファレンス線電位に変換される。同様に、セル電流に電流調整回路１３１からの調整電流を加えたビット線合計電流がビット線ＢＬに流れ、負荷回路９０１によりビット線電位に変換される。センスアンプ回路９０３は、このビット線電位とリファレンス線電位の電位差により、セル電流とリファレンス電流との関係を判定する。

図２にリファレンス電流Ｍと電流調整回路１３２によって生成される調整電流の関係の一例を示す。図２のＣ（Ｍ）はリファレンス電流Ｍのリソース９０６の電圧−電流特性である。また、Ｃ（ＡｄＭ）はリファレンス電流Ｍのリソース９０６がリファレンス線ＲＬに接続される時の電流調整回路１３１、１３２の電圧−電流特性である。ここで、電圧−電流特性Ｃ（ＡｄＭ）は、図中のＣ（Ｍ）＋Ｃ（Ａｄｍ）のリファレンス線合計電流が図２０で示される電流Ｌと同じ電流になる（図２の電流Ａ＝図２の電流Ｂ＋図２の電流Ｃ＝図２０の電流Ｌ）ように調節されている。つまり、合計電流と負荷回路９０２によって決定されるリファレンス線ＲＬの電位Ｖ（ＲＬ）における電流Ａは、図２０に示される電流Ｌと同じ電流になる。

同様に、ビット線ＢＬに接続される電流調整回路１３１により、セル電流にもリファレンス線ＲＬに加えられる電流値と同じ調整電流が加えられる。結果、図２の電位Ｖ（ＲＬ）において、ビット線ＢＬに流れるビット線合計電流はセル電流＋電流Ｃとなる。

このように、リファレンス線ＲＬ、ビット線ＢＬに同じ電流値（電流Ｃ）の調整電流を加えることにより、リファレンス電流とセル電流の電流差を保ちつつ、リファレンス線ＲＬ、ビット線ＢＬに流れる電流量を調整電流分だけ増加させることが出来る。

次に、リファレンス電流Ｈと電流調整回路１３２によって生成される調整電流の関係を説明する。図３のＣ（Ｈ）はリファレンス電流Ｈのリソース９０８の電圧―電流特性である。また、Ｃ（ＡｄＨ）はリファレンス電流Ｈのリソース９０８がリファレンス線ＲＬに接続される時の電流調整回路１３１、１３２の電圧―電流特性である。ここで、電圧−電流特性Ｃ（ＡｄＨ）は、図中のＣ（Ｈ）＋Ｃ（ＡｄＨ）のリファレンス線合計電流が、図２０で示される電流Ｌと同じ電流になる（図３の電流Ｄ＝図３の電流Ｆ＋図３の電流Ｅ＝図２０の電流Ｌ）ように調節されている。つまり、合計電流と負荷回路９０２によって決定されるリファレンス線ＲＬの電位Ｖ（ＲＬ）での電流Ｄは、図２０で示される電流Ｌと同じ電流になる。

同様に、ビット線ＢＬに接続される電流調整回路１３１により、セル電流にもリファレンス線ＲＬに加えられる電流値と同じ調整電流が加えられる。結果、図３の電圧Ｖ（ＲＬ）において、ビット線ＢＬに流れるビット線合計電流はセル電流＋電流Ｅとなる。

このように、リファレンス線ＲＬ、ビット線ＢＬに同じ電流値（電流Ｅ）の調整電流を加えることにより、リファレンス電流とセル電流の電流差を保ちつつ、リファレンス線ＲＬ、ビット線ＢＬに流れる電流量を調整電流分だけ増加させることが出来る。

尚、ビット線ＢＬとリファレンス線ＲＬに流れる調整電流は同じ電流値であるとはいっても多少のばらつきが許容されるのはいうまでもない。

次に、上記説明に関し、図４、５を用いて、タイミングを含めた動作例を説明する。図４に図１における論理回路１０４と電流調整回路１３１、１３２の一例を示す。図５に電流調整回路１３１、１３２の動作タイミング例を示す。

図４のタイミング発生回路１０５は、デバイスに入力されるアドレス信号の変化（時刻ｔ１）を検知する回路（アドレス遷移検知回路等）（図示しない）で生成される信号等を利用してタイミング信号を生成する。このタイミング発生回路１０５は、センスアンプ活性化信号線４３３によりセンスアンプ回路９０３にもタイミング信号を出力する。

センスアンプ活性化信号線４３３は出力される信号がＨレベル時（時刻ｔ３〜ｔ７、及びｔ８〜ｔ１２）にセンスアンプ回路９０３を活性化し、ビット線ＢＬとリファレンス線ＲＬの電位関係によって、センスアンプ回路９０３の出力ノード９１８にＨまたはＬレベルを出力し（時刻ｔ４、ｔ９）、その出力レベルを第１のセンスデータ出力ラッチ回路４４０、第２のセンスデータ出力ラッチ回路４４１で保持する構成となっている。

まず、１回目のリード動作、即ち、アドレス信号が入力され、第１のセンスデータ出力ラッチ回路４４０からメモリセル９１７の情報に応じて第１のセンスデータ出力ラッチ回路４４０の出力ノード４４２に第１の出力データＤ０が出力されるまでの期間の動作について説明する。

上述した時分割リード方法と同様に、読み出されるメモリセル９１７が選択されると、図１のリファレンス電流Ｍのリソース９０６が１回目のリード動作をするべく活性化される。これらの活性化動作と平行に、リファレンス電流Ｍ用電流調整回路活性化信号線１２９がタイミング発生回路１０５によりＨレベルとなる（時刻ｔ２）。リファレンス電流Ｍ用電流調整回路活性化信号線１２９のレベルがＨレベルとなる事で、図４の電流調整回路１３１、１３２内のリファレンス電流Ｍ用電流調整回路４３４、４３６が活性化され、リファレンス電流Ｍ用電流調整回路４３４、４３６から調整電流がビット線ＢＬ、リファレンス線ＲＬに対して流れる。

リファレンス線ＲＬにはリファレンス電流Ｍ（図２の電流Ｂ）に調整電流（図２の電流Ｃ）を加えたリファレンス線合計電流（図２の電流Ａ）が流れ、ビット線ＢＬには選択したメモリセル９１７の閾値状態に応じて流れるセル電流に調整電流（図２の電流Ｂ）を加えたビット線合計電流が流れる。負荷回路９０１、９０２とこれら電流により、リファレンス線電位、ビット線電位が決まり、センスアンプ活性化信号線４３３のレベルがＨレベルとなる（時刻ｔ３）事で、センスアンプ回路９０３が活性化され、メモリセル９１７の状態が判別される。

センスアンプ活性化信号線４３３のレベルがＨレベルになった（時刻ｔ３）後、センスアンプの出力ノード９１８にその判別結果が出力され（時刻ｔ４）、第１のセンスアンプデータ出力ラッチ信号４３８の立ち上がりエッジ（時刻ｔ５）で第１のセンスデータ出力ラッチ回路４４０に１回目のメモリセル読み出しデータとして保持され、第１のセンスデータ出力ラッチ回路４４０の出力ノード４４２に第１の出力データＤ０が出力される（時刻ｔ６）。ここで、メモリセル９１７が図８における電流領域Ｃまたは電流領域Ｄに存在する場合、第１の出力データＤ０はＨレベルが出力され、図８における電流領域Ａまたは電流領域Ｂに存在する場合、第１の出力データＤ０はＬレベルが出力される（時刻ｔ６）。

次に２回目のリード動作、即ち、１回目のセンスアンプ活性化信号線４３３がＨレベルからＬレベルへと変化した（時刻ｔ７）後、第２のセンスデータ出力ラッチ回路４４１からメモリセル９１７の情報に応じて第２のセンスデータ出力ラッチ回路４４１の出力ノード４４３に第２の出力データＤ１が出力されるまでの期間（時刻ｔ１１）の動作について説明する。上述した時分割リード方法と同様に、リファレンス電流Ｍのリソース９０６が非活性化され、第１の出力データＤ０に応じて、リファレンス電流Ｌ、Ｈのリソース９０７、９０８のいずれか一方が活性化される。

本実施の形態では、第１の出力データＤ０がＬレベルの時、リファレンス電流Ｌのリソース９０７が活性化され、第１の出力データＤ０がＨレベルの時、リファレンス電流Ｈのリソース９０８が活性化されるとする。

第１の出力データＤ０がＬレベルの時、電流調整回路１３１、１３２は非活性状態であり、選択されたメモリセル９１７のセル電流と、リファレンス電流Ｌとの電流比較を行い、センスアンプ回路９０３によりメモリセル９１７が図８の電流領域Ａまたは電流領域Ｂに存在するかを判別する。

第１の出力データＤ０がＨレベルの時、リファレンス電流Ｈ用電流調整回路活性化信号線１３０が論理回路１０４によりＨレベルとなる（時刻ｔ７）。リファレンス電流Ｈ用電流調整回路活性化信号線１３０のレベルがＨレベルになる事で、図４の電流調整回路１３１、１３２内の電流リファレンス電流Ｈ用電流調整回路４３５、４３７が活性化され、リファレンス電流Ｈ用電流調整回路４３５、４３７から調整電流がビット線ＢＬ、リファレンス線ＲＬに対して流れる。

リファレンス線ＲＬにはリファレンス電流Ｈ（図３の電流Ｆ）に調整電流（図３の電流Ｅ）を加えたリファレンス線合計電流（図３の電流Ｄ）が流れ、ビット線ＢＬには選択したメモリセル９１７の閾値状態に応じて流れるセル電流に調整電流（図３の電流Ｅ）を加えたビット線合計電流が流れる。負荷回路９０１、９０２とこれらの電流により、リファレンス線電位、ビット線電位が決まり、センスアンプ活性化信号線４３３のレベルがＨレベルとなる（時刻ｔ８）事で、センスアンプ回路９０３が活性化され、メモリセル９１７の状態が判別される。

センスアンプ活性化信号線４３３のレベルが２回目にＨレベルになった（時刻ｔ８）後、センスアンプの出力ノード９１８にその結果が出力され（時刻ｔ９）、第２のセンスデータ出力ラッチ信号線４３４の立ち上がりエッジ（時刻ｔ１０）で第２のセンスデータ出力ラッチ回路４４１に２回目のメモリセル読み出しデータとして保持され、第２のセンスデータ出力ラッチ回路４４１の出力ノード４４３に第２の出力データＤ１が出力される（時刻ｔ１１）。

尚、図４の電流調整回路１３１、１３２に入力されるバイアス電圧を、メモリセル９１７のワード線電圧と同様の温度特性、電源電圧特性を示す電圧とすると、セル電流が電源電圧、温度等が変化した場合でも、図２、図３で説明した調整電流とセル電流の関係に近づきより精度のよい調整が可能となる。

リファレンス電流Ｍ用調整回路とリファレンス電流Ｈ用調整回路との間で調整電流の電流量を変更する構成については、リファレンス電流Ｍ用電流調整回路と、リファレンス電流Ｈ用電流調整回路に使用するＮ型ＭＯＳＦＥＴのサイズを変更してもよいし、それぞれに入力されるバイアス電圧を別の電圧として電流調整してもよい。

又、上記電流調整回路１３１に代えて、図６に示すようにメモリセル９１７と同様のフラッシュセル６１７a、６１７ｂで閾値を調整したリファレンス電流Ｍ用電流調整回路６３４、リファレンス電流Ｈ用電流調整回路６３５により電流調整回路６３１を構成してもよい。

又、上記電流調整回路は、セル電流とリファレンス電流の夫々に別個にあってもよいし、また共通にあってもよい。また、電流調整回路は一つに限らず、複数あってもよい。

又、上述した電流調整回路は、リファレンス電流Ｍ用とリファレンス電流Ｈ用の２種類の場合を示したが、場合によっては、１種類、例えば、リファレンス電流Ｈ用のみに適用してもよいし、負荷回路変更と調整電流変更を同時に実施してもよい。

尚、図１に示す本発明回路では、負荷回路９０１、９０２の一例として、リファレンス線ＲＬの電位をバイアス電圧として利用するＰ型ＭＯＳＦＥＴで構成しているが、Ｐ型ＭＯＳＦＥＴに代えて、Ｎ型ＭＯＳＦＥＴまたは図１０に示す抵抗等で構成してもよい。

更に、本発明は、メモリセルの書き込み、消去動作時に実施する正しく書き込み、消去が完了したかを判定するベリファイ動作時のリードに適用してもよい。

本発明の一実施形態を示す回路図である。 本発明の一実施形態を説明する電流―電圧特性を示す図である。 本発明の一実施形態を説明する電流―電圧特性を示す図である。 本発明の一実施形態を示す部分回路図である。 本発明の一実施形態を示す動作タイミング図である。 本発明の別の実施形態を示す部分回路の一実施例である。 メモリセルの多値状態を説明する図である。 メモリセルの多値状態を説明する図である。 従来の多値型メモリセルの読み出し回路例である。 従来の電流電圧変換回路例の一例である。 従来の電流−電圧変換を説明する図である。 従来の電流−電圧変換を説明する図である。 従来の電流電圧変換回路例の別の一例である。 従来の電流−電圧変換を説明する図である。 従来の多値型メモリセルの読み出し回路例である。 従来の多値型メモリセルの読み出し回路例である。 従来の多値用電流−電圧特性を示す図である。 従来の多値用電流−電圧特性を示す図である。 従来の多値用電流−電圧特性を示す図である。 従来の多値用電流−電圧特性を示す図である。

符号の説明

９０１、９０２ 負荷回路
９０３ センスアンプ回路
９０６〜９０８ リファレンス電流Ｍ、Ｌ、Ｈのリソース
９０９〜９１１ リファレンス電流Ｍ、Ｌ、Ｈ選択ドライバー
９１２ メモリセルカラム選択ドライバー
９１３〜９１５ リファレンス電流Ｍ、Ｌ、Ｈ選択ドライバー
９１６ メモリセルカラム選択トランジスタ
９１７ メモリセル
９１８ センスアンプの出力ノード
９１９〜９２２ 信号線
９２３〜９２５ リファレンス電流Ｍ、Ｌ、Ｈ選択信号線
９２６ セル電流択信号線
１０４ 論理回路
１０５ タイミング発生回路
１２９、１３０ リファレンス電流Ｍ、Ｈ用電流調整回路活性化信線
１３１、１３２ 電流調整回路

Claims (5)

1. 半導体記憶装置の多値型メモリセルの情報を時分割で読み出す読み出し回路であって、セル電流とリファレンス電流に調整電流を加える電流調整回路を少なくとも一つ以上備えることを特徴とする読み出し回路。
2. 前記電流調整回路は、セル電流とリファレンス電流の夫々に対して少なくともひとつ以上備えられていることを特徴とする請求項１に記載の読み出し回路。
3. 前記調整電流は、選択したリファレンス電流と最も大きいリファレンス電流との差と同等の電流であることを特徴とする請求項１又は請求項２に記載の読み出し回路。
4. 前記電流調整回路は、読み出し時に、メモリセルのワード線電圧と同様の電源・温度特性である電圧がゲート電極に入力されるＮ型ＭＯＳＦＥＴを含む回路で構成されることを特徴とする請求項１から請求項３のいずれか一項に記載の読み出し回路。
5. 請求項１〜４のいずれかに一項に記載の読み出し回路を供える半導体記憶装置。