JP2020155168A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルのデータを正確に検出することができる半導体記憶装置を提供する。【解決手段】本実施形態による半導体記憶装置は、複数の第１配線と、複数の第２配線と、第１配線と第２配線との交差領域に対応して設けられたメモリセルとを備える。検出回路は、メモリセルに格納されたデータを検出する。第１トランジスタは、メモリセルと検出回路との間の第２配線に設けられている。コントローラは、データ読出し動作において、第１配線から選択的に駆動される選択第１配線および第２配線から選択的に駆動される選択第２配線に接続された第１メモリセルに読出し電圧を印加しているときに、選択第２配線に設けられた第１トランジスタをオン状態とオフ状態との間の中間状態にし、その後、選択第２配線に設けられた第１トランジスタをオン状態にして選択第２配線の電圧を検出回路へ伝達する。【選択図】図２

Description

本実施形態は、半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、記憶容量の大容量化のために微細化されてきた。さらなる微細化を実現するために、新材料を用いたメモリの開発が進んでいる。例えば、抵抗変化型メモリ（ＲｅＲＡＭ（Resistance Random Access Memory））、相変化型メモリ（ＰＣＭ（Phase-Change Memory）等の新規メモリが開発されている。

これらの新規メモリの読出し動作において、選択セルの抵抗状態に応じた電荷を選択ビット線に蓄積し、この選択ビット線の電圧に基づいて選択セルのデータを検出する方式がある。この場合、選択ビット線と選択ワード線との交差領域にある選択セルには、比較的大きな電圧差が印加される。一方、選択ビット線に接続される他の非選択セルは、非選択ワード線と選択ビット線との間で比較的小さな電圧差が印加され半選択状態となっている。このような半選択状態のメモリセルから電流がリークすると、選択ビット線の電圧が変化してしまい、選択セルのデータを正確に検出することができなくなるおそれがある。

米国特許第９７４７９７８号公報 米国特許第９１４２２７１号公報 米国特許第９０３０９０６号公報

Kyoo Itoh, Fig.3.56(a) VLSI Memory Chip Design, Springer, 2001

メモリセルのデータを正確に検出することができる半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、複数の第１配線と、複数の第２配線と、第１配線と第２配線との交差領域に対応して設けられたメモリセルとを備える。検出回路は、メモリセルに格納されたデータを検出する。第１トランジスタは、メモリセルと検出回路との間の第２配線に設けられている。コントローラは、データ読出し動作において、第１配線から選択的に駆動される選択第１配線および第２配線から選択的に駆動される選択第２配線に接続された第１メモリセルに読出し電圧を印加しているときに、選択第２配線に設けられた第１トランジスタをオン状態とオフ状態との間の中間状態にし、その後、選択第２配線に設けられた第１トランジスタをオン状態にして選択第２配線の電圧を検出回路へ伝達する。

第１実施形態によるメモリチップ１の構成例を示すブロック図。 データ読出し動作におけるメモリセルとセンス回路との接続関係を示す等価回路図。 選択メモリセルのデータ読出し時における電圧−電流特性を示すグラフ。 データ読出し動作の一例を示すタイミング図。 電圧源の構成の一例およびその周辺の構成を示す図。 図５の電圧源を用いたミラー回路のより詳細な構成例を示す図。 カレントミラー回路とメモリセルアレイとの接続関係の一例を示す概略図。 カレントミラーとメモリセルアレイとの接続関係を示す概略図。 複数のスイッチに対して共通に設けられた電圧源の構成図。 変形例１の構成例を示す図。 変形例２の構成例を示す図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

以下の実施形態は、ＲｅＲＡＭ、ＰＲＡＭ（Phase-Change RAM）、 ＰＣＭ（Phase-Change Memory）、ｉＰＣＭ（interfacial PCM）、ＭＲＡＭ（magnetic random access memory）等のメモリのいずれにも適用することができる。

（第１の実施形態）
図１は、第１実施形態によるメモリチップ１の構成例を示すブロック図である。メモリチップ１は、複数のワード線ＷＬと、複数のビット線ＢＬと、メモリセルアレイＭＣＡと、ワード線コントローラＷＬＣと、ビット線コントローラＢＬＣとを備えている。尚、図示しないが、メモリセルアレイＭＣＡとワード線コントローラＷＬＣとの間、あるいは、メモリセルアレイＭＣＡとビット線コントローラＢＬＣとの間には、ワード線コントローラＷＬＣに接続するワード線ＷＬを選択するセレクタ、あるいは、ビット線コントローラＢＬＣに接続するビット線ＢＬを選択するセレクタが設けられていてもよい。

ワード線ＷＬとビット線ＢＬとは互いに略直交するように交差しており、その交差領域に対応するようにメモリセルＭＣが設けられている。メモリセルアレイＭＣＡは、二次元的あるいは三次元的に配列された複数のメモリセルＭＣからなる。
ビット線コントローラＢＬＣは、センス回路１０と、スイッチ回路２０とを備えている。センス回路１０は、ビット線ＢＬを介してメモリセルＭＣに電気的に接続可能であり、メモリセルＭＣに格納されたデータの論理を検出する。スイッチ回路２０は、センス回路１０とビット線ＢＬとの間のスイッチ（トランジスタ）およびその制御回路を含む。スイッチ回路３０は、センス回路１０とワード線ＷＬとの間のスイッチ（トランジスタ）およびその制御回路を含む。

ビット線コントローラＢＬＣは、図示しないが、ページバッファ、カラムデコーダ等をさらに含む。ワード線コントローラＷＬＣは、ワード線ドライバ、ロウデコーダ等をさらに含む。さらに、メモリチップ１には、内部電圧生成回路、シーケンスコントローラ、ロジックコントローラ、アドレスレジスタ、入出力バッファ等を備えている。

内部電圧生成回路は、チャージポンプ回路によって外部電源よりも高い電位を発生させる昇圧回路や、ソース−フォロワ型降圧トランジスタ、外部電源から内部降圧電位を生成する回路、温度や電源電圧に依らず一定電位を発生させる基準電位発生回路としてのＢＧＲ（Ｂａｎｄ−Ｇａｐ−Ｒｅｆｅｒｅｎｃｅ）回路等を含む。

ロウデコーダおよびワード線ドライバは、ワード線ＷＬのいずれかを選択的に昇圧駆動する。カラムデコーダ、センス回路１０およびページバッファは、ビット線ＢＬのいずれかを選択的に降圧駆動し、選択されたビット線を介してメモリセルＭＣのデータを検出し（読み出し）、その読出しデータを一時的に格納する。また、カラムデコーダおよびページバッファは、書込みデータを一時的に格納し、その書込みデータを選択されたビット線を介してメモリセルＭＣへ書き込む。

アドレスレジスタは、入出力バッファを介してアドレス信号を受け取り、これを保持する。アドレスレジスタは、それぞれロウアドレス信号およびカラムアドレス信号をロウデコーダおよびカラムデコーダへ転送する。

ロジックコントローラは、チップイネーブル信号、コマンドイネーブル信号、アドレスラッチイネーブル信号、書込みイネーブル信号、読出しイネーブル信号等の制御信号に基づいて、コマンドまたはアドレス信号の入力を制御し、並びに、読出しデータまたは書込みデータの入出力を制御する。読出し動作または書込み動作はそのコマンドに従って実行される。

メモリセルＭＣは、それぞれビット線ＢＬとワード線ＷＬとの間に直列に接続された相変化型素子（例えば、ＰＣＭ）である。ＰＣＭは、電流を流すと、相変化膜が相転移し、それにより、ＰＣＭ素子は、低抵抗状態（ｓｅｔ状態）または高抵抗状態（ｒｅｓｅｔ状態）になる。これにより、ＰＣＭは、論理データを記憶することができる。例えば、低抵抗状態（ｓｅｔ状態）を“０”データとし、高抵抗状態（ｒｅｓｅｔ状態）を“１”データとすれば、ＰＣＭは、１ビットの論理データを格納することができる。

図２は、データ読出し動作におけるメモリセルＭＣとセンス回路１０との接続関係を示す等価回路図である。メモリチップ１は、センスアンプＳＡと、非選択メモリセルＭＣ０と、選択メモリセルＭＣ１と、非選択メモリセル（半選択メモリセル）ｈＭＣと、選択ビット線ｓＢＬと、非選択ビット線ｒＢＬと、選択ワード線ｓＷＬと、非選択ワード線ｕＷＬ、ｒＷＬと、プリチャージ回路ＰＲＣＨと、コントローラＣＮＴと、電圧源ｓＰＳ、ｒＰＳと、スイッチＳＷ＿ｓＭＵＸ、ＳＷ＿ｒＭＵＸ、ＳＷ＿ｓＳＡ、ＳＷ＿ｒＳＡ、ＳＷ＿ｓＰｒｅ、ＳＷ＿ｒＰｒｅ、ＳＷ＿ＥＱとを備えている。図２の構成要素は、図１のビット線コントローラＢＬＣ内のセンス回路１０またはスイッチ回路２０内に含まれている。スイッチＳＷ＿ｓＭＵＸ、ＳＷ＿ｒＭＵＸ、ＳＷ＿ｓＳＡ、ＳＷ＿ｒＳＡ、ＳＷ＿ｓＰｒｅ、ＳＷ＿ｒＰｒｅ、ＳＷ＿ＥＱは、いずれもＭＯＳ（Metal Oxide Semiconductor）トランジスタで構成されており、オン状態（導電状態）またはオフ状態（非導電状態）にすることができる。本実施形態では、スイッチＳＷ＿ｓＭＵＸ、ＳＷ＿ｒＭＵＸ、ＳＷ＿ｓＳＡ、ＳＷ＿ｒＳＡ、ＳＷ＿ｓＰｒｅ、ＳＷ＿ｒＰｒｅ、ＳＷ＿ＥＱは、全てＮ型ＭＯＳＦＥＴとするが、これらのスイッチの制御信号の符号を逆にすることによって、これらのスイッチの一部または全部は、Ｐ型ＭＯＳＦＥＴで構成することもできる。また、スイッチＳＷ＿ｓＭＵＸ、ＳＷ＿ｒＭＵＸは、オン状態およびオフ状態の他、オン状態とオフ状態との間の中間状態にすることができる。中間状態は、オフ状態よりも低抵抗であり、オン状態よりも高抵抗な半オン状態である。

センス回路１０は、複数のセンスアンプＳＡを含む。各センスアンプＳＡは、第１入力端子ｓＩＮ、第２入力端子ｒＩＮおよび出力端子ＯＵＴを備え、第１入力端子ｓＩＮの電圧と第２入力端子ｒＩＮの電圧とを比較してその電圧差を増幅して出力端子ＯＵＴから出力する。本実施形態では、第１入力端子ｓＩＮが選択メモリセルＭＣ１のデータに基づく電圧を受け取り、第２入力端子ｒＩＮがデータ“０”とデータ“１”との間の参照電圧を受け取る。センスアンプＳＡは、選択メモリセルＭＣ１のデータに基づく電圧と参照電圧とを比較して増幅し、出力端子ＯＵＴからそれらの電圧差を出力する。出力端子ＯＵＴからの電圧差のレベルによって、データの論理“０”または“１”が判別される。

センスアンプＳＡは、ビット線ＢＬに対応して設けられている。以下、ビット線ＢＬやそれに対応するメモリセルＭＣの配列をカラムともいう。各カラムのセンスアンプＳＡは、或るワード線ｓＷＬが選択されると、その選択ワード線ｓＷＬに交差する複数のビット線ＢＬに伝達されるデータをそれぞれ検出する。即ち、選択ワード線ｓＷＬと複数のビット線ＢＬとの交差領域に対応する複数のメモリセルＭＣが選択メモリセルＭＣ１となり、センスアンプＳＡは、それぞれに対応するカラムの選択メモリセルＭＣ１に格納されたデータを検出する。尚、図２では、１つのセンスアンプＳＡおよびそれに対応する１カラムのビット線（選択ビット線）ｓＢＬが図示されており、その他のカラムに対応するセンスアンプＳＡ等についての図示は省略されている。

センスアンプＳＡの第１入力端子ｓＩＮは、第３トランジスタＳＷ＿ｓＳＡを介してドライブ配線ｓＢＤＲＶに接続されており、第１トランジスタＳＷ＿ｓＭＵＸを介して選択ビット線ｓＢＬに接続されている。選択ビット線ｓＢＬと選択ワード線ｓＷＬとの間には、選択メモリセルＭＣ１が接続されている。これにより、データ読出し時に、センスアンプＳＡの第１入力端子ｓＩＮは、選択メモリセルＭＣ１に電気的に接続され得る。

一方、センスアンプＳＡの第２入力端子ｒＩＮは、参照電圧を入力するために、トランジスタＳＷ＿ｒＳＡを介してドライブ配線ｒＢＤＲＶに接続されている。また、ドライブ配線ｒＢＤＲＶは、トランジスタＳＷ＿ｒＭＵＸを介して非選択ビット線ｒＢＬに接続されている。非選択ビット線ｒＢＬと非選択ワード線ｒＷＬとの間には、非選択メモリセルＭＣ０が接続されている。トランジスタＳＷ＿ｒＭＵＸは、選択メモリセルＭＣ１のデータ読出し時においてオフ状態となっており、ドライブ配線ｒＢＤＲＶおよび第２入力端子ｒＩＮは、プリチャージ回路ＰＲＣＨによるプリチャージ電圧を維持しようとする。プリチャージ電圧は、第２入力端子ｒＩＮに伝達され参照電圧として用いられる。センスアンプＳＡは、第１入力端子ｓＩＮの電圧を第２入力端子ｒＩＮの参照電圧と比較して選択メモリセルＭＣ１のデータの論理を検出する。

ドライブ配線ｓＢＤＲＶ、ｒＢＤＲＶは、それぞれトランジスタＳＷ＿ｓＰｒｅ、ＳＷ＿ｒＰｒｅを介してプリチャージ回路ＰＲＣＨに共通に接続されている。プリチャージ回路ＰＲＣＨは、データの検出動作前に、選択ビット線ｓＢＬ、ドライブ配線ｓＢＤＲＶ、ｒＢＤＲＶおよび入力端子ｓＩＮ、ｒＩＮを参照電圧に充電する。データ検出最中においては、プリチャージスイッチＳＷ＿ｓＰｒｅ、ＳＷ＿ｒＰｒｅがともにオフ状態となり、プリチャージ回路ＰＲＣＨはドライブ配線ｓＢＤＲＶ、ｒＢＤＲＶから電気的に切断され、プリチャージは終了する。尚、プリチャージ回路ＰＲＣＨは、ドライブ配線ｓＢＤＲＶとドライブ配線ｒＢＤＲＶとを互いに異なる電圧に充電してもよい。この場合であっても、イコライジングスイッチＳＷ＿ＥＱがドライブ配線ｓＢＤＲＶの電圧とドライブ配線ｒＢＤＲＶの電圧とをほぼ等しくするので、その電圧を参照電圧とすればよい。

また、イコライジングスイッチＳＷ＿ＥＱがドライブ配線ｓＢＤＲＶとドライブ配線ｒＢＤＲＶとの間に接続されている。イコライジングスイッチＳＷ＿ＥＱは、データの検出動作前にドライブ配線ｓＢＤＲＶとドライブ配線ｒＢＤＲＶとを互いに電気的に接続して同電圧にする。データ検出中においては、イコライジングスイッチＳＷ＿ＥＱもオフ状態となり、ドライブ配線ｓＢＤＲＶは、選択メモリセルＭＣ１のデータに応じた電圧をセンスアンプＳＡへ伝達する。

第１トランジスタとしてのスイッチＳＷ＿ｓＭＵＸは、選択メモリセルＭＣ１とセンスアンプＳＡの第１入力端子ｓＩＮとの間の選択ビット線ｓＢＬに設けられており、選択ビット線ｓＢＬとドライブ配線ｓＢＤＲＶとの間を電気的に接続または切断する。

第３トランジスタとしてのスイッチＳＷ＿ｓＳＡは、スイッチＳＷ＿ｓＭＵＸ（またはドライブ配線ｓＢＤＲＶ）とセンスアンプＳＡの第１入力端子ｓＩＮとの間に接続されており、それらの間を電気的に接続または切断することができる。

また、第２入力端子ｒＩＮ側のスイッチＳＷ＿ｒＭＵＸは、非選択メモリセルＭＣ０とセンスアンプＳＡの第２入力端子ｒＩＮとの間の非選択ビット線ｒＢＬに設けられており、非選択ビット線ｒＢＬとドライブ配線ｒＢＤＲＶとの間を電気的に接続または切断する。

スイッチＳＷ＿ｒＳＡは、スイッチＳＷ＿ｒＭＵＸ（またはドライブ配線ｒＢＤＲＶ）とセンスアンプＳＡの第２入力端子ｒＩＮとの間に接続されており、それらの間を電気的に接続または切断する。

コントローラＣＮＴは、図２に示す各構成要素を制御する。例えば、コントローラＣＮＴは、スイッチＳＷ＿ｓＭＵＸ、ＳＷ＿ｒＭＵＸ、ＳＷ＿ｓＳＡ、ＳＷ＿ｒＳＡ、ＳＷ＿ｓＰｒｅ、ＳＷ＿ｒＰｒｅ、ＳＷ＿ＥＱのオン／オフを制御する。

電圧源ｓＰＳ、ｒＰＳは、スイッチＳＷ＿ｓＭＵＸ、ＳＷ＿ｒＭＵＸを中間状態にするために設けられた回路である。電圧源ｓＰＳ、ｒＰＳは、選択ワード線ｓＷＬの電圧を上げて（データ読出し動作を開始して）からデータ検出動作直前までスイッチＳＷ＿ｓＭＵＸ、ＳＷ＿ｒＭＵＸを中間状態にして、半選択メモリセルｈＭＣからのリーク電流をセンスアンプＳＡ側へ流す。これにより、半選択メモリセルｈＭＣからのリーク電流は、ドライブ配線ｓＢＤＲＶを介して排除される。プリチャージ期間中では、プリチャージ回路ＰＲＣＨがドライブ配線ｓＢＤＲＶを所定の参照電圧に維持しているため、リーク電流はプリチャージ回路ＰＲＣＨを介して排除される。電圧源ｓＰＳ、ｒＰＳの構成については、図５を参照して後で説明する。

ビット線ｓＢＬ、ｒＢＬ、ドライブ配線ｓＢＤＲＶ、ｒＢＤＲＶは、それぞれ寄生容量Ｃ＿ｓＢＬ、Ｃ＿ｒＢＬ、Ｃ＿ｓＢＤＲＶ、Ｃ＿ｒＢＤＲＶを有し、それぞれに蓄積された電荷量によって電圧が変わる。本実施形態では、ビット線ｓＢＬおよびドライブ配線ｓＢＤＲＶの容量を用いて選択メモリセルＭＣ１のデータに応じた電圧を第１入力端子ｓＩＮに伝達し、ドライブ配線ｒＢＤＲＶの容量を用いて参照電圧を第２入力端子ｒＩＮに伝達する。データ検出時には、ビット線ｓＢＬ、ｒＢＬをセンスアンプＳＡから電気的に切断し、センスアンプＳＡは、選択メモリセルＭＣ１のデータに応じた電圧を参照電圧と比較して検出する。このように、本実施形態によるメモリチップ１は、所謂、オープンビット線方式を用いてデータを読み出す。

例えば、非選択ビット線ｒＢＬおよび非選択ワード線ｒＷＬ、ｕＷＬの電圧は、例えば、接地電圧（０Ｖ）であるものとする。この場合、非選択ワード線と非選択ビット線との間に接続された非選択メモリセルＭＣ０には、電圧差がほとんど印加されない。また、上述の通り、第２入力端子ｒＩＮは、非選択メモリセルＭＣ０と切り離されており、プリチャージされた後、データ読出し時に参照電圧を維持する。

選択ビット線ｓＢＬの電圧はデータ読出し時に負電圧（例えば、−４Ｖ）に低下させ、選択ワード線ｓＷＬの電圧はデータ読出し時に正電圧（例えば、＋４Ｖ）に上昇させるものとする。これにより、選択メモリセルＭＣ１には、読出し電圧（例えば、８Ｖ）が印加され、選択メモリセルＭＣ１の抵抗状態（データの論理）に応じた読出し電流が選択メモリセルＭＣ１に流れる。選択メモリセルＭＣ１に流れる読出し電流によって選択ビット線ｓＢＬの電圧が変化する。センスアンプＳＡは、第２入力端子ｒＩＮの参照電圧に対する第１入力端子ｓＩＮの電圧変化を検出することによって、選択メモリセルＭＣ１のデータの論理を検出することができる。

ところで、選択ビット線ｓＢＬは、選択メモリセルＭＣ１の他、複数の非選択メモリセルｈＭＣに接続されている。第２メモリセルとしての非選択ビット線ｈＭＣは、選択ビット線ｓＢＬと複数の非選択ワード線ｕＷＬとの間に接続されており、選択ビット線ｓＢＬの電圧と非選択ワード線ｕＷＬの電圧とを受ける。例えば、選択ビット線ｓＢＬの電圧がデータ読出し時に負電圧（例えば、−４Ｖ）に低下し、非選択ワード線ｕＷＬの電圧が、例えば、０Ｖに維持されている場合、非選択メモリセルｈＭＣには、読出し電圧の半分の電圧（例えば、４Ｖ）が印加されることになる。

従って、非選択メモリセルｈＭＣは、半選択状態となっており、非選択ワード線と非選択ビット線との間に接続された非選択メモリセルよりも高い電圧差を受けている。本明細書では、非選択メモリセルｈＭＣを、非選択ワード線と非選択ビット線との間に接続された非選択メモリセルから区別するために、“半選択メモリセルｈＭＣ”と呼ぶ。半選択メモリセルｈＭＣには、選択メモリセルＭＣ１に印加される電圧差よりも小さいものの、或る程度の電圧差が印加される。従って、半選択メモリセルｈＭＣには、僅かながらリーク電流が流れる場合がある。このリーク電流は、選択ビット線ｓＢＬを流れる読出し電流と同様にセンスアンプＳＡ側へ流れ、選択ビット線ｓＢＬに蓄積される。

このように、選択ビット線ｓＢＬは、１つの選択メモリセルＭＣ１およびその他の複数の半選択メモリセルｈＭＣに接続されている。例えば、１つのビット線ＢＬに共通に接続されるメモリセルＭＣが２０４８個ある場合、即ち、１カラムのメモリセル数が２０４８である場合、選択ビット線ｓＢＬは、１つの選択メモリセルＭＣ１および２０４７個の半選択メモリセルｈＭＣに接続されることになる。

もし、２０４７個の半選択メモリセルｈＭＣのそれぞれに、０．１ｎＡのリーク電流が流れたとすると、半選択メモリセルｈＭＣからのリーク電流は、全体として約０．２μＡとなる。半選択メモリセルｈＭＣに電圧差が印加されている期間（読出し動作の期間）が約２０ｎｓとすると、約４ｆＦＶの電荷がリーク電流として選択ビット線ｓＢＬへ流れたとことになる。例えば、選択ビット線ｓＢＬの容量Ｃ＿ｓＢＬが２０ｆＦとすると、選択ビット線ｓＢＬは、リーク電流によって約０．２Ｖ上昇することになる。選択メモリセルＭＣ１のデータ“１”と“０”との電圧差が０．２Ｖとすると、半選択メモリセルｈＭＣからのリーク電流によって、データの論理が反転してしまうおそれがある。これでは、センス回路１０は、選択メモリセルＭＣ１のデータを正しく検出することができない。

そこで、本実施形態によれば、選択ビット線ｓＢＬの電圧を低下させかつ選択ワード線ｓＷＬの電圧を上昇させてから、データ検出動作直前まで、電圧源ｓＰＳがスイッチＳＷ＿ｓＭＵＸをオン状態とオフ状態との中間状態にする。即ち、選択メモリセルＭＣ１に読出し電圧を印加し、半選択メモリセルｈＭＣに半選択となる電圧差を印加してから、データ検出動作直前まで、電圧源ｓＰＳは、スイッチＳＷ＿ｓＭＵＸを中間状態にする。これにより、スイッチＳＷ＿ｓＭＵＸは、半選択メモリセルｈＭＣからのリーク電流を選択ビット線ｓＢＬから排除することができる。リーク電流は、プリチャージ回路ＰＲＣＨ等を介してセンス回路１０およびスイッチ回路２０の外部へ排除され得る。半選択メモリセルｈＭＣからのリーク電流に相当する電流を選択ビット線ｓＢＬから排除することによって、選択ビット線ｓＢＬには、選択メモリセルＭＣ１を流れた読出し電流を蓄積することができる。よって、選択ビット線ｓＢＬの電圧は、選択メモリセルＭＣ１のデータに応じた電圧となり得る。

その後、データ検出時に、コントローラは、選択ビット線ｓＢＬの電圧をセンスアンプＳＡへ伝達するためにスイッチＳＷ＿ｓＭＵＸを中間状態からオン状態にする。これにより、センスアンプＳＡは、選択メモリセルＭＣ１のデータを正確に検出することができる。

図３は、選択メモリセルＭＣ１のデータ読出し時における電圧−電流特性を示すグラフである。選択メモリセルＭＣ１は、例えば、ＰＣＭである。横軸は、選択メモリセルＭＣ１に印加されるセル電圧Ｖｃｅｌｌを示し、例えば、選択ビット線ｓＢＬと選択ワード線ｓＷＬとの電圧差にほぼ等しい。縦軸は、選択メモリセルＭＣ１に流れるセル電流Ｉｃｅｌｌを示す。

選択メモリセルＭＣ１がデータ“１”を格納している場合、セル電圧Ｖｃｅｌｌを接地電圧（例えば、０Ｖ）から上昇させていくと、セル電流Ｉｃｅｌｌは、セル電圧が閾値電圧Ｖｔ１０を超えたときに増大する。セル電圧Ｖｃｅｌｌが閾値電圧Ｖｔ１０よりも高い第１電圧Ｖｔ１を超えたときに、セル電流Ｉｃｅｌｌは電流Ｉ１に達する。セル電圧Ｖｃｅｌｌが第１電圧Ｖｔ１を超えた後、セル電圧Ｖｃｅｌｌを低下させていくと、セル電流Ｉｃｅｌｌは、閾値電圧Ｖｔ１０よりも低い閾値電圧Ｖｔ２０まで電流Ｉ１を維持し、閾値電圧Ｖｔ２０から低下し始め、閾値電圧Ｖｔ２０よりも低い第２電圧Ｖｔ２を下回ったときにほぼゼロまで減少する。このように、メモリセルＭＣは、電流−電圧特性においてヒステリシスを有し、セル電流Ｉｃｅｌｌが増加する閾値電圧Ｖｔ１０および第１電圧Ｖｔ１とセル電流Ｉｃｅｌｌが低下する閾値電圧Ｖｔ２０および第２電圧Ｖｔ２とが異なる。

このようなヒステリシスを有する場合、セル電圧Ｖｃｅｌｌを第１電圧Ｖｔ１まで上昇させてから低下させると、選択メモリセルＭＣ１は、第１電圧Ｖｔ１〜第２電圧Ｖｔ２においてセル電流Ｉｃｅｌｌを流す。

一方、選択メモリセルＭＣ１がデータ“０”を格納している場合、セル電圧Ｖｃｅｌｌを接地電圧（例えば、０Ｖ）から上昇させても、セル電流Ｉｃｅｌｌはさほど増大しない。従って、電流は、選択ビット線ｓＢＬにあまり流れない。これにより、選択ビット線ｓＢＬの電圧は、選択メモリセルＭＣ１に格納されたデータの論理に応じた電圧となる。

このように、選択メモリセルＭＣ１は、セル電圧Ｖｃｅｌｌが第１電圧Ｖｔ１を超えたときにデータに応じたセル電流Ｉｃｅｌｌを流し、セル電圧Ｖｃｅｌｌが第１電圧Ｖｔ１よりも低い第２電圧Ｖｔ２を下回ったときにセル電流Ｉｃｅｌｌを元に戻す。

センスアンプＳＡは、このような第１電圧Ｖｔ１から第２電圧Ｖｔ２まで低下する間に流れるセル電流Ｉｃｅｌｌの量によって生じる選択ビット線ｓＢＬの電圧に基づいて、選択メモリセルＭＣ１に格納されたデータの論理を検出する。

次に、メモリチップ１のデータ読出し動作について説明する。

図４は、データ読出し動作の一例を示すタイミング図である。横軸は、時間を示す。縦軸は、それぞれのゲート電圧または配線電圧を示す。

ｔ０において、スイッチＳＷ＿ｓＰｒｅ、ＳＷ＿ｒＰｒｅはオフ状態となっている。従って、この時点ではまだ、プリチャージは実行されていない。一方、スイッチＳＷ＿ＥＱは、オン状態となっており、ドライブ配線ｓＢＤＲＶとｒＢＤＲＶとは、同電圧にイコライズされている。また、スイッチＳＷ＿ｒＳＡはオン状態となっており、ドライブ配線ｒＢＤＲＶと第２入力端子ｒＩＮとを電気的に接続している。スイッチＳＷ＿ｓＳＡは、この時点では、オン／オフ状態のいずれでもよい。スイッチＳＷ＿ｓＭＵＸは、オン状態となっており、選択ビット線ｓＢＬとドライブ配線ｓＢＤＲＶとを電気的に接続している。これにより、選択ビット線ｓＢＬ、ドライブ配線ｓＢＤＲＶ、ｒＢＤＲＶ、第２入力端子ｒＩＮは、電気的に接続されており、同電圧にイコライズされている。しかし、選択ビット線ｓＢＬ、ドライブ配線ｓＢＤＲＶ、ｒＢＤＲＶ、第２入力端子ｒＩＮは、この時点で、プリチャージされておらず、電圧は不定状態である。よって、図４に示すように、ドライブ配線ｓＢＤＲＶの電圧は、不定となっている。

次に、ｔ１において、プリチャージスイッチＳＷ＿ｓＰｒｅ、ＳＷ＿ｒＰｒｅがオン状態になる。これにより、イコライズされている選択ビット線ｓＢＬ、ドライブ配線ｓＢＤＲＶ、ｒＢＤＲＶ、第２入力端子ｒＩＮの電圧は所定の参照電圧Ｖｒｅｆに充電される。

次に、ｔ２において、スイッチＳＷ＿ｓＭＵＸが中間状態となる。また、ビット線コントローラＢＬＣは、選択ビット線ｓＢＬの電圧を接地電圧から低下させる。例えば、ビット線コントローラＢＬＣは、選択ビット線ｓＢＬの電圧を接地電圧（例えば、０Ｖ）から負電圧（例えば、−４Ｖ）へ低下させる。

次に、ｔ３において、ワード線コントローラＷＬＣは、選択ワード線ｓＷＬの電圧を接地電圧（例えば、０Ｖ）から正電圧（例えば、＋４Ｖ）へ上昇させる。これにより、選択メモリセルＭＣ１に読出し電圧（例えば、８Ｖ）が印加され、電流が選択メモリセルＭＣ１を流れる。これにより、選択メモリセルＭＣ１のデータに応じた電流が選択ビット線ｓＢＬへ流れ、選択ビット線ｓＢＬの電圧が変化する。

ここで、上述の通り、半選択メモリセルｈＭＣのリーク電流が、選択メモリセルＭＣ１の読出し電流とともに、選択ビット線ｓＢＬに流れる。本実施形態では、スイッチＳＷ＿ｓＭＵＸが中間状態となっており、半選択メモリセルｈＭＣのリーク電流に相当する電流が選択ビット線ｓＢＬからドライブ配線ｓＢＤＲＶへ流れる。従って、図４のｓＢＬの実線Ｄａｔａ“０”ｐまたはＤａｔａ“１”ｐに示すように、データ“０”を伝達する選択ビット線ｓＢＬは、ほぼ負電圧（例えば、−４Ｖ）に維持され、データ“１”を伝達する選択ビット線ｓＢＬは、正電圧（例えば、＋４Ｖ）に接近する。このとき、ドライブ配線ｓＢＤＲＶはプリチャージ回路ＰＲＣＨに接続されているので、リーク電流は、プリチャージ回路ＰＲＣＨに排除され、ドライブ配線ｓＢＤＲＶは、参照電圧Ｖｒｅｆに維持される。

もし、スイッチＳＷ＿ｓＭＵＸがオフ状態である場合、半選択メモリセルｈＭＣのリーク電流に相当する電流は選択ビット線ｓＢＬからドライブ配線ｓＢＤＲＶへ流れず、選択ビット線ｓＢＬに蓄積されたままとなる。従って、図４のｓＢＬの破線Ｄａｔａ“０”ｃに示すように、データ“０”を伝達する選択ビット線ｓＢＬは、ほぼ負電圧（例えば、−４Ｖ）からリーク電流に従って上昇して参照電圧Ｖｒｅｆに接近する。また、Ｄａｔａ“１”ｃに示すように、データ“１”を伝達する選択ビット線ｓＢＬは、正電圧（例えば、＋４Ｖ）からさらにリーク電流に従って上昇する。

次に、ｔ４において、スイッチＳＷ＿ｓＰｒｅ、ＳＷ＿ｒＰｒｅがオフ状態になり、プリチャージ回路ＰＲＣＨによるプリチャージ動作が終了する。それとともに、スイッチＳＷ＿ｒＳＡがオフ状態になり、第２入力端子ｒＩＮがドライブ配線ｒＢＤＲＶから電気的に切断される。これにより、第２入力端子ｒＩＮは、参照電圧Ｖｒｅｆを維持する。

次に、ｔ５において、スイッチＳＷ＿ＥＱをオフ状態にするとともに、コントローラＣＮＴがスイッチＳＷ＿ｓＭＵＸを中間状態からオン状態にする。スイッチＳＷ＿ＥＱがオフ状態となることにより、ドライブ配線ｓＢＤＲＶがドライブ配線ｒＢＤＲＶから電気的に切断され、ドライブ配線ｓＢＤＲＶの容量が軽く（小さく）なる。これにより、選択ビット線ｓＢＬの電圧がドライブ配線ｓＢＤＲＶにより伝達されやすくなる。また、スイッチＳＷ＿ｓＭＵＸがオン状態になることにより、選択ビット線ｓＢＬがドライブ配線ｓＢＤＲＶに電気的に低抵抗で接続され、選択ビット線ｓＢＬの電圧がドライブ配線ｓＢＤＲＶへ伝達される。即ち、図４のｓＢＬの実線Ｄａｔａ“０”ｐは、ｓＢＤＲＶの実線Ｄａｔａ“０”ｐのように現れ、ｓＢＬの実線Ｄａｔａ“１”ｐは、ｓＢＤＲＶの実線Ｄａｔａ“１”ｐのように現れる。ドライブ配線ｓＢＤＲＶの実線Ｄａｔａ“０”ｐ、Ｄａｔａ“１”ｐは、半選択メモリセルｈＭＣからのリーク電流の影響が小さく、センスアンプＳＡは、参照電圧Ｖｒｅｆと比較することによって、データの論理を正確に検出することができる。

一方、もし、ｔ３〜ｔ４において、スイッチＳＷ＿ｓＭＵＸがオフ状態であった場合、ｔ５においてスイッチＳＷ＿ｓＭＵＸをオン状態にすると、図４のｓＢＬの破線Ｄａｔａ“０”ｃは、ｓＢＤＲＶの破線Ｄａｔａ“０”ｃのように現れ、ｓＢＬの破線Ｄａｔａ“１”ｃは、ｓＢＤＲＶの破線Ｄａｔａ“１”ｃのように現れる。ドライブ配線ｓＢＤＲＶの破線Ｄａｔａ“０”ｃ、Ｄａｔａ“１”ｃは、半選択メモリセルｈＭＣからのリーク電流の影響を大きく受けている。従って、データ“０”の電圧レベルが参照電圧Ｖｒｅｆに接近している。この場合、センスアンプＳＡは、データ“０”の論理を誤って検出するおそれがある。

次に、ｔ６において、スイッチＳＷ＿ｓＳＡがオン状態となり、第１入力端子ｓＩＮがドライブ配線ｓＢＤＲＶに電気的に接続される。これにより、ドライブ配線ｓＢＤＲＶにおいて発展した読出しデータに応じた電圧（読出し電圧）が第１入力端子ｓＩＮに伝達される。センスアンプＳＡは、第１入力端子ｓＩＮの読出し電圧を第２入力端子ｒＩＮの参照電圧Ｖｒｅｆと比較し、その電圧差を増幅して出力端子ＯＵＴから出力する。これにより、選択メモリセルＭＣ１に格納されていたデータの論理を読み出すことができる。

本実施形態によれば、選択メモリセルＭＣ１に読出し電圧を印加してからドライブ配線ｓＢＤＲＶでデータを発展させるまでの間（即ち、ｔ３〜ｔ５）、電圧源ｓＰＳは、スイッチＳＷ＿ｓＭＵＸを中間状態にする。これにより、スイッチＳＷ＿ｓＭＵＸは、半選択メモリセルｈＭＣからのリーク電流に相当する電流を選択ビット線ｓＢＬから排除することができる。その結果、選択ビット線ｓＢＬの電圧は、選択メモリセルＭＣ１のデータに応じた電圧となり、センスアンプＳＡが選択メモリセルＭＣ１のデータの論理を正確に検出することができる。

尚、電流Ｉｍｕｘは、スイッチＳＷ＿ｓＭＵＸのソース−ドレイン間を流れる電流である。電流Ｉｍｕｘは、半選択メモリセルｈＭＣからのリーク電流に、選択メモリセルＭＣ１からの読出し電流の一部を含んでいてもよい。この場合、リーク電流より大きな電流を選択ビット線ｓＢＬから排除するため、選択ビット線ｓＢＬにおいて、Ｄａｔａ“１”ｐの立ち上がりが若干遅くなる。しかし、最終的には、選択ビット線ｓＢＬの電圧は、Ｄａｔａ“１”ｐに達する。また、リーク電流は排除されているので、Ｄａｔａ“０”ｐは、立ち上がらない。従って、ｔ５のデータ検出開始のタイミングを若干遅くする必要があるかもしれないが、結果的にドライブ配線ｓＢＤＲＶの電圧は、Ｄａｔａ“１”ｐまたはＤａｔａ“０”ｐとなるため、センスアンプＳＡは、選択メモリセルＭＣ１のデータを正確に検出することができる。勿論、選択ビット線ｓＢＬに選択メモリセルＭＣ１からの電流を蓄積するために、電流Ｉｍｕｘは、半選択メモリセルｈＭＣからのリーク電流と選択メモリセルＭＣ１からの読出し電流との合計電流より小さくなければならない。

また、上記説明では、センスアンプＳＡは、第２入力端子ｒＩＮに参照電圧を入力し、第１入力端子ｓＩＮに入力される読出しデータの論理を検出している。逆に、センスアンプＳＡは、第１入力端子ｓＩＮに参照電圧を入力し、第２入力端子ｒＩＮに入力される読出しデータの論理を検出してもよい。この場合、図２のセンスアンプＳＡの右側のスイッチ（ＳＷ＿ｓＭＵＸ、ＳＷ＿ｓＳＡ）の動作と左側のスイッチ（ＳＷ＿ｒＭＵＸ、ＳＷ＿ｒＳＡ）の動作と交替すればよい。この場合、ｒＢＬが選択ビット線となり、ｒＷＬが選択ワード線となる。そして、メモリセルＭＣ０が選択メモリセルになる。

（電圧源ｓＰＳの構成）
次に、電圧源ｓＰＳの構成について説明する。電圧源ｒＰＳの構成は、電圧源ｓＰＳの構成と基本的に同じでよいので、ここではその説明を省略する。

図５は、電圧源ｓＰＳの構成の一例およびその周辺の構成を示す図である。電圧源ｓＰＳは、ミラートランジスタＴｍｒｒと、電流源ＣＳとを有し、スイッチＳＷ＿ｓＭＵＸのゲート電圧を生成する。スイッチＳＷ＿ｓＭＵＸは、Ｎ型ＭＯＳＦＥＴである。カレントミラー回路ＭＲＲは、スイッチＳＷ＿ｓＭＵＸと、ミラートランジスタＴｍｒｒと、電流源ＣＳとで構成されている。

第２トランジスタとしてのミラートランジスタＴｍｒｒのドレインＤ２およびゲートＧ２は、電流源ＣＳに接続されている。ミラートランジスタＴｍｒｒのソースＳ２は、低電圧源Ｖ２に接続されている。電流源ＣＳは、電流Ｉｍｒｒを流す定電流源である。電流源ＣＳの一端は、高電圧源Ｖ１に接続されている。電流源ＣＳの他端は、ミラートランジスタＴｍｒｒを介して低電圧源Ｖ２に接続されている。また、ミラートランジスタＴｍｒｒのゲートＧ２は、スイッチＳＷ＿ｓＭＵＸのゲートＧ１に接続されている。これにより、ミラートランジスタＴｍｒｒに流れる電流Ｉｍｒｒに対応した電流ＩｍｕｘがスイッチＳＷ＿ｓＭＵＸを流れる。

電流Ｉｍｕｘは、ミラートランジスタＴｍｒｒのサイズ（ゲート幅／ゲート長）ＳｍｒｒとスイッチＳＷ＿ｓＭＵＸのサイズ（ゲート幅／ゲート長）Ｓｍｕｘとの比Ｓｍｕｘ／Ｓｍｒｒ（以下、ミラー比Ｒｍｒｒともいう）を電流Ｉｍｒｒに乗算することによって得られる。即ち、Ｉｍｕｘは、式１で表すことができる。
Ｉｍｕｘ＝Ｒｍｒｒ×Ｉｍｒｒ （式１）

スイッチＳＷ＿ｓＭＵＸが半選択メモリセルｈＭＣからのリーク電流と同じだけの電流をＩｍｕｘとして流すためには、式１に基づいてＲｍｒｒ×Ｉｍｒｒをリーク電流と等しくすればよい。尚、電流Ｉｍｕｘが半選択メモリセルｈＭＣからのリーク電流と選択メモリセルＭＣ１からの読出し電流の一部とを含む場合には、Ｒｍｒｒ×Ｉｍｒｒは、リーク電流および読出し電流の一部の合計電流に等しくすればよい。以下、便宜的に、電流Ｉｍｕｘをリーク電流と等しくすることを想定して以下説明を続ける。

例えば、ミラートランジスタＴｍｒｒのサイズとスイッチＳＷ＿ｓＭＵＸのサイズとがほぼ等しい場合（即ち、ミラー比Ｒｍｒｒが約１である場合）、スイッチＳＷ＿ｓＭＵＸの電流Ｉｍｕｘは、ミラートランジスタＴｍｒｒの電流Ｉｍｒｒとほぼ等しくなる。この場合、電流源ＣＳが半選択メモリセルｈＭＣからのリーク電流と同じ電流を電流ＩｍｒｒとしてミラートランジスタＴｍｒｒに流せば、スイッチＳＷ＿ｓＭＵＸにリーク電流とほぼ同じ電流Ｉｍｕｘが流れることになる。これにより、スイッチＳＷ＿ｓＭＵＸは、リーク電流とほぼ同じだけ電流を選択ビット線ｓＢＬからドライブ配線ｓＢＤＲＶへ流すことができる。リーク電流とほぼ同じだけの電流を選択ビット線ｓＢＬから排除すれば、選択ビット線ｓＢＬは、選択メモリセルＭＣ１に流れる読出し電流をほぼ正確に蓄積することができ、選択メモリセルＭＣ１のデータに応じた電圧を保持することができる。

例えば、スイッチＳＷ＿ｓＭＵＸのサイズがミラートランジスタＴｍｒｒのサイズのｎ倍（ｎは正数）である場合（ミラー比Ｒｍｒｒが約ｎである場合）、スイッチＳＷ＿ｓＭＵＸの電流Ｉｍｕｘは、ミラートランジスタＴｍｒｒの電流Ｉｍｒｒのｎ倍（ｎ×Ｉｍｒｒ）となる。この場合、電流Ｉｍｕｘをリーク電流とほぼ同じ電流にするためには、電流源ＣＳは、リーク電流の１／ｎの電流を電流ＩｍｒｒとしてミラートランジスタＴｍｒｒに流せばよいことになる。これにより、スイッチＳＷ＿ｓＭＵＸは、リーク電流とほぼ同じだけ電流を選択ビット線ｓＢＬからドライブ配線ｓＢＤＲＶへ流すことができる。その結果、選択ビット線ｓＢＬは、選択メモリセルＭＣ１に流れる読出し電流をほぼ正確に蓄積することができ、選択メモリセルＭＣ１のデータに応じた電圧を保持することができる。

図６は、図５の電圧源ｓＰＳを用いたミラー回路ＭＲＲのより詳細な構成例を示す図である。この例では、電流源ＣＳとしてダミーセルｄＭＣを用いている。ダミーセルｄＭＣは、選択メモリセルＭＣ１を含まない非選択のカラムのメモリセルＭＣである。従って、ダミーセルｄＭＣは、任意の非選択ビット線に接続されデータの格納に用いられる通常のメモリセルＭＣであってもよく、あるいは、メモリセルＭＣと同一構成を有するものの、データの格納には用いられていないメモリセルであってもよい。また、高電圧源Ｖ１として非選択ワード線ｕＷＬ、ｒＷＬの電圧を用い、低電圧源Ｖ２として選択ビット線ｓＢＬの電圧を用いている。

ミラートランジスタＴｍｒｒは、非選択ワード線ｕＷＬまたはそれとほぼ同電圧の第３配線ｕＷＬ２（以下、非選択ワード線ｕＷＬまたはｕＷＬ２ともいう）と選択ビット線ｓＢＬとほぼ同電圧の第４配線ＰＳｓＢＬ（以下、配線ＰＳｓＢＬともいう）との間に設けられている。より詳細には、ミラートランジスタＴｍｒｒのドレインＤ２およびゲートＧ２は、ダミーセルｄＭＣを介して非選択ワード線ｕＷＬまたはｕＷＬ２に接続されており、かつ、スイッチＳＷ＿ｓＭＵＸのゲートＧ１にも接続されている。ミラートランジスタＴｍｒｒのソースＳ２は、配線ＰＳｓＢＬに接続されている。尚、第３配線ｕＷＬ２は、非選択ワード線ｕＷＬとほぼ同電圧に設定されているが、非選択ワード線ｕＷＬとは異なる配線である。第４配線ＰＳｓＢＬは、選択ビット線ｓＢＬとほぼ同電圧に設定されているが、選択ビット線ｓＢＬとは異なる配線であり、例えば、選択ビット線ｓＢＬとほぼ同電圧の電源配線である。

図７は、カレントミラー回路ＭＲＲとメモリセルアレイＭＣＡとの接続関係の一例を示す概略図である。この例では、メモリセルアレイＭＣＡにおける選択メモリセルＭＣ１のデータを検出するために、同一メモリセルアレイＭＣＡ内の他のビット線ｓＢＬ３および非選択ワード線ｕＷＬ１に接続されたダミーセルｄＭＣを電流源ＣＳとして用いる。ビット線ｓＢＬ３は、選択ビット線ｓＢＬ１と異なるカラムにあるが、選択ビット線ｓＢＬ１とほぼ同電圧に設定されている。従って、ビット線ｓＢＬ３と非選択ワード線ｕＷＬ１に接続されたダミーセルｄＭＣは、半選択メモリセルｈＭＣと同様にリーク電流を流す。ビット線ｓＢＬ３と選択ワード線ｓＷＬ１に接続されたダミーセルｄＭＣ１は高抵抗状態（ｒｅｓｅｔ状態）となっている。これにより、ダミーセルｄＭＣ１にはほとんど電流がながれず、ビット線ｓＢＬ３には、ダミーセルｄＭＣからのリーク電流が主として流れることになる。ビット線ｓＢＬ３における電流が電流Ｉｍｒｒとなる。

このように、電流源ＣＳとしてのダミーセルｄＭＣは、電流Ｉｍｒｒを流す定電流源である。ダミーセルｄＭＣは、非選択ワード線ｕＷＬ１と選択ビット線ｓＢＬ３との間に設けられており、ミラートランジスタＴｍｒｒに対して直列接続されている。より詳細には、ダミーセルｄＭＣの一端は、ミラートランジスタＴｍｒｒを介して選択ビット線ｓＢＬ３に接続されている。ダミーセルｄＭＣの他端は、非選択ワード線ｕＷＬ１に接続されている。

ダミーセルｄＭＣは、データの格納には用いられていないメモリセルである場合、メモリセルアレイＭＣＡの端部に設けられていることがある。また、電流源ＣＳは、複数のダミーセルｄＭＣを含む場合がある。この場合、複数のダミーセルｄＭＣは、互いに並列接続され、ミラートランジスタＴｍｒｒに直列に接続されている。
本実施形態では、配線ＰＳｓＢＬは、選択ビット線ｓＢＬ１とほぼ同電圧の電源配線である。ミラートランジスタＴｍｒｒのソースＳ２は、電源配線ＰＳｓＢＬに接続され、選択ビット線ｓＢＬ１とほぼ同電圧を受けている。

ここで、ミラートランジスタＴｍｒｒがオン状態である場合、ダミーセルｄＭＣは、半選択メモリセルｈＭＣと同様に、非選択ワード線ｕＷＬ、ｒＷＬとビット線ｓＢＬ３との間に接続され半選択状態となる。従って、この場合、ダミーセルｄＭＣは、半選択メモリセルｈＭＣとほぼ同じリーク電流を流す。また、電流Ｉｍｒｒは、並列接続されるダミーセルｄＭＣの個数に依って設定され得る。

上述の通り、電流Ｉｍｕｘを半選択メモリセルｈＭＣからのリーク電流とほぼ等しくにするためには、式１に基づいてＲｍｒｒ×Ｉｍｒｒを半選択メモリセルｈＭＣからのリーク電流と等しくすればよい。従って、ミラー比Ｒｍｒｒに基づいて、所望の電流Ｉｍｒｒが得られるように並列接続されるダミーセルｄＭＣの個数を設定する。これにより、電流Ｉｍｕｘを半選択メモリセルｈＭＣからのリーク電流とほぼ等しくすることができる。

例えば、ミラー比Ｒｍｒｒが約１である場合、スイッチＳＷ＿ｓＭＵＸの電流Ｉｍｕｘは、ミラートランジスタＴｍｒｒの電流Ｉｍｒｒとほぼ等しくなる。電流源ＣＳが半選択メモリセルｈＭＣからのリーク電流と同じ電流を電流Ｉｍｒｒとして流せばよい。この場合、並列接続されるダミーセルｄＭＣの個数は、選択ビット線ｓＢＬに接続された半選択メモリセルｈＭＣの個数と等しくすればよい。これにより、スイッチＳＷ＿ｓＭＵＸは、リーク電流とほぼ等しい電流をＩｍｕｘとして選択ビット線ｓＢＬからドライブ配線ｓＢＤＲＶへ流すことができる。その結果、選択ビット線ｓＢＬは、選択メモリセルＭＣ１に流れる読出し電流をほぼ正確に蓄積することができ、選択メモリセルＭＣ１のデータに応じた電圧を保持することができる。

一般化して、ミラー比Ｒｍｒｒが約ｎである場合、スイッチＳＷ＿ｓＭＵＸの電流Ｉｍｕｘは、ミラートランジスタＴｍｒｒの電流Ｉｍｒｒのｎ倍（ｎ×Ｉｍｒｒ）となる。この場合、電流Ｉｍｕｘをリーク電流とほぼ同じ電流にするためには、電流源ＣＳは、リーク電流の１／ｎの電流を電流ＩｍｒｒとしてミラートランジスタＴｍｒｒに流せばよい。従って、並列接続されるダミーセルｄＭＣの個数は、選択ビット線ｓＢＬに接続された半選択メモリセルｈＭＣの個数の１／ｎと等しくすればよい。これにより、スイッチＳＷ＿ｓＭＵＸは、リーク電流とほぼ等しい電流をＩｍｕｘとして選択ビット線ｓＢＬからドライブ配線ｓＢＤＲＶへ流すことができる。その結果、選択ビット線ｓＢＬは、選択メモリセルＭＣ１に流れる読出し電流をほぼ正確に蓄積することができ、選択メモリセルＭＣ１のデータに応じた電圧を保持することができる。

図８は、カレントミラー回路ＭＲＲとメモリセルアレイＭＣＡとの接続関係の他の例を示す概略図である。この例では、第１メモリセルアレイＭＣＡ１における選択メモリセルＭＣ１のデータを検出するために、第１メモリセルアレイＭＣＡ１と異なる第２メモリセルアレイＭＣＡ２に設けられた選択ビット線ｓＢＬ２および非選択ワード線ｕＷＬ２に接続されたダミーセルｄＭＣを電流源ＣＳとして用いる。

尚、メモリセルアレイＭＣＡ１、ＭＣＡ２を互いに区別するために、便宜的に、第１メモリセルアレイＭＣＡ１に設けられた選択ワード線、選択ビット線、非選択ワード線および非選択ビット線は、それぞれｓＷＬ１、ｓＢＬ１、ｕＷＬ１およびｕＢＬ１と示す。第２メモリセルアレイＭＣＡ２に設けられた選択ビット線とほぼ同電圧のビット線、非選択ワード線とほぼ同電圧のワード線および非選択ビット線とほぼ同電圧のビット線は、それぞれｓＢＬ２、ｕＷＬ２およびｕＢＬ２と示す。

第２メモリセルアレイＭＣＡ２のビット線ｓＢＬ２、ワード線ｕＷＬ２およびビット線ｕＢＬ２は、それぞれ第１メモリセルアレイＭＣＡ１の選択ビット線ｓＢＬ１、非選択ワード線ｕＷＬ１および非選択ビット線ｕＢＬ１の電圧とほぼ同電圧である。

また、メモリセルアレイＭＣＡ１、ＭＣＡ２は、ダミーセルｄＭＣと半選択メモリセルｈＭＣとの構成がほぼ等しくなるように、同一のメモリチップ１内に設けられている。例えば、メモリセルアレイＭＣＡ１、ＭＣＡ２は、メモリチップ１内において隣り合うアレイであり、電圧源ｓＰＳおよびセンスアンプＳＡは、メモリセルアレイＭＣＡ１とメモリセルアレイＭＣＡ２との間に配置されている。これにより、メモリセルアレイＭＣＡ１、ＭＣＡ２におけるプロセスばらつき等のばらつきを抑制することができる。また、電圧源ｓＰＳおよびセンスアンプＳＡとメモリセルアレイＭＣＡ１、ＭＣＡ２との間の距離を短くし、それらを接続する配線（図示せず）を短くすることができる。

メモリセルアレイＭＣＡ１において、選択メモリセルＭＣ１は、選択ビット線ｓＢＬ１と選択ワード線ｓＷＬ１とに接続されたメモリセルである。半選択メモリセルｈＭＣは、選択ビット線ｓＢＬ１と非選択ワード線ｕＷＬ１とに接続されたメモリセルである。その他のメモリセルは、非選択メモリセルＭＣ０である。例えば、１カラムに２０４８のメモリセルＭＣが含まれているものとする。この場合、２０４８のメモリセルＭＣのうち、１つのメモリセルが選択メモリセルＭＣ１であり、その他の２０４７のメモリセルが半選択メモリセルｈＭＣである。

メモリセルアレイＭＣＡ２において、ダミーセルｄＭＣは、非選択ワード線ｕＷＬ１とほぼ同電圧のワード線ｕＷＬ２と選択ビット線ｓＢＬ１とほぼ同電圧のビット線ｓＢＬ２に接続されたメモリセルである。全ワード線ｕＷＬ２がメモリセルアレイＭＣＡ１の非選択ワード線ｕＷＬ１とほぼ同電圧である場合、選択された１カラムに２０４８のメモリセルＭＣがダミーセルｄＭＣとなる。従って、ダミーセルｄＭＣの個数は、半選択メモリセルｈＭＣの個数にほぼ等しい。また、ダミーセルｄＭＣは、半選択メモリセルｈＭＣと同様に、非選択ワード線ｕＷＬ１とほぼ同電圧のワード線ｕＷＬ２と選択ビット線ｓＢＬとほぼ同電圧のビット線ｓＢＬ２との間に接続されている。従って、電流Ｉｍｒｒは、半選択メモリセルｈＭＣのリーク電流とほぼ等しくなる。よって、ミラー比Ｒｍｒｒを１にして、スイッチＳＷ＿ｓＭＵＸが電流Ｉｍｒｒとほぼ等しい電流をＩｍｕｘとして流せばよい。その結果、選択ビット線ｓＢＬ１は、選択メモリセルＭＣ１に流れる読出し電流をほぼ正確に蓄積することができ、選択メモリセルＭＣ１のデータに応じた電圧を保持することができる。

また、ミラー回路ＭＲＲは半選択メモリセルｈＭＣとほぼ同じ構成のダミーセルｄＭＣで構成され、かつ、半選択メモリセルｈＭＣおよびダミーセルｄＭＣは同一メモリチップ１内に設けられている。これにより、半選択メモリセルｈＭＣとダミーセルｄＭＣとの間のプロセスばらつき等のばらつきが抑制され、スイッチＳＷ＿ｓＭＵＸは、リーク電流をより正確に流すことができる。

図９は、複数のスイッチＳＷ＿ｓＭＵＸに対して共通に設けられた電圧源ｓＰＳの構成図である。図９に示すように、１つの電圧源ｓＰＳが、複数のスイッチＳＷ＿ｓＭＵＸに対して共通に設けられていてもよい。このようにしても、複数のスイッチＳＷ＿ｓＭＵＸは、電圧源ｓＰＳから所定の電圧を受けて、電流Ｉｍｒｒに応じた電流Ｉｍｕｘをそれぞれ流すことができる。１つの電圧源ｓＰＳを複数のスイッチＳＷ＿ｓＭＵＸに共通に設けることによって、メモリチップ１の面積の増大を抑制することができる。勿論、メモリチップ１の面積の増大を考慮する必要がなければ、電圧源ｓＰＳは、各スイッチＳＷ＿ｓＭＵＸに対応してスイッチＳＷ＿ｓＭＵＸと同数だけ設けてもよい。各電圧源ｓＰＳは、複数のメモリセルアレイに対応して設けられていてもよく、あるいは、バンク等の読出し動作の単位に対応して設けられてもよい。さらに、電圧源ｓＰＳは、メモリチップ１に対して１つ設けられていてもよい。

電圧源ｓＰＳとスイッチＳＷ＿ｓＭＵＸとの配線距離が長くなる場合には、図９に示すようにバッファＢＵＦを電圧源ｓＰＳとスイッチＳＷ＿ｓＭＵＸとの間の配線に設けてもよい。バッファＢＵＦは、電圧源ｓＰＳからの出力電圧の減衰を抑制し、ノイズ耐性を向上させることができる。

以上のように、本実施形態によるメモリチップ１は、選択メモリセルＭＣ１に読出し電圧を印加しているときに、スイッチＳＷ＿ｓＭＵＸを中間状態にして半選択メモリセルｈＭＣからのリーク電流を選択ビット線ｓＢＬから排除する。その後、センス回路１０がデータを検出するときに、スイッチＳＷ＿ｓＭＵＸは、中間状態からオン状態となり、選択ビット線ｓＢＬをドライブ配線ｓＢＤＲＶに接続して選択ビット線ｓＢＬの電圧をセンス回路１０側のドライブ配線ｓＢＤＲＶへ伝達する。このとき、半選択メモリセルｈＭＣからのリーク電流は、選択ビット線ｓＢＬから排除されているので、選択メモリセルＭＣ１のデータに応じた電流が選択ビット線ｓＢＬに蓄積されており、そのデータに応じた電圧がセンス回路１０へ正確に伝達され得る。その結果、センス回路１０は、選択メモリセルＭＣ１に格納されたデータを正確に検出することができる。

また、本実施形態によれば、図３のようなヒステリシス特性を有するメモリセル（例えば、ＰＣＭ）を用いている。この場合、セル電圧Ｖｃｅｌｌが第１電圧Ｖｔ１から第２電圧Ｖｔ２まで低下する間に、データの論理に応じて異なるセル電流Ｉｃｅｌｌが流れる。これにより、センス回路１０は、選択ビット線ｓＢＬに蓄積された電荷量の相違に応じた電圧を検出することによってデータを検出することができる。

（変形例１）
図１０は、変形例１の構成例を示す図である。上記実施形態では、電圧源ｓＰＳは、ミラー回路ＭＲＲで構成されている。これに対し、電圧源ｓＰＳは、上記ＢＧＲ回路でもよい。ＢＧＲ回路は、温度や電源電圧に依らない一定電圧をスイッチＳＷ＿ｓＭＵＸのゲートに出力する。この場合、半選択メモリセルｈＭＣのリーク電流は予め測定され、スイッチＳＷ＿ｓＭＵＸがそのリーク電流とほぼ等しい電流をＩｍｕｘとして流すように、ＢＧＲ回路の出力電圧は調節される。このように、ミラー回路ＭＲＲに代えて、ＢＧＲ回路を電圧源ｓＰＳとして用いても、本実施形態の効果は失われない。

さらに、電圧源ｓＰＳは、メモリセルＭＣと同様の温度特性を有する電流源であってもよい。これにより、スイッチＳＷ＿ｓＭＵＸは、半選択メモリセルｈＭＣのリーク電流により近い電流をＩｍｕｘとして流すことができる。

（変形例２）
図１１は、変形例２の構成例を示す図である。上記実施形態では、電圧源ｓＰＳは、スイッチＳＷ＿ｓＭＵＸのゲートに電圧を印加している。これに対し、変形例２では、電圧源ｓＰＳは、スイッチＳＷ＿ｓＭＵＸのボディ側（基板側）に電圧Ｖｂ（基板電圧またはバックバイアス）を印加している。この場合、スイッチＳＷ＿ｓＭＵＸのゲートは、低電圧源Ｖ２に接続される。基板電圧Ｖｂは、低電圧源Ｖ２よりも高い電圧である。基板電圧Ｖｂを印加することによって、スイッチＳＷ＿ｓＭＵＸの閾値電圧が低下し、例えば、閾値電圧が０Ｖとなる。これにより、ゲート電圧が低電圧源Ｖ２であっても、スイッチＳＷ＿ｓＭＵＸは、中間状態またはオン状態になり得る。このように、電圧源ｓＰＳは、基板電圧ＶｂでスイッチＳＷ＿ｓＭＵＸを制御してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ メモリチップ、ＷＬ ワード線、ＢＬ ビット線、ＭＣＡ メモリセルアレイ、ＷＬＣ ワード線コントローラ、ＢＬＣ ビット線コントローラ、ＳＡ センスアンプ、ＭＣ０ 非選択メモリセル、ＭＣ１ 選択メモリセル、ｈＭＣ半選択メモリセル、ｓＢＬ 選択ビット線と、ｒＢＬ，ｕＢＬ 非選択ビット線、ｓＷＬ，ｕＷＬ 選択ワード線、ＰＲＣＨ プリチャージ回路、ＣＮＴ コントローラ、ｓＰＳ，ｒＰＳ 電圧源、ＳＷ＿ｓＭＵＸ，ＳＷ＿ｒＭＵＸ，ＳＷ＿ｓＳＡ，ＳＷ＿ｒＳＡ，ＳＷ＿ｓＰｒｅ，ＳＷ＿ｒＰｒｅ，ＳＷ＿ＥＱ スイッチ

Claims (8)

1. 複数の第１配線と、
   複数の第２配線と、
   前記第１配線と前記第２配線との交差領域に対応して設けられたメモリセルと、
   前記メモリセルに格納されたデータを検出する検出回路と、
   前記メモリセルと前記検出回路との間の前記第２配線に設けられた第１トランジスタと、
   データ読出し動作において、前記第１配線から選択的に駆動される選択第１配線および前記第２配線から選択的に駆動される選択第２配線に接続された第１メモリセルに読出し電圧を印加しているときに、前記選択第２配線に設けられた前記第１トランジスタをオン状態とオフ状態との間の中間状態にし、その後、前記選択第２配線に設けられた前記第１トランジスタをオン状態にして前記選択第２配線の電圧を前記検出回路へ伝達するコントローラとを備えた半導体記憶装置。
2. 前記第１メモリセルは、該第１メモリセルに接続された前記第１および第２配線の電圧差が第１電圧を超えたときに前記データに応じた電流を流し、該電圧差が前記第１電圧よりも低い第２電圧を下回ったときに前記データに応じた電流を減少させ、
   前記検出回路は、前記第１電圧から前記第２電圧まで低下する間に前記第１メモリセルに流れる電流量に基づいて、前記第１メモリセルに格納されたデータを検出する、請求項１に記載の半導体記憶装置。
3. 前記第１トランジスタは、前記中間状態のときに、前記メモリセルのうち前記選択第２配線に接続されかつ前記選択第１配線以外の非選択第１配線に接続された第２メモリセルに流れるリーク電流を前記検出回路側へ流す、請求項１または請求項２に記載の半導体記憶装置。
4. ゲートが前記第１トランジスタのゲートに接続された第２トランジスタと、
   前記第２トランジスタに対して直列接続された電流源と、をさらに備えた請求項３に記載の半導体記憶装置。
5. 前記第１トランジスタのサイズと前記第２トランジスタのサイズとの比をＲｍｒｒとし、前記第１トランジスタに流れる電流をＩｍｕｘとし、前記第２トランジスタに流れる電流をＩｍｒｒとすると、式１が成り立つ、
   Ｉｍｕｘ＝Ｒｍｒｒ×Ｉｍｒｒ （式１）
   請求項４に記載の半導体記憶装置。
6. 前記電流源は、前記非選択第１配線とほぼ同電圧の第３配線と、前記選択第２配線とほぼ同電圧の第４配線との間に接続された第３メモリセルである、請求項４または請求項５に記載の半導体記憶装置。
7. 前記第３メモリセルは、前記第２メモリセルとほぼ同じ構成を有する、請求項６に記載の半導体記憶装置。
8. 複数の第１配線と、
   複数の第２配線と、
   前記第１配線と前記第２配線との交差領域に対応して設けられたメモリセルと、
   前記メモリセルに格納されたデータを検出する検出回路と、
   前記メモリセルと前記検出回路との間の前記第２配線に設けられた第１トランジスタと、
   ゲートが前記第１トランジスタのゲートに接続され、前記第１トランジスタをオン状態、オフ状態およびそれらの間の中間状態のいずれかに切り替え可能な第２トランジスタと、
   前記第２トランジスタに対して直列接続された電流源と、を備えた半導体記憶装置。

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