JP7351156B2 - 回路装置、電気光学装置及び電子機器 - Google Patents

Description

本発明は、回路装置、電気光学装置及び電子機器等に関する。

トランジスターを用いたスイッチにおいて、スイッチがオフになる際にフィードスルーノイズが発生することが知られている。トランジスターのゲート電圧が変化した際に、トランジスターの寄生容量を介してトランジスターのソース又はドレインに対して電荷排出又は電荷注入が発生することで、フィードスルーノイズが発生する。このフィードスルーノイズは、トランジスターを用いたスイッチを含む様々な回路において発生する可能性があり、その回路における信号精度に影響する。

特許文献１には、トランジスターを用いたスイッチを含む表示ドライバーが開示されている。特許文献１の表示ドライバーは、Ｄ／Ａ変換回路とアンプ回路とスイッチとキャパシター駆動回路とキャパシター回路とを含む。Ｄ／Ａ変換回路は階調データをＤ／Ａ変換してアンプ回路の入力ノードにＤ／Ａ変換電圧を出力し、アンプ回路は、Ｄ／Ａ変換電圧に基づいて電気光学パネルを駆動する。この駆動の前に、アンプ回路の入力ノードとキャパシター回路との間に設けられたスイッチが所定期間オンになる。そして、キャパシター駆動回路が、階調データに基づく電圧をキャパシター回路へ出力することで、キャパシター回路とアンプ回路の入力ノードの寄生容量との間で電荷再分配が生じる。この電荷再分配によって、アンプ回路の入力ノードがＤ／Ａ変換電圧付近までアシスト駆動され、その後にＤ／Ａ変換回路がＤ／Ａ変換電圧を出力することで、アンプ回路の入力ノードが高速にＤ／Ａ変換電圧に到達する。

特開２０１６－９０８８１号公報

トランジスターを用いたスイッチとして、Ｐ型トランジスターとＮ型トランジスターを並列接続したトランスファーゲートが知られている。スイッチがオフになるとき、Ｐ型トランジスターのゲート電圧はローレベルからハイレベルとなり、Ｎ型トランジスターのゲート電圧はハイレベルからローレベルとなる。このため、両トランジスターのトランジスターサイズ、即ち両トランジスターの寄生容量を揃えておくことで、フィードスルーノイズが打ち消し合うと考えられる。

しかしながら、トランジスターのソース電圧及びドレイン電圧に応じてソース－基板間及びドレイン－基板間の寄生容量が変動し、この変動の特性はＰ型トランジスターとＮ型トランジスターで逆になっている。このため、スイッチへの入力電圧が高い場合には、Ｐ型トランジスターの寄生容量の方が大きく、スイッチへの入力電圧が低い場合には、Ｎ型トランジスターの寄生容量の方が大きくなる。このため、Ｐ型トランジスター及びＮ型トランジスターのフィードスルーノイズが打ち消し合わず、スイッチへの入力電圧が高い場合には電荷注入が生じ、スイッチへの入力電圧が低い場合には電荷排出が生じるという課題がある。

例えば特許文献１では、スイッチの入力電圧は、Ｄ／Ａ変換回路が出力するＤ／Ａ変換電圧とほぼ同じである。Ｄ／Ａ変換回路が出力する電圧は階調データに応じて変化するので、その変化に応じてスイッチのフィードスルーノイズも変化する。このようなフィードスルーノイズがアンプ回路の出力に影響し、結果として画素の書き込み電圧に影響を与えることで、表示品質に影響を与える可能性がある。

本開示の一態様は、入力ノードと出力ノードの間に並列接続されるＰ型トランジスター及びＮ型トランジスターを有し、前記入力ノードに入力信号が入力され、前記出力ノードに出力信号を出力するトランスファーゲートと、前記トランスファーゲートを制御する制御回路と、を含み、前記制御回路は、前記トランスファーゲートがオフするタイミングにおいて前記入力信号の電圧が第１電圧範囲であるとき、前記Ｎ型トランジスターのサイズに対する前記Ｐ型トランジスターのサイズの比であるトランジスターサイズ比を第１とし、前記トランスファーゲートがオフするタイミングにおいて前記入力信号の電圧が前記第１電圧範囲より低い第２電圧範囲であるとき、前記トランジスターサイズ比を、前記第１より大きい第２とするように制御する回路装置に関係する。

回路装置の第１構成例。 回路装置の第１構成例の動作を説明する波形図。 Ｐ型トランジスターの電圧容量特性と、Ｎ型トランジスターの電圧容量特性。 トランスファーゲートから発生するフィードスルーノイズのシミュレーション波形。 スイッチ回路の第１構成例。 スイッチ回路の第１構成例における第１動作例を説明する波形図。 スイッチ回路の第１構成例における第１動作例を説明する波形図。 Ｐ型サブトランジスター及びＮ型サブトランジスターのサイズの例。 スイッチ回路の第１構成例における第２動作例を説明する図。 スイッチ回路の第２構成例。 スイッチ回路の第２構成例における動作を説明する波形図。 回路装置の第２構成例。 回路装置の第３構成例。 判定回路の動作を説明する波形図。 判定回路の動作を説明する波形図。 キャリブレーションの手順を示すフローチャート。 回路装置の第４構成例。 電気光学装置の構成例。 電子機器の構成例

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．回路装置
図１は、スイッチ回路４５を含む回路装置１００の第１構成例である。回路装置１００は、制御回路３５とスイッチ回路４５と基準電圧生成回路６０とＤ／Ａ変換回路７０とアンプ回路８０と出力回路８５とスイッチＳＷＡＭとを含む。スイッチ回路４５はトランスファーゲート１５を含む。なお、ここではスイッチ回路４５を表示ドライバーに用いた例を説明するが、スイッチ回路４５の適用対象はこれに限定されない。例えば、後述するサンプルホールド回路にスイッチ回路４５を適用できる。

回路装置１００は、ＩＣ（Integrated Circuit）と呼ばれる集積回路装置である。例えば回路装置１００は、半導体プロセスにより製造されるＩＣであり、半導体基板上に回路素子が形成された半導体チップである。

制御回路３５は、トランスファーゲート１５のオンオフを制御する。また、後述するように制御回路３５はスイッチ回路４５に対してフィードスルーノイズ低減制御を行う。また制御回路３５は、Ｄ／Ａ変換回路７０と出力回路８５に表示データＧＤ［９：０］を出力する。表示データＧＤ［９：０］を入力データとも呼ぶ。ここではＤ／Ａ変換回路７０と出力回路８５に同じデータが入力されるものとするが、Ｄ／Ａ変換回路７０に入力されるデータと出力回路８５に入力されるデータとは異なっていてもよい。即ち、Ｄ／Ａ変換回路７０が出力する電圧と、出力回路８５が出力する電圧とが、ほぼ同じになるようなデータとなっていればよい。

出力回路８５は、表示データＧＤ［９：０］に基づいて、表示データＧＤ［９：０］に対応したデータ電圧をアンプ回路８０の入力ノードに出力する。出力回路８５が出力する信号は、トランスファーゲート１５の入力ノードＮＩＮに対する入力信号であり、その入力信号がトランスファーゲート１５を通過してスイッチ回路４５の出力ノードＮＯＵＴに出力信号として出力される。この出力信号の電圧が、出力回路８５がアンプ回路８０の入力ノードに出力するデータ電圧に相当する。出力回路８５は、キャパシター回路８２と、キャパシター駆動回路８４とを含む。

キャパシター回路８２は、キャパシターＣＳ１～ＣＳ１０を含む。キャパシター駆動回路８４は、駆動回路ＤＳ１～ＤＳ１０を含む。以下、ｉを１以上１０以下の整数とする。

キャパシターＣＳｉの一端は、キャパシター駆動用ノードＮＤＳｉに接続され、キャパシターＣＳｉの他端はスイッチ回路４５の入力ノードＮＩＮに接続される。キャパシターＣＳ１～ＣＳ１０は、２の累乗で重み付けされた容量値を有している。具体的には、キャパシターＣＳｉの容量値は２^{（ｉ－１）}×ＣＳ１である。この式で、ＣＳ１はキャパシターＣＳ１の容量値を示している。

駆動回路ＤＳｉの入力ノードには、表示データＧＤ［９：０］のビットＧＤ［ｉ］が入力される。駆動回路ＤＳｉは、ビットＧＤ［ｉ］が第１論理レベルの場合に第１電圧レベルを出力し、ビットＧＤ［ｉ］が第２論理レベルの場合に第２電圧レベルを出力する。例えば、第１論理レベルはローレベルであり、第２論理レベルはハイレベルであり、第１電圧レベルは低電位側電源ＶＳＳの電圧、第２電圧レベルは高電位側電源ＶＤＤの電圧である。駆動回路ＤＳｉは、入力された論理レベルを駆動回路ＤＳｉの出力電圧レベルにレベルシフトするレベルシフターと、そのレベルシフターの出力をバッファリングするバッファー回路とで構成される。

トランスファーゲート１５は、入力ノードＮＩＮと出力ノードＮＯＵＴとの間に並列接続されたＰ型トランジスター及びＮ型トランジスターである。トランスファーゲート１５がオンした場合には入力ノードＮＩＮと出力ノードＮＯＵＴが接続される。

基準電圧生成回路６０は、階調データの各値に対応する基準電圧を生成する回路である。例えば、１０ビットの表示データＧＤ［９：０］に対応して１０２４階調の基準電圧ＶＲ１～ＶＲ１０２４を生成する。

具体的には、基準電圧生成回路６０は、高電位側電源ＶＤＤと低電位側電源ＶＳＳの間に直列接続された抵抗ＲＤ１～ＲＦ１０２４を含む。そして、抵抗ＲＤ１～ＲＦ１０２４のタップから、電圧分割により得られた基準電圧ＶＲ１～ＶＲ１０２４を出力する。ＶＲ５１２はコモン電圧に相当する。アンプ回路８０が非反転アンプ回路である場合、負極性駆動期間においてＶＲ１～ＶＲ５１２が用いられ、正極性駆動期間においてＶＲ５１２～ＶＲ１０２４が用いられる。

Ｄ／Ａ変換回路７０は、基準電圧ＶＲ１～ＶＲ１０２４の中から、表示データＧＤ［９：０］に対応する基準電圧を選択し、選択した基準電圧を電圧ＡＭＩとして出力ノードＮＯＵＴに出力する。電圧ＡＭＩはアンプ回路８０の入力電圧である。

具体的には、Ｄ／Ａ変換回路７０は、基準電圧ＶＲ１～ＶＲ１０２４が一端に供給されるスイッチＳＷＤ１～ＳＷＤ１０２４を含む。スイッチＳＷＤ１～ＳＷＤ１０２４の他端は共通接続されている。スイッチＳＷＤ１～ＳＷＤ１０２４のうち、いずれか１つが表示データＧＤ［９：０］に対応してオンになり、そのスイッチに供給される基準電圧が電圧ＡＭＩとして出力される。例えば、Ｄ／Ａ変換回路７０は不図示のデコーダーを有し、デコーダーが表示データＧＤ［９：０］をデコードすることでスイッチＳＷＤ１～ＳＷＤ１０２４のオンオフ制御信号を生成する。

アンプ回路８０は、Ｄ／Ａ変換回路７０からの電圧ＡＭＩを増幅し、その増幅した電圧を、スイッチＳＷＡＭを介してデータ電圧出力端子ＴＶＱへ出力する。アンプ回路８０は、演算増幅器ＡＭＶＤを含む。

アンプ回路８０は、ボルテージフォロア回路である。即ち、演算増幅器ＡＭＶＤの反転入力端子と出力端子が接続され、演算増幅器ＡＭＶＤの非反転入力端子にトランスファーゲート１５の出力ノードＮＯＵＴが接続される。演算増幅器ＡＭＶＤの非反転入力端子がボルテージフォロア回路の入力となり、そのボルテージフォロアの入力には、Ｄ／Ａ変換回路７０からの電圧ＡＭＩが入力される。なお、アンプ回路８０は、図１９で後述するような反転増幅回路であってもよい。この場合、アンプ回路８０は、コモン電圧を基準にＤ／Ａ変換回路７０の出力電圧を反転するが、後述するスイッチ回路４５の構成及び動作はボルテージフォロア回路の場合と同様である。以下、アンプ回路８０がボルテージフォロア回路である場合を例に説明する。

スイッチＳＷＡＭは、演算増幅器ＡＭＶＤの出力とデータ電圧出力ノードＮＶＱを接続又は遮断する。スイッチＳＷＡＭは、トランジスターで構成される。スイッチＳＷＡＭのオンオフ制御信号は、制御回路３５から供給される。

図２は、回路装置１００の第１構成例の動作を説明する波形図である。図２には、アンプ回路８０が１画素に１つのデータ電圧を書き込む際の波形図を示す。

アシスト期間ＴＡＳにおいて、トランスファーゲート１５がオンであり、スイッチＳＷＡＭがオフであり、Ｄ／Ａ変換回路７０のスイッチＳＷＤ１～ＳＷＤ１０２４がオフである。アンプ回路８０の入力ノードには寄生容量があるが、アシスト期間ＴＡＳにおいて出力回路８５が、その寄生容量を充電する。即ち、キャパシター駆動回路８４がキャパシター回路８２を駆動することで、トランスファーゲート１５を介してキャパシター回路８２と寄生容量の間で電荷再分配が行われ、その電荷再分配によってアンプ回路８０の入力ノードの電圧ＡＭＩが、表示データＧＤ［９：０］に対応する電圧に近づく。アシスト期間ＴＡＳの終了時にトランスファーゲート１５がオフになる。

アシスト期間ＴＡＳの後、駆動期間ＴＤＲにおいて、トランスファーゲート１５がオフであり、スイッチＳＷＡＭがオンであり、Ｄ／Ａ変換回路７０のスイッチＳＷＤ１～ＳＷＤ１０２４のいずれかが表示データＧＤ［９：０］に基づいてオンになる。これにより、Ｄ／Ａ変換回路７０が、表示データＧＤ［９：０］に対応する電圧を出力ノードＮＯＵＴに出力し、アンプ回路８０が、その電圧をバッファリングしてデータ電圧出力ノードＮＶＱに出力する。

以上のように、Ｄ／Ａ変換回路７０がＤ／Ａ変換電圧を出力する前に、出力回路８５がアシスト駆動を行うことで、アンプ回路８０の入力ノードの電圧がＤ／Ａ変換電圧とほぼ同じ電圧となる。これにより、Ｄ／Ａ変換回路７０がＤ／Ａ変換電圧を出力し始めてからアンプ回路８０の入力ノードの電圧ＡＭＩが所望の電圧となるまでの時間が短縮されるので、高速な画素駆動が可能となる。

スイッチ回路４５が、トランジスターサイズ固定のトランスファーゲートである場合、即ち本実施形態のフィードスルーノイズ低減を行わない場合の課題を説明する。

画素に正確なデータ電圧を書き込むためには、駆動期間ＴＤＲの終了時において電圧ＡＭＩが正確な電圧となっている必要がある。駆動期間ＴＤＲの開始時には、アシスト駆動によってアンプ回路８０の入力ノードがほぼ表示データＧＤ［９：０］に対応する電圧となっているが、トランスファーゲートがオフする際のフィードスルーノイズ等によって電圧誤差が生じる。この誤差がある状態から、駆動期間ＴＤＲにおいてＤ／Ａ変換回路７０が電圧を収束することによって、アンプ回路８０の入力ノードが、表示データＧＤ［９：０］に対応する電圧に漸近する。

しかしながら、表示パネルの高精細化、又は表示の高フレームレート化によって、１画素の駆動期間は短縮される傾向にある。このため、フィードスルーノイズ等による誤差が大きいと駆動期間ＴＤＲ内に誤差を十分に収束させることができず、表示品質が低下してしまう。また表示の階調表現を高めるために表示データのビット数を増加させた場合、小さな電圧誤差が表示ムラを生じる。例えば、図１では表示データが１０ビットであるが、階調表現を高めるために１２ビットの表示データを用いたとする。この場合、駆動の電圧振幅を１０Ｖとすると、１階調が２．５ｍＶとなり、数ｍＶ程度の電圧誤差が残るだけで表示品質が低下する。

以上のような理由から、アシスト期間ＴＡＳの終了時においてトランスファーゲートがオフする際のフィードスルーノイズが大きいと、表示品質の低下につながるという課題がある。図３、図４を用いて、トランスファーゲートが発生するフィードスルーノイズについて説明する。

図３に、Ｐ型トランジスターの電圧容量特性ＰＣＨと、Ｎ型トランジスターの電圧容量特性ＮＣＨとを示す。横軸は、基板電圧を基準とするソース電圧又はドレイン電圧であり、縦軸は、ソース－基板間又はドレイン－基板間の容量値である。図３において、Ｐ型トランジスターとＮ型トランジスターのサイズは同じである。

Ｎ型トランジスターの基板はＰ型であり、例えばグランド電圧に設定されている。ソース電圧が基板電圧から遠ざかるほど、即ちソース電圧が高くなるほど、基板とソースの間の空乏層が広がる。このため、Ｎ型トランジスターの電圧容量特性ＮＣＨにおいて、ソース電圧が低いほど容量値が大きくなり、ソース電圧が高いほど容量値が小さくなる。ドレインについても同様である。

Ｐ型トランジスターの基板はＮ型であり、例えば電源電圧に設定されている。ソース電圧が基板電圧から遠ざかるほど、即ちソース電圧が低くなるほど、基板とソースの間の空乏層が広がる。このため、Ｐ型トランジスターの電圧容量特性ＰＣＨにおいて、ソース電圧が低いほど容量値が小さくなり、ソース電圧が高いほど容量値が大きくなる。ドレインについても同様である。

以上のことから、Ｐ型トランジスターとＮ型トランジスターのサイズが同じであったとしても、Ｐ型トランジスターの寄生容量とＮ型トランジスターの寄生容量には差分ＣＤＩＦが生じる。この差分ＣＤＩＦはソース電圧及びドレイン電圧に応じて変化する。このため、Ｐ型トランジスターとＮ型トランジスターを組み合わせたトランスファーゲートにおいて、フィードスルーノイズの影響が電圧に応じて変化する。

具体的には、トランスファーゲートへの入力信号の電圧が電源電圧に近いときには、Ｐ型トランジスターの寄生容量の方が大きいので、トランスファーゲートがオフする際にＰ型トランジスターが出力する正電荷の影響の方が大きくなる。これは、トランスファーゲートの出力ノードから見て電荷注入となる。電荷注入とは、正電荷がノードに注入されることである。一方、トランスファーゲートへの入力信号の電圧がグランド電圧に近いときには、Ｎ型トランジスターの寄生容量の方が大きいので、トランスファーゲートがオフする際にＮ型トランジスターが出力する負電荷の影響の方が大きくなる。これは、トランスファーゲートの出力ノードから見て電荷排出となる。電荷排出とは、正電荷がノードから排出されることである。

図４は、本実施形態のフィードスルーノイズ低減処理を行わない場合において、トランスファーゲートから発生するフィードスルーノイズのシミュレーション波形である。Ｐ型トランジスターとＮ型トランジスターのサイズは同一である。図４には、トランスファーゲートへの入力信号の電圧が１２．５Ｖ、１０Ｖ、７．５Ｖ、５Ｖ、２．５Ｖのときの出力ノードの信号波形を示す。例えば、図１の表示ドライバーにおいて、７．５Ｖがコモン電圧であり、７．５Ｖ～１２．５Ｖが正極性駆動の電圧であり、７．５Ｖ～２．５Ｖが負極性駆動の電圧である。

以下、トランスファーゲートがオンからオフになるときのフィードスルーノイズに着目する。トランスファーゲートがオンからオフになるとき、Ｐ型トランジスターのゲート電圧はローレベルからハイレベルとなるので、Ｐ型トランジスターは出力ノードに電荷を注入する。一方、Ｎ型トランジスターのゲート電圧はハイレベルからローレベルとなるので、Ｎ型トランジスターは出力ノードから電荷を排出する。

入力信号の電圧が１２．５Ｖ、１０Ｖ、７．５Ｖのとき、Ｐ型トランジスターの寄生容量がＮ型トランジスターの寄生容量より大きいため、Ｐ型トランジスターが出力ノードに注入する電荷量の方が、Ｎ型トランジスターが出力ノードから排出する電荷量よりも多くなる。このため、トランスファーゲート全体として電荷注入となる。入力信号の電圧が５Ｖのとき、Ｐ型トランジスターが出力ノードに注入する電荷量と、Ｎ型トランジスターが出力ノードから排出する電荷量とが、ほぼ釣り合うため、フィードスルーノイズは小さくなる。入力信号の電圧が２．５Ｖのとき、Ｎ型トランジスターの寄生容量がＰ型トランジスターの寄生容量より大きいため、Ｎ型トランジスターが出力ノードから排出する電荷量の方が、Ｐ型トランジスターが出力ノードに注入する電荷量よりも多くなる。このため、トランスファーゲート全体として電荷排出となる。

なお、図１のような表示ドライバーにおいて、駆動電圧が比較的高い電気光学パネルを駆動する場合には、駆動回路に高耐圧プロセスを用いる。高耐圧プロセスのトランジスターでは、耐圧を高めるために、基板とソース及びドレインとの間の空乏層を広くしてある。このため高耐圧トランジスターは、低耐圧トランジスターに比べて、ソース及びドレインの電圧変化に対する寄生容量の変動が大きい。即ち、高耐圧トランジスターによるトランスファーゲートでは、上記フィードスルーノイズが更に大きくなる。

以上のように、トランスファーゲートにおいて入力信号の電圧に依存したフィードスルーノイズが発生するという課題がある。即ち、入力信号の電圧に応じてフィードスルーノイズの電荷量が変化すると共に、電荷排出と電荷注入が入れ替わるという課題がある。以下、このような課題を解決できる本実施形態について説明する。

２．スイッチ回路の第１構成例
図５は、スイッチ回路４５の第１構成例である。スイッチ回路４５は、トランスファーゲート１５を含む。

トランスファーゲート１５は、入力ノードＮＩＮと出力ノードＮＯＵＴの間に並列接続されるＰ型トランジスターＴＧＰ及びＮ型トランジスターＴＧＮを有する。即ち、Ｐ型トランジスターＴＧＰのソース及びドレインの一方と、Ｎ型トランジスターＴＧＮのソース及びドレインの一方が入力ノードＮＩＮに接続される。Ｐ型トランジスターＴＧＰのソース及びドレインの他方と、Ｎ型トランジスターＴＧＮのソース及びドレインの他方が出力ノードＮＯＵＴに接続される。トランスファーゲート１５の入力ノードＮＩＮに入力信号が入力される。トランスファーゲート１５がオンのとき、トランスファーゲート１５は入力信号を通過させて出力ノードＮＯＵＴに出力信号を出力する。

制御回路３５は、トランスファーゲート１５のトランジスターサイズ比を制御する。トランジスターサイズ比は、Ｎ型トランジスターＴＧＮのサイズに対するＰ型トランジスターＴＧＰのサイズの比である。トランジスターサイズとは、トランジスターのゲートサイズのことである。制御回路３５は、トランスファーゲート１５がオフするタイミングにおいて入力信号の電圧が第１電圧範囲であるとき、トランジスターサイズ比を第１値にする制御を行う。制御回路３５は、トランスファーゲート１５がオフするタイミングにおいて入力信号の電圧が第２電圧範囲であるとき、トランジスターサイズ比を第２値にする制御を行う。第２値は第１値より大きい。

第１電圧範囲とは、例えば図４の例において５Ｖより高い電圧範囲５Ｖ～１２．５Ｖである。即ち第１電圧範囲は、トランスファーゲートのＰ型トランジスターとＮ型トランジスターが同サイズである場合において、トランスファーゲートがオフする際に出力ノードＮＯＵＴに電荷を注入する電圧範囲である。また第２電圧範囲とは、例えば図４の例において５Ｖより低い電圧範囲５Ｖ～２．５Ｖである。即ち第２電圧範囲は、トランスファーゲートのＰ型トランジスターとＮ型トランジスターが同サイズである場合において、トランスファーゲートがオフする際に出力ノードＮＯＵＴから電荷を排出する電圧範囲である。なお、第１電圧範囲と第２電圧範囲は任意に設定されてよい。例えば、コモン電圧７．５Ｖより高い７．５Ｖ～１２．５Ｖを第１電圧範囲とし、コモン電圧７．５Ｖより低い７．５Ｖ～２．５Ｖを第２電圧範囲としてもよい。

制御回路３５は、入力信号の電圧が属する電圧範囲を、出力回路８５に出力される表示データＧＤ［９：０］に基づいて判断する。出力回路８５は、表示データＧＤ［９：０］に対応した電圧をトランスファーゲート１５の入力ノードＮＩＮに出力するので、制御回路３５は、表示データＧＤ［９：０］から入力信号の電圧を判断できる。

本実施形態によれば、入力信号の電圧が第１電圧範囲であるとき、トランジスターサイズ比が第１値に設定される。「トランジスターサイズ比が第１値に設定される」とは、Ｐ型トランジスターのサイズ、又はＮ型トランジスターのサイズ、又はそれら両方が、第１値に対応したサイズに設定されることである。トランジスターサイズ比が、第２値より小さい第１値に設定されることで、Ｎ型トランジスターの寄生容量に対するＰ型トランジスターの寄生容量の比が小さくなる。これは、図３において、高電圧側における寄生容量の差ＣＤＩＦを縮小させることに相当する。これにより、トランスファーゲート１５が出力ノードＮＯＵＴに注入する電荷量が減少する。

また本実施形態によれば、入力信号の電圧が第２電圧範囲であるとき、トランジスターサイズ比が第２値に設定される。トランジスターサイズ比が、第１値より大きい第２値に設定されることで、Ｎ型トランジスターの寄生容量に対するＰ型トランジスターの寄生容量の比が大きくなる。これは、図３において、低電圧側における寄生容量の差ＣＤＩＦを縮小させることに相当する。これにより、トランスファーゲート１５が出力ノードＮＯＵＴから排出する電荷量が減少する。

以上のように、本実施形態によれば、入力信号の電圧に依存してトランスファーゲート１５が出力ノードＮＯＵＴに排出又は注入する電荷量を低減できるので、トランスファーゲート１５が発生するフィードスルーノイズが、適切に低減される。

第１構成例におけるトランスファーゲート１５の詳細構成を説明する。

Ｐ型トランジスターＴＧＰは、Ｐ型サブトランジスター群であるＰ型サブトランジスターＴＧＰ１～ＴＧＰｒを含む。ｒは２以上の整数である。Ｐ型サブトランジスターＴＧＰ１～ＴＧＰｒは、入力ノードＮＩＮと出力ノードＮＯＵＴの間に並列接続される。即ち、Ｐ型サブトランジスターＴＧＰ１～ＴＧＰｒのソース及びドレインの一方が入力ノードＮＩＮに接続され、他方が出力ノードＮＯＵＴに接続される。

Ｎ型トランジスターＴＧＮは、Ｎ型サブトランジスター群であるＮ型サブトランジスターＴＧＮ１～ＴＧＮｑを含む。ｑは２以上の整数である。Ｎ型サブトランジスターＴＧＮ１～ＴＧＮｑは、入力ノードＮＩＮと出力ノードＮＯＵＴの間に並列接続される。即ち、Ｎ型サブトランジスターＴＧＮ１～ＴＧＮｑのソース及びドレインの一方が入力ノードＮＩＮに接続され、他方が出力ノードＮＯＵＴに接続される。

制御回路３５は、Ｐ型サブトランジスターＴＧＰ１～ＴＧＰｒのゲートに制御信号ＳＴＧＰ１～ＳＴＧＰｒを出力することで、Ｐ型トランジスターＴＧＰのサイズを制御する。即ち、制御回路３５は、トランスファーゲート１５をオフする際に、Ｐ型サブトランジスターＴＧＰ１～ＴＧＰｒのうち１又は複数のＰ型サブトランジスターをオンからオフにする。即ち、制御回路３５は、オンからオフにするＰ型サブトランジスターの合計トランジスターサイズを制御している。

また制御回路３５は、Ｎ型サブトランジスターＴＧＮ１～ＴＧＮｑのゲートに制御信号ＳＴＧＮ１～ＳＴＧＮｑを出力することで、Ｎ型トランジスターＴＧＮのサイズを制御する。即ち、制御回路３５は、トランスファーゲート１５をオフする際に、Ｎ型サブトランジスターＴＧＮ１～ＴＧＮｑのうち１又は複数のＮ型サブトランジスターをオンからオフにする。即ち、制御回路３５は、オンからオフにするＮ型サブトランジスターの合計トランジスターサイズを制御している。

制御回路３５は、トランスファーゲート１５をオフする際に、オンからオフにするＰ型サブトランジスターの合計トランジスターサイズと、オンからオフにするＮ型サブトランジスターの合計トランジスターサイズとの比により、トランジスターサイズ比を制御する。

制御回路３５は、フィードスルーノイズ低減制御の設定情報を記憶するレジスター３６を含む。設定情報は、Ｐ型サブトランジスター群及びＮ型サブトランジスター群のうちオンオフさせるサブトランジスターを指定する情報である。制御回路３５は、レジスター３６に記憶された設定情報に基づいてＰ型サブトランジスターＴＧＰ１～ＴＧＰｒに制御信号ＳＴＧＰ１～ＳＴＧＰｒを出力し、Ｎ型サブトランジスターＴＧＮ１～ＴＧＮｑに制御信号ＳＴＧＮ１～ＳＴＧＮｑを出力することで、トランジスターサイズ比を制御する。

図６、図７は、スイッチ回路４５の第１構成例における第１動作例を説明する波形図である。ここでは第１電圧範囲を７．５Ｖ～１２．５Ｖとし、第２電圧範囲を７．５Ｖ～２．５Ｖとし、ｑ＝ｒ＝２とする。

第１Ｐ型サブトランジスターであるＰ型サブトランジスターＴＧＰ１は、第２Ｐ型サブトランジスターであるＰ型サブトランジスターＴＧＰ２よりサイズが大きい。例えば、Ｐ型サブトランジスターＴＧＰ１とＴＧＰ２のゲート長は同じであり、Ｐ型サブトランジスターＴＧＰ１のゲート幅がＰ型サブトランジスターＴＧＰ２のゲート幅より大きい。

第１Ｎ型サブトランジスターであるＮ型サブトランジスターＴＧＮ１は、第２Ｎ型サブトランジスターであるＮ型サブトランジスターＴＧＮ２よりサイズが大きい。例えば、Ｎ型サブトランジスターＴＧＮ１とＴＧＮ２のゲート長は同じであり、Ｎ型サブトランジスターＴＧＮ１のゲート幅がＮ型サブトランジスターＴＧＮ２のゲート幅より大きい。例えば、Ｎ型サブトランジスターＴＧＮ１、ＴＧＮ２のサイズは、それぞれＰ型サブトランジスターＴＧＰ１、ＴＧＰ２のサイズと同じである。

図６には、トランスファーゲート１５の入力信号の電圧が第１電圧範囲であるときの波形例を示す。制御回路３５は、トランスファーゲート１５がオフするタイミングにおいて、制御信号ＳＴＧＰ１をローレベルからハイレベルにし、制御信号ＳＴＧＮ２をハイレベルからローレベルにする。これにより、Ｐ型サブトランジスターＴＧＰ１及びＮ型サブトランジスターＴＧＮ２がオンからオフになる。Ｐ型サブトランジスターＴＧＰ２とＮ型サブトランジスターＴＧＮ１のオンオフ状態は変化しない。

図７には、トランスファーゲート１５の入力信号の電圧が第２電圧範囲であるときの波形例を示す。制御回路３５は、トランスファーゲート１５がオフするタイミングにおいて、制御信号ＳＴＧＰ２をローレベルからハイレベルにし、制御信号ＳＴＧＮ１をハイレベルからローレベルにする。これにより、Ｐ型サブトランジスターＴＧＰ２及びＮ型サブトランジスターＴＧＮ１がオンからオフになる。Ｐ型サブトランジスターＴＧＰ１とＮ型サブトランジスターＴＧＮ２のオンオフ状態は変化しない。

本実施形態によれば、第１電圧範囲では、Ｐ型サブトランジスター群のうちサイズが小さい方のＰ型サブトランジスターＴＧＰ１と、Ｎ型サブトランジスター群のうちサイズが大きい方のＮ型サブトランジスターＴＧＮ２が、オンからオフになる。これにより、トランジスターサイズ比が第１値となる。一方、第２電圧範囲では、Ｐ型サブトランジスター群のうちサイズが大きい方のＰ型サブトランジスターＴＧＰ２と、Ｎ型サブトランジスター群のうちサイズが小さい方のＮ型サブトランジスターＴＧＮ１が、オンからオフになる。これにより、トランジスターサイズ比が、第１値より大きい第２値となる。

図８は、Ｐ型サブトランジスター及びＮ型サブトランジスターのサイズの例である。ここではｑ＝ｒ＝４とする。図８にはトランジスターサイズとしてＷ／Ｌを示す。Ｗはゲート幅であり、Ｌはゲート長である。ゲート長Ｌは３．２ｕｍで共通なので、以下ではトランジスターサイズをゲート幅Ｗで説明する。

図８において、Ｐ型サブトランジスターＴＧＰ１とＮ型サブトランジスターＴＧＮ１のサイズは同一である。同様に、Ｐ型サブトランジスターＴＧＰ２、ＴＧＰ３、ＴＧＰ４とＮ型サブトランジスターＴＧＮ２、ＴＧＮ３、ＴＧＮ４のサイズは同一である。以下、Ｐ型サブトランジスターのサイズについて説明するが、Ｎ型サブトランジスターのサイズも同様である。

図８にはトランジスターサイズの例１～例３を示す。いずれの例においても、Ｐ型サブトランジスターＴＧＰ１～ＴＧＰ４のゲート幅の合計は７２ｕｍである。この合計７２ｕｎをどのように各Ｐ型サブトランジスターに割り振るかが、例１～例３で異なっている。

例１では、サブトランジスターのゲート幅がバイナリーに重み付けされる。但し、サブトランジスターのゲート幅の合計が７２ｕｍとなるように、各サブトランジスターのゲート幅が調整されているため、完全にバイナリーとはなっていない。具体的には、Ｐ型サブトランジスターＴＧＰ３のゲート幅は、Ｐ型サブトランジスターＴＧＰ４のゲート幅の約半分より少し大きい値となっている。同様に、Ｐ型サブトランジスターＴＧＰ２、ＴＧＰ１のゲート幅は、Ｐ型サブトランジスターＴＧＰ３、ＴＧＰ２のゲート幅の約半分より少し大きい値となっている。

例２では、サブトランジスターのゲート幅が所定ステップずつ異なる。図８では所定ステップは４ｕｍである。具体的には、Ｐ型サブトランジスターＴＧＰ２のゲート幅は、Ｐ型サブトランジスターＴＧＰ１のゲート幅より４ｕｍ大きい。同様に、Ｐ型サブトランジスターＴＧＰ３、ＴＧＰ４のゲート幅は、Ｐ型サブトランジスターＴＧＰ２、ＴＧＰ３のゲート幅より４ｕｍ大きい。

例３では、サブトランジスターのゲート幅が同一になっている。具体的には、Ｐ型サブトランジスターＴＧＰ１のゲート幅は１８ｕｍである。Ｐ型サブトランジスターＴＧ２～ＴＧ４のゲート幅は、Ｐ型サブトランジスターＴＧＰ１と同じ１８ｕｍである。

図９は、スイッチ回路４５の第１構成例における第２動作例を説明する図である。図９には、レジスター３６に記憶されるレジスター設定値の例を示す。トランジスターサイズは図８の例１に示すサイズであるとする。ここでは第１電圧範囲を１０～１２．５Ｖとし、第３電圧範囲を７．５Ｖ～１０Ｖとし、第４電圧範囲を５～７．５Ｖとし、第２電圧範囲を２．５～５Ｖとする。なお、第３電圧範囲は第１電圧範囲より低く且つ第２電圧範囲より高い電圧範囲であればよく、第４電圧範囲は第３電圧範囲より低く且つ第２電圧範囲より高い電圧範囲であればよい。

レジスター値は、各サブトランジスターに対応したイネーブル信号である。イネーブル信号「１」は、トランスファーゲート１５をオンオフさせる際に、サブトランジスターをオンオフさせることを示す。イネーブル信号「０」は、トランスファーゲート１５をオンオフさせる際に、サブトランジスターをオンオフさせないことを示す。

第１電圧範囲において、トランスファーゲート１５をオンオフさせるときＰ型サブトランジスターＴＧＰ１、ＴＧＰ３とＮ型サブトランジスターＴＧＮ１～ＴＧＮ４をオンオフさせる。Ｐ型サブトランジスターＴＧＰ１、ＴＧＰ３の合計ゲート幅は２６ｕｍであり、Ｎ型サブトランジスターＴＧＮ１～ＴＧＮ４の合計ゲート幅は７２ｕｍである。トランジスターサイズ比は、２６ｕｍ／７２ｕｍである。この例では、２６ｕｍ／７２ｕｍが第１値である。

第３電圧範囲において、トランスファーゲート１５をオンオフさせるときＰ型サブトランジスターＴＧＰ１、ＴＧＰ４とＮ型サブトランジスターＴＧＮ１～ＴＧＮ４をオンオフさせる。トランジスターサイズ比は、４２ｕｍ／７２ｕｍである。この例では、４２ｕｍ／７２ｕｍが第３値である。

第４電圧範囲において、トランスファーゲート１５をオンオフさせるときＰ型サブトランジスターＴＧＰ２～ＴＧＰ４とＮ型サブトランジスターＴＧＮ１～ＴＧＮ４をオンオフさせる。トランジスターサイズ比は、６６ｕｍ／７２ｕｍである。この例では、６６ｕｍ／７２ｕｍが第４値である。

第２電圧範囲において、トランスファーゲート１５をオンオフさせるときＰ型サブトランジスターＴＧＰ１～ＴＧＰ４とＮ型サブトランジスターＴＧＮ１、ＴＧＮ２、ＴＧＮ４をオンオフさせる。トランジスターサイズ比は、７２ｕｍ／５２ｕｍである。この例では、７２ｕｍ／５２ｕｍが第２値である。

以上のように、第３電圧範囲に対応するトランジスターサイズ比は、第１電圧範囲に対応するトランジスターサイズ比より大きい。即ち、第３値は第１値より大きい。また、第４電圧範囲に対応するトランジスターサイズ比は、第３電圧範囲に対応するトランジスターサイズ比より大きい。即ち、第４値は第３値より大きい。また、第２電圧範囲に対応するトランジスターサイズ比は、第４電圧範囲に対応するトランジスターサイズ比より大きい。即ち、第２値は第４値より大きい。なお、第１電圧範囲に対応するトランジスターサイズ比は１未満であることが望ましい。また、第２電圧範囲に対応するトランジスターサイズ比は１より大きいことが望ましい。

以上のように、トランスファーゲート１５がオフする際にオンからオフになるサブトランジスターを様々に組み合わせることで、入力信号の電圧に依存したフィードスルーノイズを適切に補償できる。具体的には、より高電圧の電圧範囲になるほど、トランスファーゲート１５のトランジスターサイズ比が小さくなり、より低電圧の電圧範囲になるほど、トランスファーゲート１５のトランジスターサイズ比が大きくなる。これにより、トランスファーゲート１５のＰ型トランジスターの寄生容量と、Ｎ型トランジスターの寄生容量を、入力信号の電圧に応じてバランスさせることができる。寄生容量がバランスすることで、フィードスルーノイズが減少する。

３．スイッチ回路の第２構成例
図１０は、スイッチ回路４５の第２構成例である。スイッチ回路４５は、トランスファーゲート１５と補助トランスファーゲート１６とを含む。トランスファーゲート１５の構成は第１構成例と同じである。

補助トランスファーゲート１６は、Ｐ型補助トランジスターＳＰとＮ型補助トランジスターＳＮとを含む。Ｐ型補助トランジスターＳＰ及びＮ型補助トランジスターＳＮは、トランスファーゲート１５と並列接続される。即ち、Ｐ型補助トランジスターＳＰのソース及びドレインの一方が入力ノードＮＩＮに接続され、他方が出力ノードＮＯＵＴに接続される。Ｎ型補助トランジスターＳＮのソース及びドレインの一方が入力ノードＮＩＮに接続され、他方が出力ノードＮＯＵＴに接続される。

補助トランスファーゲート１６の合計トランジスターサイズは、トランスファーゲート１５の合計トランジスターサイズより小さい。即ち、Ｐ型補助トランジスターＳＰのサイズは、Ｐ型サブトランジスターＴＧＰ１～ＴＧＰｒの合計サイズより小さい。Ｎ型補助トランジスターＳＮのサイズは、Ｎ型サブトランジスターＴＧＮ１～ＴＧＮｑの合計サイズより小さい。例えば、Ｐ型補助トランジスターＳＰのサイズは、Ｐ型サブトランジスターＴＧＰ１～ＴＧＰｒの合計サイズの１／２以下であり、Ｎ型補助トランジスターＳＮのサイズは、Ｎ型サブトランジスターＴＧＮ１～ＴＧＮｑの合計サイズの１／２以下である。

制御回路３５は、補助トランスファーゲート１６を制御する。即ち、制御回路３５は、制御信号ＳＳＰをＰ型補助トランジスターＳＰのゲートに出力することで、Ｐ型補助トランジスターＳＰのオンオフを制御する。制御回路３５は、制御信号ＳＳＮをＮ型補助トランジスターＳＮのゲートに出力することで、Ｎ型補助トランジスターＳＮのオンオフを制御する。

図１１は、スイッチ回路４５の第２構成例における動作を説明する波形図である。ここではｑ＝ｒ＝２とする。図１１では、図６で説明した第１電圧範囲におけるトランスファーゲート１５の動作を例に、補助トランスファーゲート１６の動作を説明する。但し、第２～第４電圧範囲においても、補助トランスファーゲート１６の動作は同様である。

制御回路３５は、トランスファーゲート１５がオンからオフになった後に、補助トランスファーゲート１６をオンからオフにする制御を行う。

具体的には、制御回路３５は、制御信号ＳＴＧＰ１をハイレベルからローレベルにし、制御信号ＳＴＧＮ２をローレベルからハイレベルにすることで、Ｐ型サブトランジスターＴＧＰ１及びＮ型サブトランジスターＴＧＮ２をオフからオンにする。このタイミングにおいて、制御回路３５は、制御信号ＳＳＰをハイレベルからローレベルにし、制御信号ＳＳＮをローレベルからハイレベルにすることで、Ｐ型補助トランジスターＳＰ及びＮ型補助トランジスターＳＮをオフからオンにする。

次に、制御回路３５は、制御信号ＳＴＧＰ１をローレベルからハイレベルにし、制御信号ＳＴＧＮ２をハイレベルからローレベルにすることで、Ｐ型サブトランジスターＴＧＰ１及びＮ型サブトランジスターＴＧＮ２をオンからオフにする。このタイミングより後のタイミングにおいて、制御回路３５は、制御信号ＳＳＰをローレベルからハイレベルにし、制御信号ＳＳＮをハイレベルからローレベルにすることで、Ｐ型補助トランジスターＳＰ及びＮ型補助トランジスターＳＮをオンからオフにする。

トランスファーゲート１５がオフになった後に補助トランスファーゲート１６がオフになることで、出力ノードＮＯＵＴのフィードスルーノイズを、補助トランスファーゲート１６を介して入力ノードＮＩＮに逃がすことが可能となる。トランスファーゲート１５のトランジスターサイズ比が制御されることでフィードスルーノイズが低減されているが、補助トランスファーゲート１６を用いることで、更にフィードスルーノイズを低減できる。

また、補助トランスファーゲート１６のサイズはトランスファーゲート１５のサイズより小さいので、補助トランスファーゲート１６が発生するフィードスルーノイズは、トランスファーゲート１５が発生するフィードスルーノイズより小さい。このため、補助トランスファーゲート１６がオフするとき、フィードスルーノイズの影響は小さい。

図１の回路装置１００では、トランスファーゲート１５の入力ノードＮＩＮにキャパシター回路８２が接続されており、トランスファーゲート１５の出力ノードＮＯＵＴにアンプ回路８０の入力ノードが接続されている。キャパシター回路８２の容量は、アンプ回路８０の入力ノードの寄生容量より大きいため、トランスファーゲート１５の入力ノードＮＩＮの方がフィードスルーノイズによる影響を受けにくい。本実施形態では、補助トランスファーゲート１６を遅れてオフすることで、補助トランスファーゲート１６を介してフィードスルーノイズをキャパシター回路８２に吸収させることが可能であり、出力ノードＮＯＵＴのフィードスルーノイズを効果的に低減できる。

４．回路装置の第２構成例
以上ではスイッチ回路４５を表示ドライバーに適用した場合を例に説明したが、スイッチ回路４５は種々の回路装置に適用可能である。その一例として、図１２に回路装置１００の第２構成例を示す。第２構成例では、スイッチ回路４５をサンプルホールド回路に適用している。サンプルホールド回路は、例えばＡ／Ｄ変換回路の入力部、或いはスイッチドキャパシターフィルターの入力部に用いられる。

図１２に示す回路装置１００は、制御回路３５とスイッチ回路４５と検出回路６５とキャパシターＣＳＭＰとスイッチＳＷＳＭＰとを含む。スイッチ回路４５はトランスファーゲート１５を含む。なお、スイッチ回路４５が上記第２構成例の場合、スイッチ回路４５は更に補助トランスファーゲート１６を含む。

制御回路３５は、サンプリング期間においてトランスファーゲート１５をオンにし、スイッチＳＷＳＭＰをオフにする。これにより、トランスファーゲート１５の入力ノードＮＩＮに入力された入力信号が、トランスファーゲート１５の出力ノードＮＯＵＴに接続されたキャパシターＣＳＭＰにサンプリングされる。制御回路３５は、ホールド期間においてトランスファーゲート１５をオフにし、スイッチＳＷＳＭＰをオンにする。これにより、キャパシターＣＳＭＰに入力信号がホールドされ、そのホールドされた信号がスイッチＳＷＳＭＰを介して出力される。

制御回路３５は、トランスファーゲート１５のトランジスターサイズ比を制御することで、フィードスルーノイズ低減制御を行う。このフィードスルーノイズ低減制御についてはスイッチ回路４５の第１、第２構成例で説明した通りである。

検出回路６５は、入力ノードＮＩＮに入力された入力信号の電圧が属する電圧範囲を検出する。例えば、検出回路６５は、入力信号の電圧と、電圧範囲を検出するための基準電圧とを比較するコンパレーターである。制御回路３５は、検出回路６５が検出した電圧範囲に応じてトランスファーゲート１５に制御信号を出力する。トランスファーゲート１５は、その制御信号に基づいてスイッチングする。

５．キャリブレーション
フィードスルーノイズ低減のキャリブレーションについて説明する。例えば回路装置１００に電源が投入された際の初期化時において、回路装置１００がキャリブレーションを実行し、その結果をフィードスルーノイズ低減の設定情報としてレジスター３６に記憶させる。

図１３は、回路装置１００の第３構成例である。回路装置１００は、制御回路３５とスイッチ回路４５と判定回路５５とＤ／Ａ変換回路７０とアンプ回路８０と出力回路８５とスイッチＳＷＡＭとスイッチＳＷＭＯＮとを含む。ＳＷＭＯＮを判定用スイッチとも呼ぶ。なお図１３では基準電圧生成回路６０の図示を省略している。なお、既に説明した構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。

アンプ回路８０は、演算増幅器ＡＭＶＤにより構成されたボルテージフォロア回路である。スイッチＳＷＭＯＮは、演算増幅器ＡＭＶＤの出力端子と判定回路５５の入力ノードＮＭＩＮとの間に接続される。スイッチＳＷＭＯＮはトランジスターで構成されたスイッチである。

判定回路５５は、演算増幅器ＡＭＶＤの出力端子に出力されるトランスファーゲート１５のフィードスルーノイズを判定する。即ち、トランスファーゲート１５が発生したフィードスルーノイズは、演算増幅器ＡＭＶＤの非反転入力端子から演算増幅器ＡＭＶＤを通過して演算増幅器ＡＭＶＤの出力端子に出力される。この出力端子に出力されたフィードスルーノイズは、演算増幅器ＡＭＶＤの周波数特性等の影響を受けた信号となっている。演算増幅器ＡＭＶＤの出力側においてフィードスルーノイズの影響を低減できればよいので、判定回路５５は、演算増幅器ＡＭＶＤの出力側においてフィードスルーノイズを判定する。

制御回路３５は、判定回路５５の判定結果に基づいて、フィードスルーノイズを低減するノイズ低減制御をスイッチ回路４５に対して行う。具体的には、制御回路３５は、判定結果に基づいてレジスター３６にフィードスルーノイズ低減の設定情報を記憶させる。そして、回路装置１００の通常動作時、即ち回路装置１００が電気光学パネルを駆動するとき、制御回路３５は、レジスター３６に記憶された設定情報に基づいてトランスファーゲート１５に対するフィードスルーノイズ低減制御を行う。フィードスルーノイズ低減制御については図１～図１２で説明した通りである。

本実施形態によれば、トランスファーゲート１５の入力信号の電圧に応じて変動するフィードスルーノイズを、判定回路５５が判定できる。そして、制御回路３５が判定結果に基づいてフィードスルーノイズ低減制御を行うことで、トランスファーゲート１５の入力信号の電圧に応じて変動するフィードスルーノイズを適切に低減できる。

以下、判定回路５５の詳細を説明する。判定回路５５は、ＤＣカット用キャパシターであるキャパシターＣＤＣと、バイアス回路５６と、第１比較回路であるコンパレーター５１と、第２比較回路であるコンパレーター５２とを含む。

キャパシターＣＤＣは、判定回路５５の入力ノードＮＭＩＮと判定ノードＮＭＯＮとの間に設けられる。即ち、キャパシターＣＤＣの一端は入力ノードＮＭＩＮに接続され、他端は判定ノードＮＭＯＮに接続される。

バイアス回路５６は、判定ノードＮＭＯＮをバイアス電圧ＶＢＩに設定する。バイアス回路５６は、バイアス電圧ＶＢＩのノードと判定ノードＮＭＯＮとの間に接続される抵抗ＲＢＩを含む。判定ノードＮＭＯＮには、抵抗ＲＢＩを介してバイアス電圧ＶＢＩが入力される。

コンパレーター５１は、判定ノードＮＭＯＮの電圧ＶＭＯＮと判定電圧ＶＲＡとを比較し、その結果を出力信号ＱＣＡとして出力する。判定電圧ＶＲＡは第１判定電圧であり、バイアス電圧ＶＢＩより所定幅ΔＶだけ高い。コンパレーター５２は、判定ノードＮＭＯＮの電圧ＶＭＯＮと判定電圧ＶＲＢとを比較し、その結果を出力信号ＱＣＢとして出力する。判定電圧ＶＲＢは第２判定電圧であり、バイアス電圧ＶＢＩより所定幅ΔＶだけ低い。２×ΔＶは、フィードスルーノイズの許容振幅に相当する電圧幅である。例えばΔＶ＝１０ｍＶであるが、これに限定されない。

図１４、図１５は判定回路５５の動作を説明する波形図である。図１４、図１５に示す電圧ＶＭＯＮの波形は、トランスファーゲート１５がオンからオフになったときのフィードスルーノイズの波形である。

図１４には、トランスファーゲート１５の入力信号の電圧が第１電圧範囲に属するとき、即ち、トランスファーゲート１５が出力ノードＮＯＵＴに電荷を注入するときの波形を示す。電圧ＶＭＯＮはキャパシターＣＤＣによりＤＣカットされると共に、バイアス電圧ＶＢＩにバイアスされているので、電圧ＶＭＯＮにおけるフィードスルーノイズは、バイアス電圧ＶＢＩを中心とするＡＣ成分のみとなる。このＡＣ成分の大きさをコンパレーター５１、５２により検出する。

図１４の例では、電圧ＶＭＯＮが判定電圧ＶＲＡを超えた後、判定電圧ＶＲＢを下回っている。電圧ＶＭＯＮが判定電圧ＶＲＡを超えているときコンパレーター５１の出力信号ＱＣＡがハイレベルになり、電圧ＶＭＯＮが判定電圧ＶＲＢを下回っているときコンパレーター５２の出力信号ＱＣＢがハイレベルになる。フィードスルーノイズによる電圧ＶＭＯＮの変動は、最初の正方向への変動であり、その後の負方向の変動は演算増幅器ＡＭＶＤの過渡応答等による変動である。このため、制御回路３５は、先にハイレベルとなるコンパレーター５１の出力信号ＱＣＡに基づいてキャリブレーションを行う。

図１５には、トランスファーゲート１５の入力信号の電圧が第２電圧範囲に属するとき、即ち、トランスファーゲート１５が出力ノードＮＯＵＴから電荷を排出するときの波形を示す。

図１５の例では、電圧ＶＭＯＮが判定電圧ＶＲＢを下回った後、判定電圧ＶＲＡを超えている。電圧ＶＭＯＮが判定電圧ＶＲＢを下回っているときコンパレーター５２の出力信号ＱＣＢがハイレベルになり、電圧ＶＭＯＮが判定電圧ＶＲＢを超えているときコンパレーター５１の出力信号ＱＣＡがハイレベルになる。制御回路３５は、先にハイレベルとなるコンパレーター５２の出力信号ＱＣＢに基づいてキャリブレーションを行う。

図１６は、キャリブレーションの手順を示すフローチャートである。

ステップＳ１において、制御回路３５はスイッチＳＷＭＯＮをオンにする。ステップＳ２において、制御回路３５はトランスファーゲート１５の入力信号の電圧を設定する。即ち、制御回路３５は、フィードスルーノイズを測定したい電圧に対応した表示データＧＤ［９：０］をＤ／Ａ変換回路７０と出力回路８５に出力する。例えば第１電圧範囲が７．５Ｖ～１２．５Ｖであるとき、その中央値である１０Ｖに対応した表示データＧＤ［９：０］を制御回路３５が出力する。

ステップＳ３において、制御回路３５は、スイッチ回路４５の設定を行う。即ち、制御回路３５は、フィードスルーノイズ低減の設定情報をレジスター３６に書き込むことで、トランスファーゲート１５の動作状態を、ある１つの動作状態に設定する。例えば図５の構成例に本キャリブレーション手法を適用する場合、制御回路３５は、Ｐ型サブトランジスターＴＧＰ１～ＴＧＰｒ及びＮ型サブトランジスターＴＧＮ１～ＴＧＮｑのうちオンオフさせるトランジスターを指定する。

ステップＳ４において、判定回路５５がフィードスルーノイズを判定する。即ち、制御回路３５がＤ／Ａ変換回路７０、出力回路８５及びスイッチ回路４５を動作させることで、トランスファーゲート１５がオフするときのフィードスルーノイズを発生させる。このフィードスルーノイズによる電圧ＶＭＯＮの変動を判定回路５５が判定し、その結果である出力信号ＱＣＡ、ＱＣＢを出力する。

ステップＳ５において、制御回路３５は、ステップＳ４の判定動作で出力信号ＱＣＡ又はＱＣＢがハイレベルになったか否かを判断する。制御回路３５は、出力信号ＱＣＡ又はＱＣＢがハイレベルになった場合、ステップＳ３に戻る。ステップＳ３では、前回の動作状態とは異なる動作状態にトランスファーゲート１５を設定する。そして判定回路５５が再びステップＳ４の判定動作を行う。ステップＳ５において、出力信号ＱＣＡ又はＱＣＢがハイレベルにならなかった場合、ステップＳ６において、制御回路３５は、そのときのフィードスルーノイズ低減の設定情報をレジスター３６に保持させる。

ステップＳ７において、制御回路３５は、全ての電圧範囲についてキャリブレーションを行ったか否かを判断する。キャリブレーションを行っていない電圧範囲がある場合、制御回路３５はステップＳ２に戻り、次の入力信号の電圧を設定し、ステップＳ３～Ｓ６を再び実行する。ステップＳ７において、全ての電圧範囲についてキャリブレーションを行ったと判断された場合、制御回路３５はスイッチＳＷＭＯＮをオフし、キャリブレーションを終了する。

なお、判定回路５５を含む回路装置１００の構成は図１５に限定されず、以下のような種々の変形実施が可能である。

例えば、判定回路５５は、演算増幅器ＡＭＶＤの入力端子に出力されるトランスファーゲート１５のフィードスルーノイズを判定してもよい。即ち、スイッチＳＷＭＯＮが、演算増幅器ＡＭＶＤの入力端子と判定回路５５の入力ノードＮＭＩＮとの間に接続されてもよい。

或いは、アンプ回路８０は反転増幅回路であってもよい。反転増幅回路の構成例は図１７で説明する。スイッチＳＷＭＯＮは、反転増幅回路であるアンプ回路８０の出力ノード又は入力ノードと、判定回路５５の入力ノードＮＭＩＮとの間に接続されてもよい。この場合、アンプ回路８０の出力ノードは演算増幅器ＡＭＶＤの出力端子であり、アンプ回路８０の入力ノードはトランスファーゲート１５の出力ノードＮＯＵＴである。

或いは、図１７に示す回路装置１００の第４構成例のように、ＤＣカット用キャパシターであるキャパシターＣＤＣが省略され、演算増幅器ＡＭＶＤの入力端子と判定回路５５の入力ノードＮＭＩＮとの間にスイッチＳＷＭＯＮが接続されてもよい。

具体的には、アンプ回路８０は演算増幅器ＡＭＶＤと抵抗ＲＩ、ＲＦとを含む。抵抗ＲＩの一端はトランスファーゲート１５の出力ノードＮＯＵＴに接続され、他端は演算増幅器ＡＭＶＤの反転入力端子に接続される。抵抗ＲＦの一端は演算増幅器ＡＭＶＤの反転入力端子に接続され、他端は演算増幅器ＡＭＶＤの出力端子に接続される。演算増幅器ＡＭＶＤの非反転入力端子には基準電圧ＶＣが入力される。基準電圧ＶＣは、電気光学パネルを駆動する際のコモン電圧に相当する。

判定回路５５は、コンパレーター５１、５２を含む。図１７では、判定回路５５の入力ノードＮＭＩＮが判定ノードとなる。即ち、コンパレーター５１は、入力ノードＮＭＩＮの電圧ＶＭＯＮと判定電圧ＶＲＡとを比較し、コンパレーター５１は、入力ノードＮＭＩＮの電圧ＶＭＯＮと判定電圧ＶＲＢとを比較する。演算増幅器ＡＭＶＤの反転入力端子はバーチャルショートにより基準電圧ＶＣとなる。このため、電圧ＶＭＯＮにおけるフィードスルーノイズは、基準電圧ＶＣを中心とするＡＣ成分のみとなる。このＡＣ成分の大きさをコンパレーター５１、５２により検出する。

キャリブレーション手法は図１３～図１６で説明した手法と同様である。即ち、図１４、図１５においてバイアス電圧ＶＢＩを基準電圧ＶＣに置き換えることで、図１７における波形図となる。判定電圧ＶＲＡは基準電圧ＶＣよりΔＶだけ高く、判定電圧ＶＲＢは基準電圧ＶＣよりΔＶだけ低い。キャリブレーションの手順は図１８に示す手順と同様である。

６．電気光学装置、電子機器
図１８は、回路装置１００を含む電気光学装置３５０の構成例である。電気光学装置３５０は、回路装置１００、電気光学パネル２００を含む。図１８における回路装置１００は表示ドライバーである。

電気光学パネル２００は、例えばアクティブマトリックス型の液晶表示パネルである。例えば回路装置１００はフレキシブル基板に実装され、そのフレキシブル基板が電気光学パネル２００に接続され、フレキシブル基板に形成された配線によって回路装置１００のデータ電圧出力端子と電気光学パネル２００のデータ電圧入力端子とが接続される。或いは、回路装置１００はリジッド基板に実装され、リジッド基板と電気光学パネル２００とがフレキシブル基板により接続され、リジッド基板及びフレキシブル基板に形成された配線によって回路装置１００のデータ電圧出力端子と電気光学パネル２００のデータ電圧入力端子とが接続されてもよい。

図１９は、回路装置１００を含む電子機器３００の構成例である。電子機器３００は、処理装置３１０、表示コントローラー３２０、回路装置１００、電気光学パネル２００、記憶部３３０、通信部３４０、操作部３６０を含む。記憶部３３０は記憶装置又はメモリーとも呼ぶ。通信部３４０は通信回路又は通信装置とも呼ぶ。操作部３６０は操作装置とも呼ぶ。図１９では回路装置１００が表示ドライバーである場合を例に説明するが、電子機器３００が含む回路装置１００は表示ドライバーに限定されない。例えば、電子機器４００は、図１２で説明したサンプルホールド回路を含む回路装置１００を含んでもよい。

電子機器３００の具体例としては、例えばプロジェクターやヘッドマウントディスプレイ、携帯情報端末、車載装置、携帯型ゲーム端末、情報処理装置等の、表示装置を搭載する種々の電子機器を想定できる。車載装置は、例えばメーターパネル、カーナビゲーションシステム等である。

操作部３６０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば、ボタンやマウスやキーボード、電気光学パネル２００に装着されたタッチパネル等である。通信部３４０は、画像データや制御データの入出力を行うデータインターフェースである。通信部３４０は、例えば無線ＬＡＮや近距離無線通信等の無線通信インターフェース、或いは有線ＬＡＮやＵＳＢ等の有線通信インターフェースである。記憶部３３０は、例えば通信部３４０から入力されたデータを記憶したり、或いは、処理装置３１０のワーキングメモリーとして機能したりする。記憶部３３０は、例えばＲＡＭやＲＯＭ等のメモリー、或いはＨＤＤ等の磁気記憶装置、或いはＣＤドライブ、ＤＶＤドライブ等の光学記憶装置等である。表示コントローラー３２０は、通信部３４０から入力された或いは記憶部３３０に記憶された画像データを処理して回路装置１００に転送する。回路装置１００は、表示コントローラー３２０から転送された画像データに基づいて電気光学パネル２００に画像を表示させる。処理装置３１０は、電子機器３００の制御処理及び、種々の信号処理等を行う。処理装置３１０は、例えばＣＰＵやＭＰＵ等のプロセッサー、或いはＡＳＩＣ等である。

例えば電子機器３００がプロジェクターである場合、電子機器３００は更に光源と光学系とを含む。光学系は、例えばレンズ、プリズム、ミラー等である。電気光学パネル２００が透過型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００を透過した光をスクリーンに投影させる。電気光学パネル２００が反射型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００から反射された光をスクリーンに投影させる。

以上に説明した本実施形態の回路装置は、トランスファーゲートと制御回路とを含む。トランスファーゲートは、入力ノードと出力ノードの間に並列接続されるＰ型トランジスター及びＮ型トランジスターを有する。トランスファーゲートの入力ノードに入力信号が入力され、トランスファーゲートは出力ノードに出力信号を出力する。制御回路は、トランスファーゲートを制御する。制御回路は、トランスファーゲートがオフするタイミングにおいて入力信号の電圧が第１電圧範囲であるとき、Ｎ型トランジスターのサイズに対するＰ型トランジスターのサイズの比であるトランジスターサイズ比を第１値にするように制御する。制御回路は、トランスファーゲートがオフするタイミングにおいて入力信号の電圧が第１電圧範囲より低い第２電圧範囲であるとき、トランジスターサイズ比を、第１値より大きい第２値にするように制御する。

本実施形態によれば、入力信号の電圧が第１電圧範囲であるとき、トランジスターサイズ比が、第２値より小さい第１値に設定されるので、Ｎ型トランジスターの寄生容量に対するＰ型トランジスターの寄生容量の比が小さくなる。これにより、第１電圧範囲においてＮ型トランジスターとＰ型トランジスターの寄生容量の差が縮小する。また、入力信号の電圧が第２電圧範囲であるとき、トランジスターサイズ比が、第１値より大きい第２値に設定されるので、Ｎ型トランジスターの寄生容量に対するＰ型トランジスターの寄生容量の比が大きくなる。これにより、第２電圧範囲においてＮ型トランジスターとＰ型トランジスターの寄生容量の差が縮小する。以上により、入力信号の電圧に依存してトランスファーゲートが発生するフィードスルーノイズを、入力信号の電圧に応じて適切に低減できる。

また本実施形態では、Ｐ型トランジスターは、入力ノードと出力ノードの間に並列接続されるＰ型サブトランジスター群を有してもよい。Ｎ型トランジスターは、入力ノードと出力ノードの間に並列接続されるＮ型サブトランジスター群を有してもよい。

このようにすれば、制御回路は、Ｐ型サブトランジスター群のうちオンオフさせるＰ型サブトランジスター、及びＮ型サブトランジスター群のうちオンオフさせるＮ型サブトランジスターを選択できる。これにより、制御回路が、トランジスターサイズ比を制御できる。

また本実施形態では、制御回路は、Ｐ型サブトランジスター群のうちオンからオフにするＰ型サブトランジスターの合計トランジスターサイズと、Ｎ型サブトランジスター群のうちオンからオフにするＮ型サブトランジスターの合計トランジスターサイズとの比により、トランジスターサイズ比を制御してもよい。

サブトランジスター群のうちオンからオフになるサブトランジスターの寄生容量が、フィードスルーノイズを発生させる。このため、制御回路が、オンからオフにするＰ型サブトランジスターの合計トランジスターサイズと、Ｎ型サブトランジスター群のうちオンからオフにするＮ型サブトランジスターの合計トランジスターサイズとの比を制御することで、Ｐ型サブトランジスターの寄生容量と、Ｎ型サブトランジスターの寄生容量とを、バランスさせることが可能である。これにより、フィードスルーノイズが低減される。

また本実施形態では、Ｐ型サブトランジスター群は、第１Ｐ型サブトランジスターと、第１Ｐ型サブトランジスターよりサイズが大きい第２Ｐ型サブトランジスターと、を有してもよい。Ｎ型サブトランジスター群は、第１Ｎ型サブトランジスターと、第１Ｎ型サブトランジスターよりサイズが大きい第２Ｎ型サブトランジスターと、を有してもよい。制御回路は、トランスファーゲートがオフするタイミングにおいて入力信号の電圧が第１電圧範囲であるとき、第１Ｐ型サブトランジスター及び第２Ｎ型サブトランジスターをオンからオフにする制御を行ってもよい。制御回路は、トランスファーゲートがオフするタイミングにおいて入力信号の電圧が第２電圧範囲であるとき、第２Ｐ型サブトランジスター及び第１Ｎ型サブトランジスターをオンからオフにする制御を行ってもよい。

本実施形態によれば、第１電圧範囲では、Ｐ型サブトランジスター群のうちサイズが小さい方の第１Ｐ型サブトランジスターと、Ｎ型サブトランジスター群のうちサイズが大きい方の第２Ｎ型サブトランジスターが、オンからオフになる。これにより、トランジスターサイズ比が第１値となる。一方、第２電圧範囲では、Ｐ型サブトランジスター群のうちサイズが大きい方の第２Ｐ型サブトランジスターと、Ｎ型サブトランジスター群のうちサイズが小さい方の第１Ｎ型サブトランジスターが、オンからオフになる。これにより、トランジスターサイズ比が、第１値より大きい第２値となる。

また本実施形態では、回路装置は補助トランスファーゲートを含んでもよい。補助トランスファーゲートは、Ｐ型補助トランジスター及びＮ型補助トランジスターを有してもよい。Ｐ型補助トランジスター及びＮ型補助トランジスターは、入力ノードと出力ノードとの間にトランスファーゲートと並列接続されてもよい。制御回路は、トランスファーゲートがオンからオフになった後に、補助トランスファーゲートをオンからオフにする制御を行ってもよい。

このようにすれば、トランスファーゲートがオフになった後に補助トランスファーゲートがオフになることで、出力ノードのフィードスルーノイズを、補助トランスファーゲートを介して入力ノードに逃がすことが可能となる。本実施形態では、トランスファーゲートのトランジスターサイズ比が制御されることでフィードスルーノイズが低減されているが、補助トランスファーゲートを用いることで、更にフィードスルーノイズを低減できる。

また本実施形態では、補助トランスファーゲートの合計トランジスターサイズは、トランスファーゲートの合計トランジスターサイズより小さくてもよい。

このようにすれば、補助トランスファーゲートが発生するフィードスルーノイズは、トランスファーゲートが発生するフィードスルーノイズより小さくなる。このため、補助トランスファーゲートがオフするときのフィードスルーノイズの影響を、小さくできる。

また本実施形態では、制御回路は、トランスファーゲートがオフするタイミングにおいて入力信号の電圧が第１電圧範囲より低く且つ第２電圧範囲より高い第３電圧範囲であるとき、トランジスターサイズ比を、第１値より大きい第３値に設定してもよい。

このようにすれば、制御回路がトランスファーゲートのトランジスターサイズ比を第２値より小さい値に設定する場合において、制御回路がトランジスターサイズ比をより精度よく制御可能である。これにより、各電圧範囲に応じて、Ｐ型トランジスターとＮ型トランジスターの寄生容量を精度良くバランスさせることができ、より適切にフィードスルーノイズが低減される。

また本実施形態では、制御回路は、トランスファーゲートがオフするタイミングにおいて入力信号の電圧が第２電圧範囲より高く且つ第３電圧範囲より低い第４電圧範囲であるとき、トランジスターサイズ比を、第２値より小さい第４値に設定してもよい。

このようにすれば、制御回路がトランスファーゲートのトランジスターサイズ比を第１値より大きい値に設定する場合において、制御回路がトランジスターサイズ比をより精度よく制御可能である。これにより、各電圧範囲に応じて、Ｐ型トランジスターとＮ型トランジスターの寄生容量を精度良くバランスさせることができ、より適切にフィードスルーノイズが低減される。

また本実施形態では、回路装置は、入力データに基づいてトランスファーゲートの入力ノードに入力信号を出力する出力回路を含んでもよい。制御回路は、入力データに基づいて、入力信号の電圧が第１電圧範囲に属するか否か及び入力信号の電圧が第２電圧範囲に属するか否かを判断してもよい。

出力回路が入力データに基づいてトランスファーゲートの入力ノードに入力信号を出力するので、入力データは入力信号の電圧に対応したデータとなっている。これにより、制御回路は、入力データに基づいて、入力信号の電圧が属する電圧範囲を判断できる。

また本実施形態では、回路装置は、Ｄ／Ａ変換回路とアンプ回路とを含んでもよい。Ｄ／Ａ変換回路は、入力データをＤ／Ａ変換したＤ／Ａ変換電圧を、トランスファーゲートの出力ノードに出力してもよい。アンプ回路は、トランスファーゲートの出力ノードの信号が入力されてもよい。

トランスファーゲートが発生するフィードスルーノイズは、アンプ回路が出力する信号の精度に影響を与える。本実施形態によれば、制御回路がフィードスルーノイズ低減制御を行うので、アンプ回路が出力する信号の精度を向上できる。

また本実施形態では、トランスファーゲートがオンであるとき、出力回路が入力信号をトランスファーゲートの入力ノードに出力することで、入力信号に対応した出力信号がトランスファーゲートの出力ノードに出力されてもよい。トランスファーゲートがオンからオフになった後、Ｄ／Ａ変換回路がＤ／Ａ変換電圧をトランスファーゲートの出力ノードに出力してもよい。

トランスファーゲートが発生するフィードスルーノイズは、トランスファーゲートがオフになった後にＤ／Ａ変換回路によって収束される。しかし、Ｄ／Ａ変換回路がＤ／Ａ変換電圧を出力する期間内にフィードスルーノイズを収束しきれない可能性がある。本実施形態によれば、制御回路がフィードスルーノイズ低減制御を行うので、Ｄ／Ａ変換回路がＤ／Ａ変換電圧を出力する期間内にフィードスルーノイズを許容誤差内まで収束できる。

また本実施形態では、アンプ回路は、電気光学パネルを駆動してもよい。

本実施形態によれば、制御回路がフィードスルーノイズ低減制御を行うことで、アンプ回路が出力する信号の精度を向上できる。これにより、電気光学パネルを駆動するデータ電圧の精度を向上できるので、表示品質が向上する。

また本実施形態の電気光学装置は、上記に記載の回路装置と、電気光学パネルと、を含む。

また本実施形態の電子機器は、上記のいずれかに記載の回路装置を含む。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、電気光学装置及び電子機器等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１５…トランスファーゲート、１６…補助トランスファーゲート、３５…制御回路、３６…レジスター、４５…スイッチ回路、５１…コンパレーター、５２…コンパレーター、５５…判定回路、５６…バイアス回路、６０…基準電圧生成回路、６５…検出回路、７０…Ｄ／Ａ変換回路、８０…アンプ回路、８２…キャパシター回路、８４…キャパシター駆動回路、８５…出力回路、１００…回路装置、２００…電気光学パネル、３００…電子機器、３１０…処理装置、３２０…表示コントローラー、３３０…記憶部、３４０…通信部、３５０…電気光学装置、３６０…操作部、４００…電子機器、ＡＭＶＤ…演算増幅器、ＣＤＣ…キャパシター、ＧＤ［９：０］…表示データ、ＮＩＮ…入力ノード、ＮＭＯＮ…判定ノード、ＮＯＵＴ…出力ノード、ＳＳＮ…制御信号、ＳＳＰ…制御信号、ＳＴＧＮ１～ＳＴＧＮｑ…制御信号、ＳＴＧＰ１～ＳＴＧＰｒ…制御信号、ＳＷＭＯＮ…スイッチ、ＴＧＮ…Ｎ型トランジスター、ＴＧＰ…Ｐ型トランジスター、ＴＧＮ１～ＴＧＮｑ…Ｎ型サブトランジスター、ＴＧＰ１～ＴＧＰｒ…Ｐ型サブトランジスター、ＶＢＩ…バイアス電圧、ＶＣ…基準電圧、ＶＲＡ…判定電圧、ＶＲＢ…判定電圧

Claims (15)

1. 入力ノードと出力ノードの間に並列接続されるＰ型トランジスター及びＮ型トランジスターを有し、前記入力ノードに入力信号が入力され、前記出力ノードに出力信号を出力するトランスファーゲートと、
   前記トランスファーゲートを制御する制御回路と、
   を含み、
   前記制御回路は、
   前記トランスファーゲートがオフするタイミングにおいて前記入力信号の電圧が第１電圧範囲であるとき、前記Ｎ型トランジスターのサイズに対する前記Ｐ型トランジスターのサイズの比であるトランジスターサイズ比を第１値とし、前記トランスファーゲートがオフするタイミングにおいて前記入力信号の電圧が前記第１電圧範囲より低い第２電圧範囲であるとき、前記トランジスターサイズ比を、前記第１値より大きい第２値とするように制御し、
   前記Ｐ型トランジスターは、
   前記入力ノードと前記出力ノードの間に並列接続されるＰ型サブトランジスター群を有し、
   前記Ｎ型トランジスターは、
   前記入力ノードと前記出力ノードの間に並列接続されるＮ型サブトランジスター群を有し、
   前記Ｐ型サブトランジスター群は、
   第１Ｐ型サブトランジスターと、
   前記第１Ｐ型サブトランジスターよりサイズが大きい第２Ｐ型サブトランジスターと、
   を有し、
   前記Ｎ型サブトランジスター群は、
   第１Ｎ型サブトランジスターと、
   前記第１Ｎ型サブトランジスターよりサイズが大きい第２Ｎ型サブトランジスターと、
   を有し、
   前記制御回路は、
   前記トランスファーゲートがオフするタイミングにおいて前記入力信号の電圧が前記第１電圧範囲であるとき、前記第１Ｐ型サブトランジスター及び前記第２Ｎ型サブトランジスターをオンからオフにする制御を行い、前記トランスファーゲートがオフするタイミングにおいて前記入力信号の電圧が前記第２電圧範囲であるとき、前記第２Ｐ型サブトランジスター及び前記第１Ｎ型サブトランジスターをオンからオフにする制御を行うことを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記制御回路は、
   前記Ｐ型サブトランジスター群のうちオンからオフにするＰ型サブトランジスターの合計トランジスターサイズと、前記Ｎ型サブトランジスター群のうちオンからオフにするＮ型サブトランジスターの合計トランジスターサイズとの比を制御することで、前記トランジスターサイズ比を制御することを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記入力ノードと前記出力ノードとの間に前記トランスファーゲートと並列接続されるＰ型補助トランジスター及びＮ型補助トランジスターを有する補助トランスファーゲートを含み、
   前記制御回路は、
   前記トランスファーゲートがオンからオフになった後に、前記補助トランスファーゲートをオンからオフにする制御を行うことを特徴とする回路装置。
4. 請求項３に記載の回路装置において、
   前記補助トランスファーゲートの合計トランジスターサイズは、前記トランスファーゲートの合計トランジスターサイズより小さいことを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記制御回路は、
   前記トランスファーゲートがオフするタイミングにおいて前記入力信号の電圧が前記第１電圧範囲より低く且つ前記第２電圧範囲より高い第３電圧範囲であるとき、前記トランジスターサイズ比を、前記第１値より大きく且つ前記第２値より小さい第３値に設定することを特徴とする回路装置。
6. 請求項５に記載の回路装置において、
   前記制御回路は、
   前記トランスファーゲートがオフするタイミングにおいて前記入力信号の電圧が前記第２電圧範囲より高く且つ前記第３電圧範囲より低い第４電圧範囲であるとき、前記トランジスターサイズ比を、前記第２値より小さく且つ前記第３値より大きい第４値に設定することを特徴とする回路装置。
7. 請求項１乃至６のいずれか一項に記載の回路装置において、
   入力データに基づいて前記入力ノードに前記入力信号を出力する出力回路を含み、
   前記制御回路は、
   前記入力データに基づいて、前記入力信号の電圧が前記第１電圧範囲に属するか否か及び前記入力信号の電圧が前記第２電圧範囲に属するか否かを判断することを特徴とする回路装置。
8. 請求項７に記載の回路装置において、
   前記入力データをＤ／Ａ変換したＤ／Ａ変換電圧を、前記出力ノードに出力するＤ／Ａ変換回路と、
   前記出力ノードの信号が入力されるアンプ回路と、
   を含むことを特徴とする回路装置。
9. 請求項８に記載の回路装置において、
   前記トランスファーゲートがオンであるとき、前記出力回路が前記入力信号を前記入力ノードに出力することで、前記入力信号に対応した前記出力信号が前記出力ノードに出力され、
   前記トランスファーゲートがオンからオフになった後、前記Ｄ／Ａ変換回路が前記Ｄ／Ａ変換電圧を前記出力ノードに出力することを特徴とする回路装置。
10. 請求項８又は９に記載の回路装置において、
    前記アンプ回路は、
    電気光学パネルを駆動することを特徴とする回路装置。
11. 入力ノードと出力ノードの間に並列接続されるＰ型トランジスター及びＮ型トランジスターを有し、前記入力ノードに入力信号が入力され、前記出力ノードに出力信号を出力するトランスファーゲートと、
    前記トランスファーゲートを制御する制御回路と、
    前記入力ノードと前記出力ノードとの間に前記トランスファーゲートと並列接続されるＰ型補助トランジスター及びＮ型補助トランジスターを有する補助トランスファーゲートと、
    を含み、
    前記制御回路は、
    前記トランスファーゲートがオフするタイミングにおいて前記入力信号の電圧が第１電圧範囲であるとき、前記Ｎ型トランジスターのサイズに対する前記Ｐ型トランジスターのサイズの比であるトランジスターサイズ比を第１値とし、前記トランスファーゲートがオフするタイミングにおいて前記入力信号の電圧が前記第１電圧範囲より低い第２電圧範囲であるとき、前記トランジスターサイズ比を、前記第１値より大きい第２値とするように制御し、
    前記制御回路は、
    前記トランスファーゲートがオンからオフになった後に、前記補助トランスファーゲートをオンからオフにする制御を行い、
    前記補助トランスファーゲートの合計トランジスターサイズは、前記トランスファーゲートの合計トランジスターサイズより小さいことを特徴とする回路装置。
12. 入力ノードと出力ノードの間に並列接続されるＰ型トランジスター及びＮ型トランジスターを有し、前記入力ノードに入力信号が入力され、前記出力ノードに出力信号を出力するトランスファーゲートと、
    前記トランスファーゲートを制御する制御回路と、
    を含み、
    前記制御回路は、
    前記トランスファーゲートがオフするタイミングにおいて前記入力信号の電圧が第１電圧範囲であるとき、前記Ｎ型トランジスターのサイズに対する前記Ｐ型トランジスターのサイズの比であるトランジスターサイズ比を第１値とし、前記トランスファーゲートがオフするタイミングにおいて前記入力信号の電圧が前記第１電圧範囲より低い第２電圧範囲であるとき、前記トランジスターサイズ比を、前記第１値より大きい第２値とするように制御し、
    前記制御回路は、
    前記トランスファーゲートがオフするタイミングにおいて前記入力信号の電圧が前記第１電圧範囲より低く且つ前記第２電圧範囲より高い第３電圧範囲であるとき、前記トランジスターサイズ比を、前記第１値より大きく且つ前記第２値より小さい第３値に設定することを特徴とする回路装置。
13. 入力ノードと出力ノードの間に並列接続されるＰ型トランジスター及びＮ型トランジスターを有し、前記入力ノードに入力信号が入力され、前記出力ノードに出力信号を出力するトランスファーゲートと、
    前記トランスファーゲートを制御する制御回路と、
    入力データに基づいて前記入力ノードに前記入力信号を出力する出力回路と、
    前記入力データをＤ／Ａ変換したＤ／Ａ変換電圧を、前記出力ノードに出力するＤ／Ａ変換回路と、
    前記出力ノードの信号が入力されるアンプ回路と、
    を含み、
    前記制御回路は、
    前記トランスファーゲートがオフするタイミングにおいて前記入力信号の電圧が第１電圧範囲であるとき、前記Ｎ型トランジスターのサイズに対する前記Ｐ型トランジスターのサイズの比であるトランジスターサイズ比を第１値とし、前記トランスファーゲートがオフするタイミングにおいて前記入力信号の電圧が前記第１電圧範囲より低い第２電圧範囲であるとき、前記トランジスターサイズ比を、前記第１値より大きい第２値とするように制御し、
    前記制御回路は、
    前記入力データに基づいて、前記入力信号の電圧が前記第１電圧範囲に属するか否か及び前記入力信号の電圧が前記第２電圧範囲に属するか否かを判断することを特徴とする回路装置。
14. 請求項１０に記載の回路装置と、
    前記電気光学パネルと、
    を含むことを特徴とする電気光学装置。
15. 請求項１乃至１３のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。

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