JP3646676B2 - チョッパ型コンパレータ - Google Patents
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- Measurement Of Current Or Voltage (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、直並列型、２ステップ並列型Ａ／Ｄコンバータ等に使用されるＣＭＯＳ構成のチョッパ型コンパレータに関する。特には、アナログスイッチのフィードスルーノイズを低減できるチョッパ型コンパレータに関する。
【０００２】
【従来の技術】
近年、ＣＭＯＳプロセスの微細化技術の進歩によりメモリやマイクロプロセッサＬＳＩの高集積化、高速化の動きが活発である。この論理ＬＳＩとコンパチブルなプロセスでアナログ回路を実現できれば、同一チップにデジタル回路とアナログ回路を配置することができ、高信頼性・小型化低コストを実現できる。このため、ＣＭＯＳプロセスによるアナログ回路の実現は、Ａ／Ｄ、Ｄ／Ａコンバータはもちろん、マイクロプロセッサのＡ／Ｄオンチップ化、通信、ＯＡ機器のデジタル化等に不可欠なものとなっている。
【０００３】
Ａ／Ｄコンバータ等に使用されるコンパレータとしては、高精度が要求される分野では、バイポーラやＦＥＴトランジスタによるチョッパ型直流増幅器が実用化されてきた。特に、ＭＯＳトランジスタはリーク電流が小さく、オフセット電圧を発生しないので、チョッパスイッチとして最適である。
【０００４】
現在、このＣＭＯＳ構成のチョッパ型コンパレータとして様々なものが検討されている。
図１２は、このＣＭＯＳ構成のチョッパ型コンパレータの一例を示す図である。
図１２に示すＣＭＯＳ構成のチョッパ型コンパレータは、ＣＭＯＳチョッパ型コンパレータの解析と評価、電子通信学会論文誌、Ｖｏｌ．Ｊ６７−Ｃ Ｎｏ．５、１９８４において検討されたものである。
【０００５】
このチョッパ型コンパレータには、入力電圧ＶINと基準電圧ＶRFの切換えを行う入力切換回路１０１と、入力切換回路１０１に接続されるコンデンサＣ1と、数段の増幅器（ＣＭＯＳインバータ）１１２等から構成される増幅回路１１１と、補償回路１２１と、が設けられている。
【０００６】
入力切換回路１０１には、入力電圧ＶINのオン／オフを行うスイッチＣＴ1と、基準電圧ＶRFのオン／オフを行うスイッチＣＴ2が設けられている。スイッチＣＴ1とＣＴ2は、それぞれＭＯＳ電界効果トランジスタ等の半導体素子である。スイッチＣＴ1とＣＴ2の図の上下部には、ゲート端子が示されている。これらのゲート端子には、それぞれ制御ドライブ回路１０２、１０３が接続されており、それぞれ制御信号ＣＫS、ＣＫCが入力される。スイッチＣＴ1、ＣＴ2は、それぞれこの制御信号ＣＫS、ＣＫCで開閉が制御される。
【０００７】
増幅回路１１１を構成するＣＭＯＳインバータ１１２には、ＭＯＳ電界効果トランジスタ等の半導体素子からなるスイッチＣＴ3が、ＣＭＯＳインバータ１１２の入力側と出力側を結合するように配置されている。ＣＭＯＳインバータ１１２には、制御ドライブ回路１１３が接続されており、制御信号ＣＫbが入力される。スイッチＣＴ3は、それぞれこの制御信号ＣＫbで開閉が制御される。
【０００８】
なお、補償回路１２１は、スイッチＣＴ3のゲート・ドレイン間のフィードスルーによるオフセット電圧を低減するために設けられたのもである。ここで、スイッチＣＴ3をＣＭＯＳスイッチで構成すれば、ＰＭＯＳとＮＭＯＳによる電荷の自己補償が期待できるため、補償回路１２１は不要となる。
【０００９】
続いて、上述のチョッパ型コンパレータの比較判定方法について説明する。
図１３は、チョッパ型コンパレータの比較判定方法を説明するための図である。
図１３においては、まず、スイッチＣＴ1、ＣＴ3をオンする（ステップ１０１）。そうすると、コンデンサＣ1の入力側の電圧は入力電圧ＶINとなり、出力側の電圧はＶBとなるので、コンデンサＣ1はその差電圧（ＶIN−ＶB）で充電される。なお、この電圧ＶBは、ＣＭＯＳインバータ１１２の論理スレッショルド電圧である。この期間をサンプル期間（ＴS）と呼ぶ。
次に、スイッチＣＴ3をオフし（ステップ１０２）、続いてスイッチＣＴ1をオフする（ステップ１０３）。
ここで、スイッチＣＴ2をオンにして（ステップ１０４）、入力電圧ＶINと基準電圧ＶRFとの比較を行う。この期間を比較期間（ＴC）と呼ぶ。
【００１０】
図１４は、上述の比較判定を示すタイムチャートである。
図１４には、図１２のコンパレータを制御する制御信号ＣＬＫと、各々のスイッチに入力される制御信号ＣＫS、ＣＫb、ＣＫCのタイムチャートが示されている。図１４においては、制御信号ＣＬＫがＬＯＷ（ＴPWL）になると、６ｎｓ後にスイッチＣＴ2がオフされ、４８ｎｓ後にスイッチＣＴ1、ＣＴ3がオンされる。スイッチＣＴ1がオンされると、ＴSの期間サンプリングが行われる。
制御信号ＣＬＫがＨＩＧＨ（ＴHIGH）になると、１８ｎｓ後にスイッチＣＴ3がオフされ、３６ｎｓ後にスイッチＣＴ1がオフされる。スイッチＣＴ1がオフされると、サンプリングが終了する。
サンプリングが終了すると、３４ｎｓ後に、スイッチＣＴ2がオンされ、ＴCの期間比較が行われる。
【００１１】
【発明が解決しようとする課題】
上述のチョッパ型コンパレータにおいては、スイッチＣＴ1のオフ時に電荷ノイズＱが発生する。この電荷ノイズＱは、所謂フィードスルーノイズを呼ばれる。電荷ノイズＱが発生すると、ｄＶ1＝ｄＱ1／Ｃ1の電圧変化が起こり、ＣＭＯＳインバータ１１２が応答し、出力を出し始めてしまう。
また、図１２に示したように、制御ドライブ回路１０２、１０３には、２つのインバータが用いられている。スイッチＣＴ1とＣＴ2の一方のゲート端子には、１つのインバータを介して制御信号が入力され、他方のゲート端子には、２つのインバータを介して制御信号が入力される。そのため、スイッチＣＴ1、ＣＴ2のＰｃｈ及びＮｃｈトランジスタを駆動する制御信号にインバータ１段分のディレイが生じ、ＰｃｈとＮｃｈトランジスタを同時にオン／オフできず、上述のフィードスルーノイズを増長させてしまう。
また、上記のｄＶ1を小さく抑えるためにコンデンサＣ1の容量を大きくした場合、コンパレータを高速動作させるために、スイッチＣＴ1とＣＴ2の切換を高速に行ったとしても、比較期間内にｄＶ1に対する応答を戻しきれない場合があった。この冗長なＣＭＯＳインバータの応答を比較時間内により戻し、且つ、ＶIN−ＶB電圧を増幅させるためには、ＣＭＯＳインバータの応答速度を上げねばならず、消費電力の増大を招く。さらに、コンデンサＣ1を大きくしたチョッパ型コンパレータをＡ／Ｄコンバータに使用した場合、Ａ／Ｄコンバータの入力帯域の低下を招き、高速動作を阻害する要因となってしまう。
【００１２】
本発明は、このような問題に鑑みてなされたものであって、スイッチの制御ドライバの構成に改良を加えることにより、アナログスイッチのフィードスルーノイズを低減でき、且つ高効率なチョッパ型コンパレータを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の課題を解決するため、本発明のチョッパ型コンパレータは、 ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成され、被比較電圧のスイッチングを行う第１のスイッチ手段と、 ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成され、基準電圧のスイッチングを行う第２のスイッチ手段と、 前記両スイッチ手段の出力側に接続され、前記電圧に応じた電荷を蓄えるコンデンサと、 該コンデンサの出力側に接続され、該コンデンサからのコンデンサ出力信号を増幅する増幅インバータと、 前記両スイッチ手段を制御するクロック信号を出力する第１の制御ドライバ回路と、 前記増幅インバータを制御するクロック信号を制御する第２の制御ドライバ回路と、 を具備し、 前記第１の制御ドライバ回路には、２つの出力手段が設けられており、 前記第１の制御ドライバ回路の一方の出力側に、前記第１のスイッチ手段のＰＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＮＭＯＳトランジスタのゲート端子、又は、前記第１のスイッチ手段のＮＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＰＭＯＳトランジスタのゲート端子が接続され、 前記第１の制御ドライバ回路の他方の出力側に、前記第１のスイッチ手段のＮＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＰＭＯＳトランジスタのゲート端子、又は、前記第１のスイッチ手段のＰＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＮＭＯＳトランジスタのゲート端子が接続され、 チョッパ型コンパレータであって、 前記第１の制御ドライブ回路及び／又は前記第２の制御ドライブ回路のドライブ出力制御信号の立ち上がり及び立下りの交点がドライブ信号の振幅の中心となることを特徴とする。
【００１４】
この例のチョッパ型コンパレータにおいては、スイッチＣＴ1とスイッチＣＴ2の切換がほぼ同時に行えるので、ＮＭＯＳ、ＰＭＯＳのチャンネル形成キャリアの相殺効果によりフィードスルーをキャンセルすることができ、電圧変化ｄＶ1自体を軽減できる。
また、電荷ノイズによる電圧変化ｄＶ1を小さく抑えるためコンデンサＣ1の容量を大きくする必要が無いため、動作を高速にでき、チップ面積も小さくて済む。
また、電圧変化ｄＶ1によるインバータの冗長な応答が出力されることが無く、比較期間内に確実に比較を行うことができる。
【００１５】
前記チョッパ型コンパレータにおいては、 前記第１の制御ドライブ回路及び／又は前記第２の制御ドライブ回路内においては、該ドライブ回路に入力されたドライブ入力制御信号は、２つの出力回路に分岐されており、 前記一方の出力回路には、複数の第１の制御インバータが設けられており、 前記他方の出力回路には、前記第１の制御インバータの半数の第２の制御インバータが設けられており、該第２の制御インバータを構成するトランジスタのＬ寸（トランジスタ長さ）が、前記第１の制御インバータを構成するトランジスタのＬ寸の２倍であることが好ましい。
【００１６】
インバータの配置数が異なる場合にも、トランジスタのＬ寸を変えることにより、スイッチの切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００１７】
前記チョッパ型コンパレータにおいては、 前記第１の制御ドライブ回路及び／又は前記第２の制御ドライブ回路内においては、該ドライブ回路に入力されたドライブ入力制御信号は、２つの出力回路に分岐されており、 前記一方の出力回路には、複数の制御インバータを介して、第１のＤフリップフロップと、ＥＸＯＲ回路が接続されており、 前記他方の出力回路には、第２のＤフリップフロップと、前記ＥＸＯＲ回路が接続されており、 前記ＥＸＯＲ回路の出力側は、前記両フリップフロップに接続されており、 前記両フリップフロップは、前記ＥＸＯＲ回路から制御信号を受けると、前記両フリップフロップに入力される信号を出力することもできる。
【００１８】
上述の制御ドライブ回路によれば、レベルの異なる制御信号が同期して出力されるので、スイッチの切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００１９】
前記チョッパ型コンパレータにおいては、 前記第１の制御ドライブ回路及び／又は前記第２の制御ドライブ回路内においては、該ドライブ回路に入力されたドライブ入力制御信号は、２つの出力回路に分岐されており、 前記一方の出力回路には、複数のＮＡＮＤ回路を元にした第１の制御インバータが設けられており、 前記他方の出力回路には、前記第１の制御インバータの半数のＮＡＮＤ回路を元にした第２の制御インバータが設けられており、該第２の制御インバータの実質的なＬ寸（トランジスタ長さ）が、前記第１の制御インバータのＬ寸の２倍であることが好ましい。
【００２０】
インバータの配置数が異なる場合にも、トランジスタの実質的なＬ寸を変えることにより、スイッチの切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００２１】
前記チョッパ型コンパレータにおいては、 前記第１の制御インバータに、並列に配置された２つのＰチャンネルトランジスタと、直列に配置された２つのＮチャンネルトランジスタと、が配置されており、 前記第２の制御インバータに、並列に配置された４つのＰチャンネルトランジスタと、直列に配置された４つのＮチャンネルトランジスタと、が配置されている、 ことが好ましい。
【００２２】
この例の制御ドライバ回路においては、トランジスタにゲートアレイＡＳＩＣ等でよく用いられるベーシックセルを用いても、チャンネルコンダクタンスβN、βPをほぼ同一にすることができ、且つ、スイッチの切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００２３】
前記チョッパ型コンパレータにおいては、 前記第１の制御インバータに、並列に配置された２つのＰチャンネルトランジスタと、直列に配置された２つのＮチャンネルトランジスタと、が配置されており、 前記第２の制御インバータに、直列に配置された４つのＰチャンネルトランジスタと、直列に配置された４つのＮチャンネルトランジスタと、が配置されている。
【００２４】
上述の制御ドライバ回路においても、スイッチの切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００２５】
【発明の実施の形態】
以下、図面を参照しつつ説明する。
まず、本発明の第１の実施の形態に係るチョッパ型コンパレータについて説明する。
図１は、本発明の第１の実施の形態に係るチョッパ型コンパレータの構成を概略的に示す図である。
図１には、図１０に示したような、入力電圧ＶINと基準電圧ＶRFの切換えを行う入力切換回路１と、入力切換回路１に接続されるコンデンサＣ1と、数段（図では１つだけ示してある）の増幅器（ＣＭＯＳインバータ）１２等から構成される増幅回路１１と、が設けられている。
【００２６】
入力切換回路１には、入力電圧ＶINのオン／オフを行うスイッチＣＴ1と、基準電圧ＶRFのオン／オフを行うスイッチＣＴ2が設けられている。スイッチＣＴ1とＣＴ2は、それぞれＭＯＳ電界効果トランジスタ等の半導体素子である。スイッチＣＴ1とＣＴ2の図の上下部には、それぞれゲート端子Ｎ1、Ｐ1、Ｎ2、Ｐ2が示されている。これらのゲート端子には、制御ドライブ回路２が接続されている。制御ドライブ回路２は、制御信号ＣＫ1の入力を受け、一方の出力部２ａからゲート端子Ｐ1、Ｎ2に開閉指示を出し、他方の出力部２ｂからゲート端子Ｎ1、Ｐ2に開閉指示を出す。
【００２７】
増幅回路１１を構成するＣＭＯＳインバータ１２には、ＭＯＳ電界効果トランジスタ等の半導体素子からなるスイッチＣＴ3が、ＣＭＯＳインバータ１２の入力側と出力側を結合するように配置されている。ＣＭＯＳインバータ１２には、制御ドライブ回路２と同様の構成をした制御ドライブ回路１３が接続されている。制御ドライブ回路１３には、制御信号ＣＫ2が入力され、スイッチＣＴ3の開閉が制御される。
【００２８】
ここで、この例のチョッパ型コンパレータにおいては、制御ドライブ回路２及び／又は制御ドライブ回路１３の出力制御信号の立ち上がり及び立下りの交点がドライブ信号の振幅の中心となるようにすることが好ましい。
【００２９】
図２は、出力制御信号の立ち上がり及び立下りの様子を示す図である。
図２には、スイッチＣＴ1、ＣＴ2、ＣＴ3のＰチャンネル及びＮチャンネルへの制御信号の立ち上がり及び立下りが示されている。図中の一点鎖線は、制御信号の振幅中心を示すものである。図２に示すように、この例のチョッパ型コンパレータにおいては、Ｐチャンネル及びＮチャンネルへの制御信号の立ち上がり及び立下りが同時に行われ、且つ、立ち上がり及び立下りの交点がドライブ信号の振幅の中心となっている。このようなドライブ信号を用いることによって、Ｐチャンネル、Ｎチャンネルトランジスタのチャネル形成キャリアの相殺により、電荷ノイズによる電圧変化ｄＶ1をキャンセルすることができる。
【００３０】
続いて、上述のチョッパ型コンパレータの比較判定方法について説明する。
図３は、本発明の第１の実施の形態に係るチョッパ型コンパレータの比較判定方法を説明するための図である。
図３においては、まず、スイッチＣＴ1、ＣＴ3をオンする（ステップ１）。そうすると、コンデンサＣ1の入力側の電圧は入力電圧ＶINとなり、出力側の電圧はＶBとなるので、コンデンサＣ1はその差電圧（ＶIN−ＶB）で充電される。なお、この電圧ＶBは、ＣＭＯＳインバータ１２の論理スレッショルド電圧である。この期間をサンプル期間（ＴS）と呼ぶ。
次に、スイッチＣＴ3をオフし（ステップ２）、続いてスイッチＣＴ1をオフする（ステップ３）。
ここで、スイッチＣＴ2をオンにして（ステップ４）、入力電圧ＶINと基準電圧ＶRFとの比較を行う。この期間を比較期間（ＴC）と呼ぶ。
【００３１】
図４は、上述の比較判定を示すタイムチャートである。
図４には、図１のコンパレータを制御する制御信号ＣＬＫと、スイッチＣＴ1、ＣＴ2、ＣＴ3に入力される各々の制御信号のタイムチャートが示されている。図３においては、制御信号ＣＬＫがＬＯＷ（ＴPWL）になると、若干のディレイの後、ほぼ同時に、スイッチＣＴ2のオフ、スイッチＣＴ1、ＣＴ3のオンが行われる。スイッチＣＴ1がオンされると、ＴSの期間サンプリングが行われる。
制御信号ＣＬＫがＨＩＧＨ（ＴHIGH）になると、若干のディレイの後、ほぼ同時に、スイッチＣＴ1のオフとスイッチＣＴ2のオンがなされ、ＴCの期間比較が行われる。
【００３２】
上述のように、この例のチョッパ型コンパレータにおいては、電荷ノイズによる電圧変化ｄＶ1を小さく抑えるためコンデンサＣ1の容量を大きくする必要が無いため、動作を高速にでき、チップ面積も小さくて済む。
また、基準電圧ＶRFが出力されることが無く、比較期間内に確実に比較を行うことができる。
さらに、スイッチＣＴ1とスイッチＣＴ2の切換がほぼ同時に行えるので、フィードスルーをキャンセルすることができ、電圧変化ｄＶ1自体を軽減できる。
【００３３】
次に、本発明の第２の実施の形態に係るチョッパ型コンパレータについて説明する。
図５は、本発明の第２の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の構成を示す図である。この例では、制御ドライブ回路について説明するが、その他の部分については、図１に示したチョッパ型コンパレータと同様の構成とすることができる。
【００３４】
図５には、チョッパ型コンパレータの制御ドライブ回路２、１３（図１参照）が示されている。制御ドライブ回路２、１３の制御信号入力側には、インバータ２ａが配置されている。インバータ２ａの出力側は、２つに分岐されており、一方には、インバータ２ｂ、２ｃが配置されており、他方には、インバータ２ｄ、２ｅ、２ｆが配置されている。インバータ２ｃの出力側には、ゲート端子Ｐ1、Ｎ2（図１参照）が接続され、制御信号が出力される。インバータ２ｆの出力側には、ゲート端子Ｐ2、Ｎ1（図１参照）が接続され、制御信号が出力される。
【００３５】
ここで、インバータのドレイン・ソース間電流Ｉdsは、Ｉds＝β（Ｖgs−Ｖth）2／２となる。ただし、ここで、Ｌはインバータを構成するトランジスタのＬ寸（トランジスタ長さ）、Ｗはインバータを構成するトランジスタのＷ値（実効チャンネル幅）であり、β＝μ0Ｃ0（Ｗ／Ｌ）である。また、Ｖgsはゲート・ソース間電圧であり、ＶthはスイッチＣＴ1、ＣＴ2、ＣＴ3のしきい値電圧である。
【００３６】
さらに、スイッチのオン抵抗は、Ｒon＝Ｖds／Ｉdsとなる。ここで、この例のインバータ２ｂのＬ寸を、インバータ２ｄ、２ｅのＬ寸の２倍の長さとする。このとき、インバータ２ｂ、２ｄ、２ｅを構成するトランジスタに、チャンネルコンダクタンスβN、βPが同じくらいになるようなＷ値（実効チャンネル幅）が使用されているとすると、インバータ２ｂのＲonは、インバータ２ｄ、２ｅのＲonの２倍となる。
【００３７】
つまり、インバータ２ｂの１つ分のディレイと、インバータ２ｄと２ｅの各々のディレイを足し合わせたものがほぼ同一となり、ゲート端子Ｐ1、Ｎ2から、ゲート端子Ｐ2、Ｎ1への切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００３８】
次に、本発明の第３の実施の形態に係るチョッパ型コンパレータについて説明する。
図６は、本発明の第３の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の構成を示す図である。この例では、制御ドライブ回路について説明するが、その他の部分については、図１に示したチョッパ型コンパレータと同様の構成とすることができる。
【００３９】
図６には、チョッパ型コンパレータの制御ドライブ回路２、１３（図１参照）が示されている。制御ドライブ回路２、１３には、制御信号Ａが入力される。制御ドライブ回路２、１３の入力側には、インバータ２１ａが配置されている。インバータ２１ａの出力側は、２つに分岐されており、一方には、インバータ２１ｂ、２１ｃ、２１ｄが配置されており、他方には、インバータは配置されていない。インバータ２１ｄの出力信号をＤ１とし、インバータ２１ａの出力信号をＤ２とする。インバータ２１ｄの出力側は、２つに分岐されており、一方は、Ｄフリップフロップ２２ａに入力され、他方は、ＥＸＯＲ回路２３に入力されている。インバータ２１ａの出力信号Ｄ２も、また、２つに分岐されており、一方は、ＥＸＯＲ回路２３に入力され、他方は、Ｄフリップフロップ２２ｂに入力されている。ＥＸＯＲ回路２３の出力信号Ｃは、２つに分岐されており、一方は、Ｄフリップフロップ２２ａに入力され、他方は、Ｄフリップフロップ２２ｂに入力されている。Ｄフリップフロップ２２ａ、２２ｂの出力信号Ｘ１、Ｘ２は、それぞれゲート端子Ｐ1及びＮ2（図１参照）、ゲート端子Ｐ2及びＮ1（図１参照）に入力される。
【００４０】
図７は、本発明の第３の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の制御信号を示すタイムチャートである。
図７には、図６の制御ドライブ回路の制御信号Ａと、インバータ２１ｄの出力信号をＤ１と、インバータ２１ａの出力信号Ｄ２と、ＥＸＯＲ回路２３の出力信号Ｃと、Ｄフリップフロップ２２ａの出力信号Ｘ１と、Ｄフリップフロップ２２ｂの出力信号Ｘ２と、のタイムチャートが示されている。
【００４１】
図７においては、制御ドライブ回路の制御信号ＡがＨ（Ｈｉｇｈ）レベルになると、インバータ２１ａ（出力はＬレベル）、２１ｂ（出力はＨレベル）、２１ｃ（出力はＬレベル）、２１ｄ（出力はＨレベル）の動作によってやや遅れて、Ｈレベルのインバータ２１ｄの出力信号Ｄ１が出力される。また、制御ドライブ回路の制御信号ＡがＨ（Ｈｉｇｈ）レベルになると、インバータ２１ａ（出力はＬレベル）の動作によって若干遅れて、Ｌレベルのインバータ２１ａの出力信号Ｄ２が出力される。
【００４２】
インバータ２１ｄの出力信号Ｄ１とインバータ２１ａの出力信号Ｄ２がＥＸＯＲ回路２３に入力されると、ＥＸＯＲ回路２３から出力信号Ｃが出力される。ここで、出力信号Ｄ１及び出力信号Ｄ２が共に、ＨレベルかＬレベルの場合には、ＥＸＯＲ回路２３からＬレベルの出力信号Ｃが出力される。一方、出力信号Ｄ１、Ｄ２のレベルが異なる場合には、ＥＸＯＲ回路２３からＨレベルの出力信号Ｃが出力される。
【００４３】
Ｄフリップフロップ２２ａ、２２ｂは、ＥＸＯＲ回路２３の出力信号（クロックパルス）Ｃが入力されると、その時の入力信号と同一の出力を行う。つまり、インバータ２１ｄの出力信号Ｄ１の入力を受けるＤフリップフロップ２２ａは、クロックパルスＣが入力された時点で、出力信号Ｄ１を出力信号Ｘ１として出力する。一方、インバータ２１ａの出力信号Ｄ２の入力を受けるＤフリップフロップ２２ｂは、クロックパルスＣが入力された時点で、出力信号Ｄ２を出力信号Ｘ２として出力する。ここで、クロックパルスＣはＤフリップフロップ２２ａ、２２ｂに同時に入力されるので、制御ドライブ回路からは、レベルの異なる制御信号Ｘ１、Ｘ２が同期して出力される。
【００４４】
上述の制御ドライブ回路によれば、レベルの異なる制御信号Ｘ１、Ｘ２が同期して出力されるので、ゲート端子Ｐ1、Ｎ2から、ゲート端子Ｐ2、Ｎ1への切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００４５】
次に、本発明の第４の実施の形態に係るチョッパ型コンパレータについて説明する。
図８は、本発明の第４の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の構成を示す図である。この例では、制御ドライブ回路について説明するが、その他の部分については、図１に示したチョッパ型コンパレータと同様の構成とすることができる。
【００４６】
図８には、チョッパ型コンパレータの制御ドライブ回路２、１３（図１参照）が示されている。制御ドライブ回路２、１３の制御信号入力側には、ＮＡＮＤ回路を元にしたインバータ３１ａが配置されている。インバータ３１ａの出力側は、２つに分岐されており、一方には、インバータ３２、３１ｂが配置されており、他方には、インバータ３１ｃ、３１ｄ、３１ｅが配置されている。インバータ３１ｂの出力側には、ゲート端子Ｐ1、Ｎ2（図１参照）が接続され、制御信号が出力される。インバータ３１ｅの出力側には、ゲート端子Ｐ2、Ｎ1（図１参照）が接続され、制御信号が出力される。
【００４７】
続いて、上述のインバータの構成について詳しく説明する。
図９は、インバータ３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅの構成を示す図である。
図９に示すインバータ３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅには、並列に配置された２つのＰチャンネルトランジスタＰ1、Ｐ2と、直列に配置された２つのＮチャンネルトランジスタＮ1、Ｎ2と、が配置されている。
【００４８】
図１０は、インバータ３２の構成を示す図である。
図１０に示すインバータ３２には、並列に配置された４つのＰチャンネルトランジスタＰ1、Ｐ2、Ｐ3、Ｐ4と、直列に配置された４つのＮチャンネルトランジスタＮ1、Ｎ2、Ｎ3、Ｎ4と、が配置されている。インバータ３２は、図９に示したインバータ３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅを２つシリアル接続したような構成をしており、インバータ３２のＬ寸は実質的にインバータ３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅの２倍となっている。
【００４９】
上述の制御ドライバ回路においては、Ｎチャンネルトランジスタが直列で、Ｐチャンネルトランジスタが並列に配置されているので、ＮチャンネルトランジスタのβNとＰチャンネルトランジスタβPとの比が１：１となり、図２に示すように、立ち上がり及び立下りのスルーレートが揃ってくる。
また、この例の制御ドライバ回路においては、トランジスタにベーシックセルを用いても、βN、βPをほぼ同一にすることができ、且つ、インバータ３２の１つ分のディレイと、インバータ３１ｃと３１ｄの各々のディレイを足し合わせたものがほぼ同一となり、ゲート端子Ｐ1、Ｎ2から、ゲート端子Ｐ2、Ｎ1への切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００５０】
次に、本発明の第５の実施の形態に係るチョッパ型コンパレータについて説明する。
図１１は、本発明の第５の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の構成を示す図である。この例では、制御ドライブ回路を構成するインバータについて説明するが、その他の部分については、図８、図９に示した制御ドライブ回路と同様の構成とすることができる。
図１１に示すインバータ３２には、直列に配置された４つのＰチャンネルトランジスタＰ1、Ｐ2、Ｐ3、Ｐ4と、直列に配置された４つのＮチャンネルトランジスタＮ1、Ｎ2、Ｎ3、Ｎ4と、が配置されている。
【００５１】
上述の制御ドライバ回路においても、インバータ３２の１つ分のディレイと、インバータ３１ｃと３１ｄの各々のディレイを足し合わせたものがほぼ同一となり、ゲート端子Ｐ1、Ｎ2から、ゲート端子Ｐ2、Ｎ1への切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００５２】
【発明の効果】
以上の説明から明らかなように、本発明によれば、スイッチの制御ドライバの構成に改良を加えることにより、アナログスイッチのフィードスルーノイズを低減でき、且つ高効率なチョッパ型コンパレータを実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るチョッパ型コンパレータの構成を概略的に示す図である。
【図２】出力制御信号の立ち上がり及び立下りの様子を示す図である。
【図３】本発明の第１の実施の形態に係るチョッパ型コンパレータの比較判定方法を説明するための図である。
【図４】上述の比較判定を示すタイムチャートである。
【図５】本発明の第２の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の構成を示す図である。
【図６】本発明の第３の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の構成を示す図である。
【図７】本発明の第３の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の制御信号を示すタイムチャートである。
【図８】本発明の第４の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の構成を示す図である。
【図９】インバータ３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅの構成を示す図である。
【図１０】インバータ３２の構成を示す図である。
【図１１】本発明の第５の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の構成を示す図である。
【図１２】このＣＭＯＳ構成のチョッパ型コンパレータの一例を示す図である。
【図１３】チョッパ型コンパレータの比較判定方法を説明するための図である。
【図１４】上述の比較判定を示すタイムチャートである。
【符号の説明】
ＶIN 入力電圧
ＶRF 基準電圧
Ｃ1 コンデンサ
ＣＴ1、ＣＴ2、ＣＴ3 スイッチ
Ｐ1、Ｎ2、Ｎ1、Ｐ2 ゲート端子
ＣＫ1、ＣＫ2 制御信号
１ 入力切換回路
２、１３ 制御ドライブ回路
１１ 増幅回路
１２ 増幅器（ＣＭＯＳインバータ）
【発明の属する技術分野】
本発明は、直並列型、２ステップ並列型Ａ／Ｄコンバータ等に使用されるＣＭＯＳ構成のチョッパ型コンパレータに関する。特には、アナログスイッチのフィードスルーノイズを低減できるチョッパ型コンパレータに関する。
【０００２】
【従来の技術】
近年、ＣＭＯＳプロセスの微細化技術の進歩によりメモリやマイクロプロセッサＬＳＩの高集積化、高速化の動きが活発である。この論理ＬＳＩとコンパチブルなプロセスでアナログ回路を実現できれば、同一チップにデジタル回路とアナログ回路を配置することができ、高信頼性・小型化低コストを実現できる。このため、ＣＭＯＳプロセスによるアナログ回路の実現は、Ａ／Ｄ、Ｄ／Ａコンバータはもちろん、マイクロプロセッサのＡ／Ｄオンチップ化、通信、ＯＡ機器のデジタル化等に不可欠なものとなっている。
【０００３】
Ａ／Ｄコンバータ等に使用されるコンパレータとしては、高精度が要求される分野では、バイポーラやＦＥＴトランジスタによるチョッパ型直流増幅器が実用化されてきた。特に、ＭＯＳトランジスタはリーク電流が小さく、オフセット電圧を発生しないので、チョッパスイッチとして最適である。
【０００４】
現在、このＣＭＯＳ構成のチョッパ型コンパレータとして様々なものが検討されている。
図１２は、このＣＭＯＳ構成のチョッパ型コンパレータの一例を示す図である。
図１２に示すＣＭＯＳ構成のチョッパ型コンパレータは、ＣＭＯＳチョッパ型コンパレータの解析と評価、電子通信学会論文誌、Ｖｏｌ．Ｊ６７−Ｃ Ｎｏ．５、１９８４において検討されたものである。
【０００５】
このチョッパ型コンパレータには、入力電圧ＶINと基準電圧ＶRFの切換えを行う入力切換回路１０１と、入力切換回路１０１に接続されるコンデンサＣ1と、数段の増幅器（ＣＭＯＳインバータ）１１２等から構成される増幅回路１１１と、補償回路１２１と、が設けられている。
【０００６】
入力切換回路１０１には、入力電圧ＶINのオン／オフを行うスイッチＣＴ1と、基準電圧ＶRFのオン／オフを行うスイッチＣＴ2が設けられている。スイッチＣＴ1とＣＴ2は、それぞれＭＯＳ電界効果トランジスタ等の半導体素子である。スイッチＣＴ1とＣＴ2の図の上下部には、ゲート端子が示されている。これらのゲート端子には、それぞれ制御ドライブ回路１０２、１０３が接続されており、それぞれ制御信号ＣＫS、ＣＫCが入力される。スイッチＣＴ1、ＣＴ2は、それぞれこの制御信号ＣＫS、ＣＫCで開閉が制御される。
【０００７】
増幅回路１１１を構成するＣＭＯＳインバータ１１２には、ＭＯＳ電界効果トランジスタ等の半導体素子からなるスイッチＣＴ3が、ＣＭＯＳインバータ１１２の入力側と出力側を結合するように配置されている。ＣＭＯＳインバータ１１２には、制御ドライブ回路１１３が接続されており、制御信号ＣＫbが入力される。スイッチＣＴ3は、それぞれこの制御信号ＣＫbで開閉が制御される。
【０００８】
なお、補償回路１２１は、スイッチＣＴ3のゲート・ドレイン間のフィードスルーによるオフセット電圧を低減するために設けられたのもである。ここで、スイッチＣＴ3をＣＭＯＳスイッチで構成すれば、ＰＭＯＳとＮＭＯＳによる電荷の自己補償が期待できるため、補償回路１２１は不要となる。
【０００９】
続いて、上述のチョッパ型コンパレータの比較判定方法について説明する。
図１３は、チョッパ型コンパレータの比較判定方法を説明するための図である。
図１３においては、まず、スイッチＣＴ1、ＣＴ3をオンする（ステップ１０１）。そうすると、コンデンサＣ1の入力側の電圧は入力電圧ＶINとなり、出力側の電圧はＶBとなるので、コンデンサＣ1はその差電圧（ＶIN−ＶB）で充電される。なお、この電圧ＶBは、ＣＭＯＳインバータ１１２の論理スレッショルド電圧である。この期間をサンプル期間（ＴS）と呼ぶ。
次に、スイッチＣＴ3をオフし（ステップ１０２）、続いてスイッチＣＴ1をオフする（ステップ１０３）。
ここで、スイッチＣＴ2をオンにして（ステップ１０４）、入力電圧ＶINと基準電圧ＶRFとの比較を行う。この期間を比較期間（ＴC）と呼ぶ。
【００１０】
図１４は、上述の比較判定を示すタイムチャートである。
図１４には、図１２のコンパレータを制御する制御信号ＣＬＫと、各々のスイッチに入力される制御信号ＣＫS、ＣＫb、ＣＫCのタイムチャートが示されている。図１４においては、制御信号ＣＬＫがＬＯＷ（ＴPWL）になると、６ｎｓ後にスイッチＣＴ2がオフされ、４８ｎｓ後にスイッチＣＴ1、ＣＴ3がオンされる。スイッチＣＴ1がオンされると、ＴSの期間サンプリングが行われる。
制御信号ＣＬＫがＨＩＧＨ（ＴHIGH）になると、１８ｎｓ後にスイッチＣＴ3がオフされ、３６ｎｓ後にスイッチＣＴ1がオフされる。スイッチＣＴ1がオフされると、サンプリングが終了する。
サンプリングが終了すると、３４ｎｓ後に、スイッチＣＴ2がオンされ、ＴCの期間比較が行われる。
【００１１】
【発明が解決しようとする課題】
上述のチョッパ型コンパレータにおいては、スイッチＣＴ1のオフ時に電荷ノイズＱが発生する。この電荷ノイズＱは、所謂フィードスルーノイズを呼ばれる。電荷ノイズＱが発生すると、ｄＶ1＝ｄＱ1／Ｃ1の電圧変化が起こり、ＣＭＯＳインバータ１１２が応答し、出力を出し始めてしまう。
また、図１２に示したように、制御ドライブ回路１０２、１０３には、２つのインバータが用いられている。スイッチＣＴ1とＣＴ2の一方のゲート端子には、１つのインバータを介して制御信号が入力され、他方のゲート端子には、２つのインバータを介して制御信号が入力される。そのため、スイッチＣＴ1、ＣＴ2のＰｃｈ及びＮｃｈトランジスタを駆動する制御信号にインバータ１段分のディレイが生じ、ＰｃｈとＮｃｈトランジスタを同時にオン／オフできず、上述のフィードスルーノイズを増長させてしまう。
また、上記のｄＶ1を小さく抑えるためにコンデンサＣ1の容量を大きくした場合、コンパレータを高速動作させるために、スイッチＣＴ1とＣＴ2の切換を高速に行ったとしても、比較期間内にｄＶ1に対する応答を戻しきれない場合があった。この冗長なＣＭＯＳインバータの応答を比較時間内により戻し、且つ、ＶIN−ＶB電圧を増幅させるためには、ＣＭＯＳインバータの応答速度を上げねばならず、消費電力の増大を招く。さらに、コンデンサＣ1を大きくしたチョッパ型コンパレータをＡ／Ｄコンバータに使用した場合、Ａ／Ｄコンバータの入力帯域の低下を招き、高速動作を阻害する要因となってしまう。
【００１２】
本発明は、このような問題に鑑みてなされたものであって、スイッチの制御ドライバの構成に改良を加えることにより、アナログスイッチのフィードスルーノイズを低減でき、且つ高効率なチョッパ型コンパレータを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の課題を解決するため、本発明のチョッパ型コンパレータは、 ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成され、被比較電圧のスイッチングを行う第１のスイッチ手段と、 ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成され、基準電圧のスイッチングを行う第２のスイッチ手段と、 前記両スイッチ手段の出力側に接続され、前記電圧に応じた電荷を蓄えるコンデンサと、 該コンデンサの出力側に接続され、該コンデンサからのコンデンサ出力信号を増幅する増幅インバータと、 前記両スイッチ手段を制御するクロック信号を出力する第１の制御ドライバ回路と、 前記増幅インバータを制御するクロック信号を制御する第２の制御ドライバ回路と、 を具備し、 前記第１の制御ドライバ回路には、２つの出力手段が設けられており、 前記第１の制御ドライバ回路の一方の出力側に、前記第１のスイッチ手段のＰＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＮＭＯＳトランジスタのゲート端子、又は、前記第１のスイッチ手段のＮＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＰＭＯＳトランジスタのゲート端子が接続され、 前記第１の制御ドライバ回路の他方の出力側に、前記第１のスイッチ手段のＮＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＰＭＯＳトランジスタのゲート端子、又は、前記第１のスイッチ手段のＰＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＮＭＯＳトランジスタのゲート端子が接続され、 チョッパ型コンパレータであって、 前記第１の制御ドライブ回路及び／又は前記第２の制御ドライブ回路のドライブ出力制御信号の立ち上がり及び立下りの交点がドライブ信号の振幅の中心となることを特徴とする。
【００１４】
この例のチョッパ型コンパレータにおいては、スイッチＣＴ1とスイッチＣＴ2の切換がほぼ同時に行えるので、ＮＭＯＳ、ＰＭＯＳのチャンネル形成キャリアの相殺効果によりフィードスルーをキャンセルすることができ、電圧変化ｄＶ1自体を軽減できる。
また、電荷ノイズによる電圧変化ｄＶ1を小さく抑えるためコンデンサＣ1の容量を大きくする必要が無いため、動作を高速にでき、チップ面積も小さくて済む。
また、電圧変化ｄＶ1によるインバータの冗長な応答が出力されることが無く、比較期間内に確実に比較を行うことができる。
【００１５】
前記チョッパ型コンパレータにおいては、 前記第１の制御ドライブ回路及び／又は前記第２の制御ドライブ回路内においては、該ドライブ回路に入力されたドライブ入力制御信号は、２つの出力回路に分岐されており、 前記一方の出力回路には、複数の第１の制御インバータが設けられており、 前記他方の出力回路には、前記第１の制御インバータの半数の第２の制御インバータが設けられており、該第２の制御インバータを構成するトランジスタのＬ寸（トランジスタ長さ）が、前記第１の制御インバータを構成するトランジスタのＬ寸の２倍であることが好ましい。
【００１６】
インバータの配置数が異なる場合にも、トランジスタのＬ寸を変えることにより、スイッチの切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００１７】
前記チョッパ型コンパレータにおいては、 前記第１の制御ドライブ回路及び／又は前記第２の制御ドライブ回路内においては、該ドライブ回路に入力されたドライブ入力制御信号は、２つの出力回路に分岐されており、 前記一方の出力回路には、複数の制御インバータを介して、第１のＤフリップフロップと、ＥＸＯＲ回路が接続されており、 前記他方の出力回路には、第２のＤフリップフロップと、前記ＥＸＯＲ回路が接続されており、 前記ＥＸＯＲ回路の出力側は、前記両フリップフロップに接続されており、 前記両フリップフロップは、前記ＥＸＯＲ回路から制御信号を受けると、前記両フリップフロップに入力される信号を出力することもできる。
【００１８】
上述の制御ドライブ回路によれば、レベルの異なる制御信号が同期して出力されるので、スイッチの切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００１９】
前記チョッパ型コンパレータにおいては、 前記第１の制御ドライブ回路及び／又は前記第２の制御ドライブ回路内においては、該ドライブ回路に入力されたドライブ入力制御信号は、２つの出力回路に分岐されており、 前記一方の出力回路には、複数のＮＡＮＤ回路を元にした第１の制御インバータが設けられており、 前記他方の出力回路には、前記第１の制御インバータの半数のＮＡＮＤ回路を元にした第２の制御インバータが設けられており、該第２の制御インバータの実質的なＬ寸（トランジスタ長さ）が、前記第１の制御インバータのＬ寸の２倍であることが好ましい。
【００２０】
インバータの配置数が異なる場合にも、トランジスタの実質的なＬ寸を変えることにより、スイッチの切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００２１】
前記チョッパ型コンパレータにおいては、 前記第１の制御インバータに、並列に配置された２つのＰチャンネルトランジスタと、直列に配置された２つのＮチャンネルトランジスタと、が配置されており、 前記第２の制御インバータに、並列に配置された４つのＰチャンネルトランジスタと、直列に配置された４つのＮチャンネルトランジスタと、が配置されている、 ことが好ましい。
【００２２】
この例の制御ドライバ回路においては、トランジスタにゲートアレイＡＳＩＣ等でよく用いられるベーシックセルを用いても、チャンネルコンダクタンスβN、βPをほぼ同一にすることができ、且つ、スイッチの切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００２３】
前記チョッパ型コンパレータにおいては、 前記第１の制御インバータに、並列に配置された２つのＰチャンネルトランジスタと、直列に配置された２つのＮチャンネルトランジスタと、が配置されており、 前記第２の制御インバータに、直列に配置された４つのＰチャンネルトランジスタと、直列に配置された４つのＮチャンネルトランジスタと、が配置されている。
【００２４】
上述の制御ドライバ回路においても、スイッチの切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００２５】
【発明の実施の形態】
以下、図面を参照しつつ説明する。
まず、本発明の第１の実施の形態に係るチョッパ型コンパレータについて説明する。
図１は、本発明の第１の実施の形態に係るチョッパ型コンパレータの構成を概略的に示す図である。
図１には、図１０に示したような、入力電圧ＶINと基準電圧ＶRFの切換えを行う入力切換回路１と、入力切換回路１に接続されるコンデンサＣ1と、数段（図では１つだけ示してある）の増幅器（ＣＭＯＳインバータ）１２等から構成される増幅回路１１と、が設けられている。
【００２６】
入力切換回路１には、入力電圧ＶINのオン／オフを行うスイッチＣＴ1と、基準電圧ＶRFのオン／オフを行うスイッチＣＴ2が設けられている。スイッチＣＴ1とＣＴ2は、それぞれＭＯＳ電界効果トランジスタ等の半導体素子である。スイッチＣＴ1とＣＴ2の図の上下部には、それぞれゲート端子Ｎ1、Ｐ1、Ｎ2、Ｐ2が示されている。これらのゲート端子には、制御ドライブ回路２が接続されている。制御ドライブ回路２は、制御信号ＣＫ1の入力を受け、一方の出力部２ａからゲート端子Ｐ1、Ｎ2に開閉指示を出し、他方の出力部２ｂからゲート端子Ｎ1、Ｐ2に開閉指示を出す。
【００２７】
増幅回路１１を構成するＣＭＯＳインバータ１２には、ＭＯＳ電界効果トランジスタ等の半導体素子からなるスイッチＣＴ3が、ＣＭＯＳインバータ１２の入力側と出力側を結合するように配置されている。ＣＭＯＳインバータ１２には、制御ドライブ回路２と同様の構成をした制御ドライブ回路１３が接続されている。制御ドライブ回路１３には、制御信号ＣＫ2が入力され、スイッチＣＴ3の開閉が制御される。
【００２８】
ここで、この例のチョッパ型コンパレータにおいては、制御ドライブ回路２及び／又は制御ドライブ回路１３の出力制御信号の立ち上がり及び立下りの交点がドライブ信号の振幅の中心となるようにすることが好ましい。
【００２９】
図２は、出力制御信号の立ち上がり及び立下りの様子を示す図である。
図２には、スイッチＣＴ1、ＣＴ2、ＣＴ3のＰチャンネル及びＮチャンネルへの制御信号の立ち上がり及び立下りが示されている。図中の一点鎖線は、制御信号の振幅中心を示すものである。図２に示すように、この例のチョッパ型コンパレータにおいては、Ｐチャンネル及びＮチャンネルへの制御信号の立ち上がり及び立下りが同時に行われ、且つ、立ち上がり及び立下りの交点がドライブ信号の振幅の中心となっている。このようなドライブ信号を用いることによって、Ｐチャンネル、Ｎチャンネルトランジスタのチャネル形成キャリアの相殺により、電荷ノイズによる電圧変化ｄＶ1をキャンセルすることができる。
【００３０】
続いて、上述のチョッパ型コンパレータの比較判定方法について説明する。
図３は、本発明の第１の実施の形態に係るチョッパ型コンパレータの比較判定方法を説明するための図である。
図３においては、まず、スイッチＣＴ1、ＣＴ3をオンする（ステップ１）。そうすると、コンデンサＣ1の入力側の電圧は入力電圧ＶINとなり、出力側の電圧はＶBとなるので、コンデンサＣ1はその差電圧（ＶIN−ＶB）で充電される。なお、この電圧ＶBは、ＣＭＯＳインバータ１２の論理スレッショルド電圧である。この期間をサンプル期間（ＴS）と呼ぶ。
次に、スイッチＣＴ3をオフし（ステップ２）、続いてスイッチＣＴ1をオフする（ステップ３）。
ここで、スイッチＣＴ2をオンにして（ステップ４）、入力電圧ＶINと基準電圧ＶRFとの比較を行う。この期間を比較期間（ＴC）と呼ぶ。
【００３１】
図４は、上述の比較判定を示すタイムチャートである。
図４には、図１のコンパレータを制御する制御信号ＣＬＫと、スイッチＣＴ1、ＣＴ2、ＣＴ3に入力される各々の制御信号のタイムチャートが示されている。図３においては、制御信号ＣＬＫがＬＯＷ（ＴPWL）になると、若干のディレイの後、ほぼ同時に、スイッチＣＴ2のオフ、スイッチＣＴ1、ＣＴ3のオンが行われる。スイッチＣＴ1がオンされると、ＴSの期間サンプリングが行われる。
制御信号ＣＬＫがＨＩＧＨ（ＴHIGH）になると、若干のディレイの後、ほぼ同時に、スイッチＣＴ1のオフとスイッチＣＴ2のオンがなされ、ＴCの期間比較が行われる。
【００３２】
上述のように、この例のチョッパ型コンパレータにおいては、電荷ノイズによる電圧変化ｄＶ1を小さく抑えるためコンデンサＣ1の容量を大きくする必要が無いため、動作を高速にでき、チップ面積も小さくて済む。
また、基準電圧ＶRFが出力されることが無く、比較期間内に確実に比較を行うことができる。
さらに、スイッチＣＴ1とスイッチＣＴ2の切換がほぼ同時に行えるので、フィードスルーをキャンセルすることができ、電圧変化ｄＶ1自体を軽減できる。
【００３３】
次に、本発明の第２の実施の形態に係るチョッパ型コンパレータについて説明する。
図５は、本発明の第２の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の構成を示す図である。この例では、制御ドライブ回路について説明するが、その他の部分については、図１に示したチョッパ型コンパレータと同様の構成とすることができる。
【００３４】
図５には、チョッパ型コンパレータの制御ドライブ回路２、１３（図１参照）が示されている。制御ドライブ回路２、１３の制御信号入力側には、インバータ２ａが配置されている。インバータ２ａの出力側は、２つに分岐されており、一方には、インバータ２ｂ、２ｃが配置されており、他方には、インバータ２ｄ、２ｅ、２ｆが配置されている。インバータ２ｃの出力側には、ゲート端子Ｐ1、Ｎ2（図１参照）が接続され、制御信号が出力される。インバータ２ｆの出力側には、ゲート端子Ｐ2、Ｎ1（図１参照）が接続され、制御信号が出力される。
【００３５】
ここで、インバータのドレイン・ソース間電流Ｉdsは、Ｉds＝β（Ｖgs−Ｖth）2／２となる。ただし、ここで、Ｌはインバータを構成するトランジスタのＬ寸（トランジスタ長さ）、Ｗはインバータを構成するトランジスタのＷ値（実効チャンネル幅）であり、β＝μ0Ｃ0（Ｗ／Ｌ）である。また、Ｖgsはゲート・ソース間電圧であり、ＶthはスイッチＣＴ1、ＣＴ2、ＣＴ3のしきい値電圧である。
【００３６】
さらに、スイッチのオン抵抗は、Ｒon＝Ｖds／Ｉdsとなる。ここで、この例のインバータ２ｂのＬ寸を、インバータ２ｄ、２ｅのＬ寸の２倍の長さとする。このとき、インバータ２ｂ、２ｄ、２ｅを構成するトランジスタに、チャンネルコンダクタンスβN、βPが同じくらいになるようなＷ値（実効チャンネル幅）が使用されているとすると、インバータ２ｂのＲonは、インバータ２ｄ、２ｅのＲonの２倍となる。
【００３７】
つまり、インバータ２ｂの１つ分のディレイと、インバータ２ｄと２ｅの各々のディレイを足し合わせたものがほぼ同一となり、ゲート端子Ｐ1、Ｎ2から、ゲート端子Ｐ2、Ｎ1への切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００３８】
次に、本発明の第３の実施の形態に係るチョッパ型コンパレータについて説明する。
図６は、本発明の第３の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の構成を示す図である。この例では、制御ドライブ回路について説明するが、その他の部分については、図１に示したチョッパ型コンパレータと同様の構成とすることができる。
【００３９】
図６には、チョッパ型コンパレータの制御ドライブ回路２、１３（図１参照）が示されている。制御ドライブ回路２、１３には、制御信号Ａが入力される。制御ドライブ回路２、１３の入力側には、インバータ２１ａが配置されている。インバータ２１ａの出力側は、２つに分岐されており、一方には、インバータ２１ｂ、２１ｃ、２１ｄが配置されており、他方には、インバータは配置されていない。インバータ２１ｄの出力信号をＤ１とし、インバータ２１ａの出力信号をＤ２とする。インバータ２１ｄの出力側は、２つに分岐されており、一方は、Ｄフリップフロップ２２ａに入力され、他方は、ＥＸＯＲ回路２３に入力されている。インバータ２１ａの出力信号Ｄ２も、また、２つに分岐されており、一方は、ＥＸＯＲ回路２３に入力され、他方は、Ｄフリップフロップ２２ｂに入力されている。ＥＸＯＲ回路２３の出力信号Ｃは、２つに分岐されており、一方は、Ｄフリップフロップ２２ａに入力され、他方は、Ｄフリップフロップ２２ｂに入力されている。Ｄフリップフロップ２２ａ、２２ｂの出力信号Ｘ１、Ｘ２は、それぞれゲート端子Ｐ1及びＮ2（図１参照）、ゲート端子Ｐ2及びＮ1（図１参照）に入力される。
【００４０】
図７は、本発明の第３の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の制御信号を示すタイムチャートである。
図７には、図６の制御ドライブ回路の制御信号Ａと、インバータ２１ｄの出力信号をＤ１と、インバータ２１ａの出力信号Ｄ２と、ＥＸＯＲ回路２３の出力信号Ｃと、Ｄフリップフロップ２２ａの出力信号Ｘ１と、Ｄフリップフロップ２２ｂの出力信号Ｘ２と、のタイムチャートが示されている。
【００４１】
図７においては、制御ドライブ回路の制御信号ＡがＨ（Ｈｉｇｈ）レベルになると、インバータ２１ａ（出力はＬレベル）、２１ｂ（出力はＨレベル）、２１ｃ（出力はＬレベル）、２１ｄ（出力はＨレベル）の動作によってやや遅れて、Ｈレベルのインバータ２１ｄの出力信号Ｄ１が出力される。また、制御ドライブ回路の制御信号ＡがＨ（Ｈｉｇｈ）レベルになると、インバータ２１ａ（出力はＬレベル）の動作によって若干遅れて、Ｌレベルのインバータ２１ａの出力信号Ｄ２が出力される。
【００４２】
インバータ２１ｄの出力信号Ｄ１とインバータ２１ａの出力信号Ｄ２がＥＸＯＲ回路２３に入力されると、ＥＸＯＲ回路２３から出力信号Ｃが出力される。ここで、出力信号Ｄ１及び出力信号Ｄ２が共に、ＨレベルかＬレベルの場合には、ＥＸＯＲ回路２３からＬレベルの出力信号Ｃが出力される。一方、出力信号Ｄ１、Ｄ２のレベルが異なる場合には、ＥＸＯＲ回路２３からＨレベルの出力信号Ｃが出力される。
【００４３】
Ｄフリップフロップ２２ａ、２２ｂは、ＥＸＯＲ回路２３の出力信号（クロックパルス）Ｃが入力されると、その時の入力信号と同一の出力を行う。つまり、インバータ２１ｄの出力信号Ｄ１の入力を受けるＤフリップフロップ２２ａは、クロックパルスＣが入力された時点で、出力信号Ｄ１を出力信号Ｘ１として出力する。一方、インバータ２１ａの出力信号Ｄ２の入力を受けるＤフリップフロップ２２ｂは、クロックパルスＣが入力された時点で、出力信号Ｄ２を出力信号Ｘ２として出力する。ここで、クロックパルスＣはＤフリップフロップ２２ａ、２２ｂに同時に入力されるので、制御ドライブ回路からは、レベルの異なる制御信号Ｘ１、Ｘ２が同期して出力される。
【００４４】
上述の制御ドライブ回路によれば、レベルの異なる制御信号Ｘ１、Ｘ２が同期して出力されるので、ゲート端子Ｐ1、Ｎ2から、ゲート端子Ｐ2、Ｎ1への切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００４５】
次に、本発明の第４の実施の形態に係るチョッパ型コンパレータについて説明する。
図８は、本発明の第４の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の構成を示す図である。この例では、制御ドライブ回路について説明するが、その他の部分については、図１に示したチョッパ型コンパレータと同様の構成とすることができる。
【００４６】
図８には、チョッパ型コンパレータの制御ドライブ回路２、１３（図１参照）が示されている。制御ドライブ回路２、１３の制御信号入力側には、ＮＡＮＤ回路を元にしたインバータ３１ａが配置されている。インバータ３１ａの出力側は、２つに分岐されており、一方には、インバータ３２、３１ｂが配置されており、他方には、インバータ３１ｃ、３１ｄ、３１ｅが配置されている。インバータ３１ｂの出力側には、ゲート端子Ｐ1、Ｎ2（図１参照）が接続され、制御信号が出力される。インバータ３１ｅの出力側には、ゲート端子Ｐ2、Ｎ1（図１参照）が接続され、制御信号が出力される。
【００４７】
続いて、上述のインバータの構成について詳しく説明する。
図９は、インバータ３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅの構成を示す図である。
図９に示すインバータ３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅには、並列に配置された２つのＰチャンネルトランジスタＰ1、Ｐ2と、直列に配置された２つのＮチャンネルトランジスタＮ1、Ｎ2と、が配置されている。
【００４８】
図１０は、インバータ３２の構成を示す図である。
図１０に示すインバータ３２には、並列に配置された４つのＰチャンネルトランジスタＰ1、Ｐ2、Ｐ3、Ｐ4と、直列に配置された４つのＮチャンネルトランジスタＮ1、Ｎ2、Ｎ3、Ｎ4と、が配置されている。インバータ３２は、図９に示したインバータ３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅを２つシリアル接続したような構成をしており、インバータ３２のＬ寸は実質的にインバータ３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅの２倍となっている。
【００４９】
上述の制御ドライバ回路においては、Ｎチャンネルトランジスタが直列で、Ｐチャンネルトランジスタが並列に配置されているので、ＮチャンネルトランジスタのβNとＰチャンネルトランジスタβPとの比が１：１となり、図２に示すように、立ち上がり及び立下りのスルーレートが揃ってくる。
また、この例の制御ドライバ回路においては、トランジスタにベーシックセルを用いても、βN、βPをほぼ同一にすることができ、且つ、インバータ３２の１つ分のディレイと、インバータ３１ｃと３１ｄの各々のディレイを足し合わせたものがほぼ同一となり、ゲート端子Ｐ1、Ｎ2から、ゲート端子Ｐ2、Ｎ1への切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００５０】
次に、本発明の第５の実施の形態に係るチョッパ型コンパレータについて説明する。
図１１は、本発明の第５の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の構成を示す図である。この例では、制御ドライブ回路を構成するインバータについて説明するが、その他の部分については、図８、図９に示した制御ドライブ回路と同様の構成とすることができる。
図１１に示すインバータ３２には、直列に配置された４つのＰチャンネルトランジスタＰ1、Ｐ2、Ｐ3、Ｐ4と、直列に配置された４つのＮチャンネルトランジスタＮ1、Ｎ2、Ｎ3、Ｎ4と、が配置されている。
【００５１】
上述の制御ドライバ回路においても、インバータ３２の１つ分のディレイと、インバータ３１ｃと３１ｄの各々のディレイを足し合わせたものがほぼ同一となり、ゲート端子Ｐ1、Ｎ2から、ゲート端子Ｐ2、Ｎ1への切換をディレイ無くほぼ同時に行える。これにより、切換時のフィードスルーをキャンセルでき、電荷ノイズによる電圧変化を抑制することができるので、アンプ応答の増長を抑制できる。
【００５２】
【発明の効果】
以上の説明から明らかなように、本発明によれば、スイッチの制御ドライバの構成に改良を加えることにより、アナログスイッチのフィードスルーノイズを低減でき、且つ高効率なチョッパ型コンパレータを実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るチョッパ型コンパレータの構成を概略的に示す図である。
【図２】出力制御信号の立ち上がり及び立下りの様子を示す図である。
【図３】本発明の第１の実施の形態に係るチョッパ型コンパレータの比較判定方法を説明するための図である。
【図４】上述の比較判定を示すタイムチャートである。
【図５】本発明の第２の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の構成を示す図である。
【図６】本発明の第３の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の構成を示す図である。
【図７】本発明の第３の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の制御信号を示すタイムチャートである。
【図８】本発明の第４の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の構成を示す図である。
【図９】インバータ３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅの構成を示す図である。
【図１０】インバータ３２の構成を示す図である。
【図１１】本発明の第５の実施の形態に係るチョッパ型コンパレータの制御ドライブ回路の構成を示す図である。
【図１２】このＣＭＯＳ構成のチョッパ型コンパレータの一例を示す図である。
【図１３】チョッパ型コンパレータの比較判定方法を説明するための図である。
【図１４】上述の比較判定を示すタイムチャートである。
【符号の説明】
ＶIN 入力電圧
ＶRF 基準電圧
Ｃ1 コンデンサ
ＣＴ1、ＣＴ2、ＣＴ3 スイッチ
Ｐ1、Ｎ2、Ｎ1、Ｐ2 ゲート端子
ＣＫ1、ＣＫ2 制御信号
１ 入力切換回路
２、１３ 制御ドライブ回路
１１ 増幅回路
１２ 増幅器（ＣＭＯＳインバータ）
Claims (5)
- ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成され、被比較電圧のスイッチングを行う第１のスイッチ手段と、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成され、基準電圧のスイッチングを行う第２のスイッチ手段と、
前記両スイッチ手段の出力側に接続され、前記電圧に応じた電荷を蓄えるコンデンサと、
該コンデンサの出力側に接続され、該コンデンサからのコンデンサ出力信号を増幅する増幅インバータと、
前記両スイッチ手段を制御するクロック信号を出力する第１の制御ドライバ回路と、
前記増幅インバータを制御するクロック信号を制御する第２の制御ドライバ回路と、
を具備し、
前記第１の制御ドライバ回路には、２つの出力手段が設けられており、
前記第１の制御ドライバ回路の一方の出力側に、前記第１のスイッチ手段のＰＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＮＭＯＳトランジスタのゲート端子、又は、前記第１のスイッチ手段のＮＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＰＭＯＳトランジスタのゲート端子が接続され、
前記第１の制御ドライバ回路の他方の出力側に、前記第１のスイッチ手段のＮＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＰＭＯＳトランジスタのゲート端子、又は、前記第１のスイッチ手段のＰＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＮＭＯＳトランジスタのゲート端子が接続され、 るチョッパ型コンパレータであって、
前記第１の制御ドライブ回路及び／又は前記第２の制御ドライブ回路のドライブ出力制御信号の立ち上がり及び立下りの交点がドライブ信号の振幅の中心となり、前記第１の制御ドライブ回路及び／又は前記第２の制御ドライブ回路内においては、該ドライブ回路に入力されたドライブ入力制御信号は、
２つの出力回路に分岐されており、
前記一方の出力回路には、複数の第１の制御インバータが設けられており、
前記他方の出力回路には、前記第１の制御インバータの半数の第２の制御インバータが設けられており、該第２の制御インバータを構成するトランジスタのＬ寸（トランジスタ長さ）が、前記第１の制御インバータを構成するトランジスタのＬ寸の２倍であることを特徴とするチョッパ型コンパレータ。 - ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成され、被比較電圧のスイッチングを行う第１のスイッチ手段と、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成され、基準電圧のスイッチングを行う第２のスイッチ手段と、
前記両スイッチ手段の出力側に接続され、前記電圧に応じた電荷を蓄えるコンデンサと、
該コンデンサの出力側に接続され、該コンデンサからのコンデンサ出力信号を増幅する増幅インバータと、
前記両スイッチ手段を制御するクロック信号を出力する第１の制御ドライバ回路と、
前記増幅インバータを制御するクロック信号を制御する第２の制御ドライバ回
路と、
を具備し、
前記第１の制御ドライバ回路には、２つの出力手段が設けられており、
前記第１の制御ドライバ回路の一方の出力側に、前記第１のスイッチ手段のＰＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＮＭＯＳトランジスタのゲート端子、又は、前記第１のスイッチ手段のＮＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＰＭＯＳトランジスタのゲート端子が接続され、
前記第１の制御ドライバ回路の他方の出力側に、前記第１のスイッチ手段のＮＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＰＭＯＳトランジスタのゲート端子、又は、前記第１のスイッチ手段のＰＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＮＭＯＳトランジスタのゲート端子が接続され、
るチョッパ型コンパレータであって、
前記第１の制御ドライブ回路及び／又は前記第２の制御ドライブ回路のドライブ出力制御信号の立ち上がり及び立下りの交点がドライブ信号の振幅の中心となり、前記第１の制御ドライブ回路及び／又は前記第２の制御ドライブ回路内においては、該ドライブ回路に入力されたドライブ入力制御信号は、２つの出力回路に分岐されており、
前記一方の出力回路には、複数の制御インバータを介して、第１のＤフリップフロップと、ＥＸＯＲ回路が接続されており、
前記他方の出力回路には、第２のＤフリップフロップと、前記ＥＸＯＲ回路が接続されており、
前記ＥＸＯＲ回路の出力側は、前記両フリップフロップに接続されており、
前記両フリップフロップは、前記ＥＸＯＲ回路から制御信号を受けると、前記両フリップフロップに入力される信号を出力することを特徴とするチョッパ型コンパレータ。 - ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成され、被比較電圧のスイッチングを行う第１のスイッチ手段と、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成され、基準電圧のスイッチングを行う第２のスイッチ手段と、
前記両スイッチ手段の出力側に接続され、前記電圧に応じた電荷を蓄えるコンデンサと、
該コンデンサの出力側に接続され、該コンデンサからのコンデンサ出力信号を増幅する増幅インバータと、
前記両スイッチ手段を制御するクロック信号を出力する第１の制御ドライバ回路と、
前記増幅インバータを制御するクロック信号を制御する第２の制御ドライバ回路と、
を具備し、
前記第１の制御ドライバ回路には、２つの出力手段が設けられており、
前記第１の制御ドライバ回路の一方の出力側に、前記第１のスイッチ手段のＰＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＮＭＯＳトランジスタのゲート端子、又は、前記第１のスイッチ手段のＮＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＰＭＯＳトランジスタのゲート端子が接続され、
前記第１の制御ドライバ回路の他方の出力側に、前記第１のスイッチ手段のＮＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＰＭＯＳトランジスタのゲート端子、又は、前記第１のスイッチ手段のＰＭＯＳトランジスタのゲート端子及び前記第２のスイッチ手段のＮＭＯＳトランジスタのゲート端子が接続され、
るチョッパ型コンパレータであって、
前記第１の制御ドライブ回路及び／又は前記第２の制御ドライブ回路のドライブ出力制御信号の立ち上がり及び立下りの交点がドライブ信号の振幅の中心となり、前記第１の制御ドライブ回路及び／又は前記第２の制御ドライブ回路内においては、該ドライブ回路に入力されたドライブ入力制御信号は、２つの出力回路に分岐されており、
前記一方の出力回路には、複数のＮＡＮＤ回路を元にした第１の制御インバータが設けられており、
前記他方の出力回路には、前記第１の制御インバータの半数のＮＡＮＤ回路を元にした第２の制御インバータが設けられており、該第２の制御インバータの実質的なＬ寸（トランジスタ長さ）が、前記第１の制御インバータのＬ寸の２倍であることを特徴とするチョッパ型コンパレータ。 - 前記第１の制御インバータに、並列に配置された２つのＰチャンネルトランジスタと、直列に配置された２つのＮチャンネルトランジスタと、が配置されており、
前記第２の制御インバータに、並列に配置された４つのＰチャンネルトランジスタと、直列に配置された４つのＮチャンネルトランジスタと、が配置されている、
ことを特徴とする請求項３記載のチョッパ型コンパレータ。 - 前記第１の制御インバータに、並列に配置された２つのＰチャンネルトランジスタと、直列に配置された２つのＮチャンネルトランジスタと、が配置されており、
前記第２の制御インバータに、直列に配置された４つのＰチャンネルトランジスタと、直列に配置された４つのＮチャンネルトランジスタと、が配置されている、
ことを特徴とする請求項３記載のチョッパ型コンパレータ。
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