KR930010939B1 - 인버터회로 및 이 회로를 사용한 쵸퍼형 비교기회로 - Google Patents

인버터회로 및 이 회로를 사용한 쵸퍼형 비교기회로 Download PDF

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KR930010939B1
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도모타카 사이토
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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

인버터회로 및 이 회로를 사용한 쵸퍼형 비교기회로
제1도와 제2도는 본 발명의 각 실시예를 나타낸 회로도.
제3도는 본 발명의 다른 실시예를 개략적으로 나타낸 회로도.
제4도는 상기 실시예의 요부회로도.
제5도는 상기 실시예의 각 타이밍파형도.
제6도는 상기 실시예의 효과를 나타낸 특성도.
제7도는 종래예를 설명하기 위한 회로도.
제8도는 인버터의 입출력특성도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 쵸퍼형 비교기본체 2 : 샘플/홀더회로
3 : 인버터 Q3,Q4: 자기바이어스 스위치
RS,RD: 전원배선저항 VDD: 공급전원
VSS: 기준전원 RS',RD' : 저항
21 : 칩 22 : 디지탈계회로
23 : 아날로그계회로 24, 25 : 자기바이어스 스위치
26 : 인버터
[산업상의 이용분야]
본 발명은 인버터회로 및 이 회로를 사용한 쵸퍼형 비교기회로에 관한 것으로, 특히 반도체 집적회로용으로 적합한 인버터회로 및 이 회로를 사용한 쵸퍼형 비교기회로에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 A/D변환기에서 널리 사용되는 쵸퍼형 비교기에 대해서 설명한다. 제7도는 쵸퍼형 비교기의 사용예를 나타낸 것으로, 도면에서 참조부호 1은 쵸퍼형 비교기본체이고 , 2는 쵸퍼형 비교기의 샘플/홀더회로, Q1,Q2는 각각 인버터를 형성하는 N채널형, P채널형 전계효과트랜지스터(IG-FET), Q3,Q4는 부궤환 스위치용 트랜지스터, VDD, VSS는 전원, C는 용량, SW1,SW2는 신호(
Figure kpo00001
,/
Figure kpo00002
; 여기에서/
Figure kpo00003
는
Figure kpo00004
의 반전신 호를 의미하는 것으로, 이하에서도 임의의 신호의 반전신호를 이와 같이 표기하기로 함)에 의해 온 또는 오프제어되는 스위치, Vref 기준전압, Ain은 비교입력이다.
제7도에 있어서, 우선 Ain측의 스위치(SW1)와 인버터(3)의 부궤환스위치 (Q3,Q4)를 온시켜 용량(C)에 전하를 축적한다. 이때, 인버터(3)는 입출력이 단락된 상태이기 때문에, A점의 전위는 이 인버터(3)의 회로임계치(VC)와 같아지게 된다. 따라서, 용량(C)에 축적되는 전하(Q)는
Figure kpo00005
로 표시된다. 다음으로, 스위치(SW1)와 부궤환스위치(Q3,Q4)를 오프시키고, 기준전압(Vref)측의 스위치(SW2)를 온시킨다. 이때, 용량(C)에 축적된 전하량은 변하지 않기 때문에, A점의 점위를 VA라 하면,
Figure kpo00006
가 얻어진다. 그리고, (1),(2)식으로부터
Figure kpo00007
으로 된다.
제8도는 전형적인 인버터의 입출력특성을 나타낸 것으로, 도면에 표시되어 있는 Vin=Vout의 직선과 특성곡선의 교차점이 그 인버터의 회로임계치(VC)이다. 이 도면으로부터, 입력전압이 회로임계치(VC)로부터 조금이라도 어긋나면 출력에는 그 어긋남이 증폭되어 나타남을 알 수 있다. 즉,
Figure kpo00008
여기서, α1,α2는 인버터(3)의 증폭률이다.
따라서, (3)식에 의하면, 비교입력(Ain)이 기준전압(Vref)보다 작으면 비교기의 출력(VA1; =Vout)은
Figure kpo00009
Figure kpo00010
또, 비교입력(Ain)이 기준전압(Vref)보다 큰 경우, 비교기의 출력(VA2; =Vout)은
Figure kpo00011
Figure kpo00012
로 된다.
종래의 비교기에 있어서는, 전원저항에 의한 오프셋이 문제로 되고 있다. 다시 말하면, 샘플링시[SW1,Q3,Q4모두 온으로 용량(C)에 전하를 충전하고 있는 상태]에는 인버터(3)의 입력이 중간레벨로 되기 때문에, 인버터의 P형 및 N형 트랜지스터(Q2,Q1)가 함께 온됨으로써 전원(VDD,VSS)간에 관통전류가 흐르게 된다. 이때의 관통전류를 IP, 인버터(3)의 전원저항중에서 기준전원(VSS)측을 RS, 공급전원(VDD)측을 RD라 하면, 기준전원(VSS)측의 전위는 IPRS분 부유하게 되고, 공급전원(VDD)측의 전위는 IPRD분 하강하게 된다. 이때의 회로임계치(VC)를 구하면,
Figure kpo00013
Figure kpo00014
Figure kpo00015
(VTN, VTP는 각각 N형, P형 트랜지스터의 임계치, LN, WN은 N형 트랜지스터의 길이와 폭, LP, WP는 P형 트랜지스터의 길이와 폭, μN, μP는 전자 및 정공의 이동도, εOX, tOX는 게이트산화막의 유전율, 두께)
로 된다. 다음으로, 비교기간[상기 샘플링시와는 반대로 스위치(SW2)만 온도어 있는 상태]으로 되면, 인버터(3)의 입력전위가 회로임계치(VC)로부터 변화하기 때문에, 관통전류는 IP'로 변화하게 된다. 이때의 회로임계치(VC')를 구하면,
Figure kpo00016
로 되어, 회로임계치(VC)와 회로임계치(VC')는 다음과 같은 관계에 있음을 알 수 있다.
Figure kpo00017
Figure kpo00018
따라서, 샘플링시에 실제로 용량(C)에 축적되는 전하(Q')는
Figure kpo00019
로 되고, 비교시의 A점의 전위(VA)는
Figure kpo00020
로 된다. 즉, (3)식과 (8)식을 비교해 보면, 종래기술에서
Figure kpo00021
V의 오프셋이 생기고 있음을 알 수 있다.
종래에는 전원저항에 의한 오프셋을 줄이기 위해서 전원저항의 값을 가능한 한 낮추려고 노력하였다. 그 때문에, 전원선이 굵어져서 칩사이즈 증대의 요인으로도 되었다. 또, 가능한 한 저항값을 줄이려고 했기 때문에, 비교기의 위치도 제한을 받았다.
또, 종래의 쵸퍼형 비교기는 A/D변환기 등과 같은 단일의 아날로그칩에서 사용되었을 뿐 대규모 디지탈 회로와는 혼재되어 사용되지 않아서 디지탈회로에서 발생하는 노이즈에 대해서는 충분한 대책이 세워져 있지 않았다.
이번에는 쵸퍼형 비교기에 대한 노이즈의 영향을 생각해 보기로 한다. 샘플링기간은 인버터(3)의 자기바이어스 스위치(Q3,Q4)가 개방되면 종료하지만, 만약 스위치(Q3,Q4)가 개방되기 직전에 전원에 노이즈가 타서 인버터(3)의 회로임계치(VC)가 변동하여 VC로부터 VC+
Figure kpo00022
V로 되었다고 하면, 용량(C)에 축적되는 전하량(Q＂)은
Q＂=C{VC-(Ain-
Figure kpo00023
VC)}
로 되고,
Ain'=Ain-
Figure kpo00024
VC
로 되는 Ain'이 입력된 것으로 간주된다. 이 상태에서 스위치(Q3,Q4)가 열려 노이즈의 영향이 없어지고 인버터(3)의 회로임계치가 VC로 복귀되더라도, 콘덴서(C)의 전하량은 노이즈의 영향을 받은 때 그대로이므로 -
Figure kpo00025
VC만큼 입력전압이 어긋나서 비교되게 된다. 그런데, MPU(Micro Processor Unit)나 MCU(Micro Control Unit) 등과 같은 디지탈 LSI의 경우, 상기 전원노이즈는 디지탈 LSI칩 외부의 버스의 주변 IC를 구동하는 외부버스버퍼의 스위칭시에 발생된다는 것은 주지의 사실이다.
단일의 아날로그칩에서 쵸퍼형 비교기가 사용되는 경우에는, 외부버스버퍼의 스위칭이 상기 비교기간이 종료한 후에 행해지고 샘플링기간중에는 행해지지 않기 때문에 상기 노이즈의 영향을 받지 않지만, 마이컴등의 디지탈회로와 혼재된 경우에는 디지탈부와 아날로그부가 각각 독립해서 동작하기 때문에 샘플링기간, 비교기간에 관계없이 디지탈계의 노이즈(외부버스버퍼 스위칭노이즈)가 발생할 염려가 있고, 그에 따라 비교기의 정밀도가 악화될 염려가 있다.
상기 노이즈의 영향을 없애거나 혹은 무시할 수 있을 정도로 줄이기 위한 시도로서 아날로그전용의 클럭을 디지탈계의 클럭과 위상을 어긋나게 해서 작성한 예가 있는데, 그 문헌은 「K. Nagai, ＂A Signal Processor for Voiceband Applications＂ ISSCC DIGEST OF TECHNICAL PAPERS ; PP60~61, Feb, 1988」이다. 그러나, 이것은
i) 아날로그전용의 클럭을 만들기 위한 전용회로가 필요하고,
ii) 고주파의 원발진클럭(原發振 Clock)이 필요하며,
iii) 아날로그계회로와 디지탈계회로를 혼재한 경우, 그들의 동작주기를 완전히 어긋나게 하는 것은 동작주파수의 여유를 고려해 보면 타이밍설계상 실현이 곤란하다는 등의 문제점이 있어서 그다지 바람직한 것은 아니다.
[발명의 목적]
본 발명은 상술한 문제점을 해결하기 위해 발명된 것으로, 종래 회피할 수 없었던 전원저항에 의한 인버터의 회로임계치의 변동을 간단한 방법으로 저감 또는 없애는 것을 그 목적으로 한다.
또, 본 발명은 종래의 외부버스버퍼의 스위칭 등에 의한 노이즈의 발생중에는 쵸퍼형 비교기의 자기바이어스 스위치가 오프되기 때문에 A/D변환기의 변환정밀도가 악화된다고 하는 문제가 일어났던 것을, 쵸퍼형 비교기의 자기바이어스 스위치가 오프되는 타이밍과 버퍼 등의 스위칭타이밍을 어긋나게 함으로써 스위칭노이즈의 영향을 제거하는 것을 그 목적으로 하고 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위해 본 발명에 따른 인버터회로는, N채널형의 제1절연게이트전계효과형 트랜지스터(이하, 제1IG-FET라 칭한다)와, P채널형의 제2절연게이트전계효과형 트랜지스터(제2IG-FET), 상기 제1IG-FET의 소오스전극에 접속되는 제1전원, 상기 제2IG-FET의 소오스전극에 접속되는 제2전원을 구비하여 구성되고, 상기 제1IG-FET의 채널길이(LN), 채널폭(WN), 제2I-FET의 채널길이(LP), 채널폭(WP), 상기 제1전원의 배선저항값(RS), 제2전원의 배선저항값(RD), 제1IG-FET의 캐리어이동도(μN), 제2IG-FET의 캐리어이동도(μP)간에,
Figure kpo00026
의 관계가 근사적으로 성립하고, 공통접속된 제1 및 제2IG-FET의 게이트전극을 입력으로 하며, 공통접속된 제1 및 제2IG-FET의 드레인전극을 출력으로 한 것을 특징으로 한다.
또, 본 발명에 따른 쵸퍼형 비교기회로는, 상기 인버터회로와, 이 인버터회로의 입출력단간에 설치되어 비교입력의 샘플링시와 비교입력 및 기준전위의 비교시에 따라 상기 입출력단간을 개폐하는 스위치수단을 구비하여 구성되고, 상기 인버터회로의 입력부에 기준전압과 비교입력의 차이에 따른 전압을 입력하는 것을 특징으로 한다.
즉, 상기 종래기술에서
Figure kpo00027
V의 오프셋이 생긴 것은, (6)식에 있어서 회로임계치의 변동분「IP(βNRS-βPRD」의 항이 존재하는데 기인한다. 따라서, 이 항에서
Figure kpo00028
일 때, 회로임계치의 변동분이 0으로 될 것이다. 상기 (10)식을 변형하면,
Figure kpo00029
로 된다.
이 (11)식은 (9)식과 같은 식인 바, 회로임계치의 변동분이 0이고, 오프셋
Figure kpo00030
V가 0으로 되는 것이다.
즉 본 발명은, 종래 주의깊게 생각하지 않았던 전원(VDD,VSS)측의 전원저항에 주목해서 이들 전원과 인버터의 회로정수간에 (9)식의 관계를 갖도록 해서 인버터의 회로임계치의 변동을 없앤 점에 특징이 있다.
예컨대, 쵸퍼형 비교기의 경우 회로임계치가 변하지 않기 때문에, (8)식의
Figure kpo00031
V가 OV로 되어 이것이 원인으로 되는 오프셋이 생기지 않게 된다.
또, 본 발명은 MPU,MCU 등의 디지탈회로와 동일한 칩에 혼재된 쵸퍼형 비교기의 정밀도가 디지탈회로계 노이즈의 발생에 의해 악화된다고 하는 문제점을, 그 비교기의 자기바이어스 스위치가 오프되는 타이밍[시스템기본클럭(
Figure kpo00032
2)의 논리레벨변화타이밍]과 디지탈회로계 노이즈(외부버스버퍼의 스위칭노이즈 등)의 발생타이밍[외부버스버퍼를 구동하는 시스템기본클럭(
Figure kpo00033
1)의 논리레벨 변화타이밍]을 어긋나게 해서 해결하고 있다.
(실시예)
아하, 도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.
제1도는 제1실시예의 회로도이지만, 이는 제7도의 것과 대응시킨 경우의 예로서 쵸퍼형 비교기본체만을 추출해서 나타낸 예이므로, 대응하는 부분에는 동일한 참조부호를 붙인다. 즉, 참조부호 RD,RS는 각각 전원(VDD,VSS)의 배선저항값을 나타낸다는 것은 상술한 바와 같고, 이들 저항값(RD,RS)은 인버터(3)의 회로정수로부터 (9)식을 만족시키도록 설정된다. 또, 전원배선의 저항값(RD,RS)이 사전에 판명되어 있는 경우에는 (9)식을 만족시키도록 인버터(3)의 회수정수를 변경한다.
즉, (6)식에서의 회로임계치의 변동분 「IP(βNRS-βPRD」에서는, (10)식의 관계가 존재하면 상기 회로임계치의 변동분을 0으로 할 수 있다. 그를 위해서는, 전원배선의 저항값(RS,RD)과 인버터(3)의 회로정수가 (9)식의 관계를 가지면 좋다. 즉,
Figure kpo00034
의 관계가 있으면 좋다.
이와 같이 간단한 수단으로 인버터(3)의 회로임계치의 변동분을 삭제하여 전원장치에 의한 오프셋을 삭제할 수 있게 된다. 또, 이때 전원의 저항값의 대소에 관계없이 달성할 수 있기 때문에 비교기의 배치에도 제한이 적어지게 된다. 더욱이, 전원의 크기는 특별히 크게 할 필요가 없기 때문에, 그에 따라 칩사이즈도 증가하지 않게 된다.
제2도는 본 발명의 다른 실시예를 도시해 놓은 것으로, A1의 배선저항 (RA/D,RA/S; RS,RD와 동일) 이외에 보다 높은 저항값을 갖는 저항(RD',RS')을 삽입한 경우이다. 이때, 저항(RD',RS')을 배선저항(RA/S,RA/D)이 무시될 정도의 값으로 하면, 저항(RD',RS')의 값만으로부터 회수정수를 결정할 수 있게 된다.
즉, RA/D,RA/S＜RD',RS'이면
Figure kpo00035
로 된다. 이 경우,
Figure kpo00036
가 되도록 설정하면 좋은 것은 앞의 실시예의 경우와 마찬가지이다.
제3도는 본 발명의 다른 실시예의 구성도이고, 제4도는 동실시예의 일부상세회로도이며, 제5도는 동실시예의 타이밍챠트이다. 도면에서 참조부호 21은 반도체칩으로, 여기에 디지탈계회로(22)와 아날로그계회로(23)가 혼재되며, 아날로그계회로(23)에는 제4도의 쵸퍼형 비교기가 형성되어 있다. 디지탈회로(22)는 시스템기본클럭(
Figure kpo00037
1,
Figure kpo00038
2)에 의해 동작하고, 비교기의 자기바이어스 스위치(24,25)는 클럭(φ2)의 상승에 동기해서 하강하는 타이밍신호(
Figure kpo00039
)와 그 반전신호(/
Figure kpo00040
)에 의해 스위칭제어된다. 물론 도시하지는 않았지만, 트랜지스터(27,28)로 이루어진 인버터(26)의 입력측에는 제7도와 같이 샘플/홀더회로가 설치된다. 또, 제3도에 있어서 클럭(
Figure kpo00041
1,
Figure kpo00042
2)은 타이밍제어수단에서 형성되며, 여기에서 타이밍신호(
Figure kpo00043
,/
Figure kpo00044
)도 형성된다.
상기 실시예에 있어서는, 상기 타이밍제어수단에서의 원발진클럭(CLK)을 예컨대 6분주(粉周)해서 시스템클럭(
Figure kpo00045
1,
Figure kpo00046
2)을 만들고 있다. 디지탈계회로(22)는 이 시스템클럭(
Figure kpo00047
1,
Figure kpo00048
2)에 동기해서 동작하지만, 주목하고 있는 외부버스버퍼는 클럭(
Figure kpo00049
1)의 상승 및 하강시에만 동작하도록 하고, 클럭(
Figure kpo00050
2)의 상승에 동기하는 타이밍 신호(
Figure kpo00051
,/
Figure kpo00052
)에 의해 스위치(25,24)가 개방되도록 한다.
그러면 클럭(
Figure kpo00053
1)의 상승이나 하강시에 노이즈가 발생하더라도 클럭(
Figure kpo00054
2)이 상승할 때까지는 그 영향을 받지 않게 되어 정밀도의 악화를 방지할 수 있게 된다. 덧붙여서 말하면, 클럭(
Figure kpo00055
1)은 본 발명을 적용하지 않은 경우[자기바이어스 스위치의 스위칭제어가 외부버스버퍼를 구동하는 클럭(
Figure kpo00056
1)에 동기하는 경우]에는, 노이즈의 영향을 받아 정밀도가 크게 악화되게 된다. 또 본 발명에 있어서, 자기바이어스 스위치(24,25)가 오프되는 타이밍을 클럭(
Figure kpo00057
2)의 상승으로 부터 클럭(
Figure kpo00058
2)의 하강으로 변경해도 동일한 효과를 얻을 수 있다.
또, 상기에서는 클럭(
Figure kpo00059
1,
Figure kpo00060
2)을 만들기 위해 원발진클럭(CLK)을 6분주하였지만, 임의로 분주하거나 또는 분주하지 않아도 중복되지 않는 클럭(
Figure kpo00061
1,
Figure kpo00062
2)을 이용하면 동일한 효과를 얻을 수 있다.
제6도는 본 발명을 MCU에 내장되는 A/D변환기의 쵸퍼형 비교기에 적용한 경우와 적용하지 않은 경우의 변환정밀도를 나타낸 것이다. 제6도(a)는 본 발명을 적용하지 않은 경우(자기바이어스 스위치를 제5도의
Figure kpo00063
'의 타이밍에서 개방하는 경우)로서, 외부버스버퍼의 스위칭노이즈에 의해 큰 오차가 생기고 있음을 알 수 있다. 제6도(b)는 본 발명을 적용한 경우(자기바이어스 스위치를 제5도의
Figure kpo00064
의 타이밍에서 개방하는 경우)로서, 제6도(a)와 동일한 평가를 했음에도 불구하고 대폭적인 정밀도개선이 관찰되고 있는 바, 외부버스버퍼의 스위칭노이즈의 영향을 받지 않게 된다. 또, 제3도 내지 제5도와 같은 경우, 아날로그전용의 클럭이 필요하지 않기 때문에 특수한 클럭발생회로가 필요치 않아서 종래에 비해 MPU나 MCU에 A/D변환기 등을 내장하는 것이 용이해지게 된다.
또, 본 발명은 상기 실시예에만 한정되지 않고, 각종의 응용이 가능하다. 예컨대, 여기서는 단지 쵸퍼형 비교기를 예로 들어 설명하였지만, 인버터를 증폭기로서 사용하는 용도에 있어서도 사용할 수 있음은 물론이다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도록 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 의하면, 간단한 수단으로 인버터의 회로임계치의 번동분을 삭제할 수 있기 때문에, 전원저항에 의한 오프셋을 간단히 삭제할 수 있게 된다. 또, 이때 전원의 저항값의 대소에 관계없이 달성할 수 있기 때문에 비교기의 배치에도 제한이 적어지게 된다. 더욱이, 전원의 크기는 특별히 크게할 필요도 없기 때문에, 그에 따라 칩사이즈도 증가하지 않게 된다. 또, 디지탈회로와 혼재된 쵸퍼형 비교기의 정밀도가 향상되어 타이밍제어수단을 디지탈계와 아날로그계에서 겸용할 수 있게 된다.

Claims (2)

  1. N채널형의 제1절연게이트전계효과형 트랜지스터(Q1; 제1IG-FET)와 P채널형의 제2절연게이트전계효과형 트랜지스터(Q2; 제2IG-FET), 상기 제1IG-FET(Q1)의 소오스전극에 접속되는 제1전원(VSS)및, 상기 제2IG-FET(Q2)의 소오스전극에 접속되는 제2전원(VDD)을 구비하여 구성되고, 상기 제1IG-FET(Q1)의 채널길이(LN), 채널폭(WN), 제2I-FET(Q2)의 채널길이(LP), 채널폭(WP), 상기 제1전원(VSS)의 배선저항값(RS), 제2전원의 배선저항값(RD), 상기 제1IG-FET(Q1)의 캐리어이동도(μS), 상기 제2IG-FET의 캐리어이동도(μP)간에,
    Figure kpo00065
    의 관계가 근사적으로 성립하고, 공통접속된 제1 및 제2IG-FET(Q1,Q2)의 게이트전극을 입력으로 하며, 공통접속된 상기 제1 및 제2IG-FET(Q1,Q2)의 드레인전극을 출력으로 한 것을 특징으로 하는 인버터회로.
  2. 제1항에 있어서, 상기 인버터회로와, 이 인버터회로의 입출력단자에 설치되어 비교입력(Ain)의 샘플링시와 비교입력(Ain) 및 기준전압(Vref)의 비교시에 따라 상기 입출력단간을 개폐하는 자기바이어스 스위치수단(Q3,Q4)을 구비하여 구성되고, 상기 인버터회로의 입력부에 기준전압(Vref)과 비교입력(Ain)간의 차이에 따른 전압을 입력하는 것을 특징으로 하는 쵸퍼형 비교기회로.
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