JPS63148173A - チヨツパ型比較器 - Google Patents
チヨツパ型比較器Info
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- JPS63148173A JPS63148173A JP61293713A JP29371386A JPS63148173A JP S63148173 A JPS63148173 A JP S63148173A JP 61293713 A JP61293713 A JP 61293713A JP 29371386 A JP29371386 A JP 29371386A JP S63148173 A JPS63148173 A JP S63148173A
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- 239000003990 capacitor Substances 0.000 claims description 27
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16566—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533
- G01R19/16576—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 comparing DC or AC voltage with one threshold
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は光束低消費電力のチョッパ型比較器に関するも
のである。
のである。
第４図は従来のチョッパ型比較器の一例の構成を示す回
路図である。まず、この比較器の構成について説明する
。第４図において、チョッパ型比較器は、大きくは、入
力切換回路１と、ＣＭＯＳインバータ２と、このインバ
ータ２の入出力間に並列に接続されるスイッチ３と、入
力切換回路１をＣＭＯＳインバータ２に容量結合するコ
ンデンサ４と、出力端子５とから構成される。
路図である。まず、この比較器の構成について説明する
。第４図において、チョッパ型比較器は、大きくは、入
力切換回路１と、ＣＭＯＳインバータ２と、このインバ
ータ２の入出力間に並列に接続されるスイッチ３と、入
力切換回路１をＣＭＯＳインバータ２に容量結合するコ
ンデンサ４と、出力端子５とから構成される。
さらに詳細に説明すると、入力切換回路１は、一方の導
通端子が比較対象電圧としての入力電圧Ｖｉ、、が入力
される入力端子１３に接続され他方の導通端子がコンデ
ンサ４に接続されるスイッチ１１と、一方の導通端子が
基準電圧Ｖ ｔｍｆが入力される入力端子１４に接続さ
れ他方の導通端子がコンデンサ４に接続されるスイッチ
１２とから構成される。スイッチ３，１１．１２はそれ
ぞれＭＯ８電界効果トランジスタなどの半導体素子であ
る。
通端子が比較対象電圧としての入力電圧Ｖｉ、、が入力
される入力端子１３に接続され他方の導通端子がコンデ
ンサ４に接続されるスイッチ１１と、一方の導通端子が
基準電圧Ｖ ｔｍｆが入力される入力端子１４に接続さ
れ他方の導通端子がコンデンサ４に接続されるスイッチ
１２とから構成される。スイッチ３，１１．１２はそれ
ぞれＭＯ８電界効果トランジスタなどの半導体素子であ
る。
１１１．１１２はスイッチ１１のゲート端子であり、１
２１．１２２はスイッチ１２のゲート端子であり、３１
．３２はスイッチ３のゲート端子である。これらのゲー
ト端子にクロック信号φ、ｉが与えられ、スイッチ３，
１１．１２はそれぞれこのクロック信号によってその開
閉が制御される。
２１．１２２はスイッチ１２のゲート端子であり、３１
．３２はスイッチ３のゲート端子である。これらのゲー
ト端子にクロック信号φ、ｉが与えられ、スイッチ３，
１１．１２はそれぞれこのクロック信号によってその開
閉が制御される。
このとき、スイッチ１１とスイッチ３，１２は相補的に
開閉する。
開閉する。
ＣＭＯＳインバータ２は、ｐチャネルＭ・Ｏ８電界効果
トランジスタ（以下ｒｐＭＯ３ＦＥＴＪと略記する）２
１とｎチャネルＭＯ３電界効果トランジスタ（以下ｒｎ
ＭＯ３ＦＦ、ＴＪと略記する）２２から構成される。ｐ
ＭＯ３ＦＥＴ２１の一方の電極は電圧ＶＤ＋、が与えら
れる電源端子２３に接続され、その他方の電極はｎＭＯ
３ＦＥＴ２２の一方の電極に接続される。ｎＭＯ３ＦＥ
Ｔ２２の他方の電極は接地される。ＣＭＯＳインバータ
２およびスイッチ３は出力端子５に接続される。
トランジスタ（以下ｒｐＭＯ３ＦＥＴＪと略記する）２
１とｎチャネルＭＯ３電界効果トランジスタ（以下ｒｎ
ＭＯ３ＦＦ、ＴＪと略記する）２２から構成される。ｐ
ＭＯ３ＦＥＴ２１の一方の電極は電圧ＶＤ＋、が与えら
れる電源端子２３に接続され、その他方の電極はｎＭＯ
３ＦＥＴ２２の一方の電極に接続される。ｎＭＯ３ＦＥ
Ｔ２２の他方の電極は接地される。ＣＭＯＳインバータ
２およびスイッチ３は出力端子５に接続される。
次に、このチョッパ型比較器の動作について説明する。
第５図はＣＭＯＳインバータ２の入出力特性を示すグラ
フである。同図における曲線Ｓ１はＣＭＯＳインバータ
２への入力電圧（横軸）に対する出力電圧（縦軸）の関
係を示している。
フである。同図における曲線Ｓ１はＣＭＯＳインバータ
２への入力電圧（横軸）に対する出力電圧（縦軸）の関
係を示している。
まず初めに、クロック信号φ、φにより、基準電圧Ｖ
ｒｅｆが人力される入力端子１４に接続されたスイッチ
１２およびＣＭＯＳインバータ２の入出力間に並列に接
続されたスイッチ３が閉じ、入力電圧Ｖ ｉ ｎが入力
される入力端子１４に接続されたスイッチ１１が開く。
ｒｅｆが人力される入力端子１４に接続されたスイッチ
１２およびＣＭＯＳインバータ２の入出力間に並列に接
続されたスイッチ３が閉じ、入力電圧Ｖ ｉ ｎが入力
される入力端子１４に接続されたスイッチ１１が開く。
ここで、スイッチ３は、この初期状態において、ＣＭＯ
Ｓインバータ２の入出力間のバイアス電圧を安定化する
ものである。
Ｓインバータ２の入出力間のバイアス電圧を安定化する
ものである。
上記のシャント状態においては、ＣＭＯＳインバータ２
０人出力電圧は等しくなる。したがって、初期状態にお
けるＣＭＯＳインバータ２の入出力間のバイアス電圧は
、第５図における曲線Ｓ１と直線Ｓ２の交点Ｐ（Ｖｂ−
い Ｖｂｓｔ）における入出力電圧となる。またこのシ
ャント状態で、コンデンサ４は、スイッチ１２を介して
入力された基準電圧Ｖ、。、からＣＭＯＳインバータ２
の上記のバイアス電圧Ｖｂｍｔを差し引いた電圧で充電
される。
０人出力電圧は等しくなる。したがって、初期状態にお
けるＣＭＯＳインバータ２の入出力間のバイアス電圧は
、第５図における曲線Ｓ１と直線Ｓ２の交点Ｐ（Ｖｂ−
い Ｖｂｓｔ）における入出力電圧となる。またこのシ
ャント状態で、コンデンサ４は、スイッチ１２を介して
入力された基準電圧Ｖ、。、からＣＭＯＳインバータ２
の上記のバイアス電圧Ｖｂｍｔを差し引いた電圧で充電
される。
上記の初期状態において、各々のクロック信号φ、２が
反転すると、スイッチ３およびスイッチ１２は開き、ス
イッチ１１が閉じ、入力電圧Ｖ ｉｎのサンプリング期
間に入る。このサンプリング期間において、入力電圧ｖ
、７が基準電圧Ｖ、。、よりも高いか又は低い場合、コ
ンデンサ４を介するＣＭＯＳインバータ２への入力電圧
の変化はそれぞれ正又は負になり、ＣＭＯＳインバータ
２の出力電圧レジスタは、第５図の交点ＰからＯあるい
は■ｆｌＩｌに近づき、一定の確定した論理状態に入る
。
反転すると、スイッチ３およびスイッチ１２は開き、ス
イッチ１１が閉じ、入力電圧Ｖ ｉｎのサンプリング期
間に入る。このサンプリング期間において、入力電圧ｖ
、７が基準電圧Ｖ、。、よりも高いか又は低い場合、コ
ンデンサ４を介するＣＭＯＳインバータ２への入力電圧
の変化はそれぞれ正又は負になり、ＣＭＯＳインバータ
２の出力電圧レジスタは、第５図の交点ＰからＯあるい
は■ｆｌＩｌに近づき、一定の確定した論理状態に入る
。
従来のチョッパ型比較器は以上のように構成され、特に
高速Ａ／Ｄ変換器においては、このようなチョッパ型比
較器を並列に多数使用して入力信号のレベル比較を行な
っている。
高速Ａ／Ｄ変換器においては、このようなチョッパ型比
較器を並列に多数使用して入力信号のレベル比較を行な
っている。
しかしながら、上述のように構成されたチョッパ型比較
器では、初期状態において、スイッチ３が閉じてＣＭＯ
Ｓインバータ２の入出力間がシャントされているとき、
ＣＭＯＳインバータ２の入出力電圧は第５図の交点Ｐで
示す値になり、この状態でＣＭＯＳインバータ２を構成
するｐＭＯ３ＦＥＴ２１およびｎＭＯ３ＦＥＴ２２は双
方共にオン状態となる。ここで、第５図における曲線Ｓ
３は、ＣＭＯＳインバータ２への入力電圧（横軸）に対
して９ＭＯ３ＦＥＴ２１からｎＭＯ３ＦＥＴ２２へ流れ
る貫通電流（縦軸）を示す曲線である。
器では、初期状態において、スイッチ３が閉じてＣＭＯ
Ｓインバータ２の入出力間がシャントされているとき、
ＣＭＯＳインバータ２の入出力電圧は第５図の交点Ｐで
示す値になり、この状態でＣＭＯＳインバータ２を構成
するｐＭＯ３ＦＥＴ２１およびｎＭＯ３ＦＥＴ２２は双
方共にオン状態となる。ここで、第５図における曲線Ｓ
３は、ＣＭＯＳインバータ２への入力電圧（横軸）に対
して９ＭＯ３ＦＥＴ２１からｎＭＯ３ＦＥＴ２２へ流れ
る貫通電流（縦軸）を示す曲線である。
人出カシヤント状態、すなわち交点Ｐにおいて第５図に
示されるように貫通電流が最大となり、このようなチョ
ッパ型比較器を多数使用するＡ／Ｄ変換器などにおいて
は、初期状態すなわちシャント期間中における消費電力
が非常に大きくなるという欠点があった。
示されるように貫通電流が最大となり、このようなチョ
ッパ型比較器を多数使用するＡ／Ｄ変換器などにおいて
は、初期状態すなわちシャント期間中における消費電力
が非常に大きくなるという欠点があった。
この欠点をなくす１つの方法は、インバータ２０２つの
トランジスタ２１．２２のオン抵抗を上げることである
。こうすることにより貫通電流を少なくすることができ
る。しかし、こうすると、今度はこのインバータ２のド
ライブ能力が低下するので、出力端子５上の出力電圧■
。、が交点Ｐの電圧■、１．から大きくずれた状態でス
イッチ３でシャントし、出力電圧■。、を電圧■ｂ、Ｌ
に等しくしようとしたとき、それに要する時間が多くか
かってしまうという欠点が生じる。
トランジスタ２１．２２のオン抵抗を上げることである
。こうすることにより貫通電流を少なくすることができ
る。しかし、こうすると、今度はこのインバータ２のド
ライブ能力が低下するので、出力端子５上の出力電圧■
。、が交点Ｐの電圧■、１．から大きくずれた状態でス
イッチ３でシャントし、出力電圧■。、を電圧■ｂ、Ｌ
に等しくしようとしたとき、それに要する時間が多くか
かってしまうという欠点が生じる。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、高速かつ低消費電力のチョッパ
型比較器を得ることにある。
の目的とするところは、高速かつ低消費電力のチョッパ
型比較器を得ることにある。
このような目的を達成するために本発明は、比較対象電
圧が入力されクロック信号で制御される第１のスイッチ
手段と、基準電圧が入力されクロック信号で制御される
第２のスイッチ手段と、第１および第２のスイッチ手段
の出力側に一方の電極が接続されるコンデンサと、この
コンデンサの他方の電極と接続されクロック信号で制御
される第３および第４のスイッチ手段と、第３のスイッ
チ手段の出力が入力される第１のバッファ回路と、第４
のスイッチ手段の出力が入力される第２のバッファ回路
と、コンデンサの他方の電極と電源端子との間に接続さ
れクロック信号と第１のバッファ回路の出力が入力され
る２つの粗調用ｐチャネルトランジスタと、コンデンサ
の他方の電極と接地との間に接続されクロック信号と第
２のバッファ回路の出力が入力される２つの粗調用ｎチ
ャネルトランジスタと、コンデンサの他方の電極と出力
端子との間に接続されクロック信号で制御される第５の
スイッチ手段と、第１のバッファ回路の出力側と出力端
子との間に接続されゲート電極がコンデンサの他方の電
極と接続される１１ｉ用ｐチヤネルトランジスタと、第
２のバッファ回路の出力側と出力端子との間に接続され
ゲート電極がコンデンサの他方の電極と接続される微調
用ｎチャネルトランジスタとを比較器に設けるようにし
たものである。
圧が入力されクロック信号で制御される第１のスイッチ
手段と、基準電圧が入力されクロック信号で制御される
第２のスイッチ手段と、第１および第２のスイッチ手段
の出力側に一方の電極が接続されるコンデンサと、この
コンデンサの他方の電極と接続されクロック信号で制御
される第３および第４のスイッチ手段と、第３のスイッ
チ手段の出力が入力される第１のバッファ回路と、第４
のスイッチ手段の出力が入力される第２のバッファ回路
と、コンデンサの他方の電極と電源端子との間に接続さ
れクロック信号と第１のバッファ回路の出力が入力され
る２つの粗調用ｐチャネルトランジスタと、コンデンサ
の他方の電極と接地との間に接続されクロック信号と第
２のバッファ回路の出力が入力される２つの粗調用ｎチ
ャネルトランジスタと、コンデンサの他方の電極と出力
端子との間に接続されクロック信号で制御される第５の
スイッチ手段と、第１のバッファ回路の出力側と出力端
子との間に接続されゲート電極がコンデンサの他方の電
極と接続される１１ｉ用ｐチヤネルトランジスタと、第
２のバッファ回路の出力側と出力端子との間に接続され
ゲート電極がコンデンサの他方の電極と接続される微調
用ｎチャネルトランジスタとを比較器に設けるようにし
たものである。
本発明に係わるチョッパ型比較器においては、初期状態
において、出力電圧が所定電圧近（なるまでは粗調用ト
ランジスタで駆動し、所定電圧近くになると微調用トラ
ンジスタで駆動する。
において、出力電圧が所定電圧近（なるまでは粗調用ト
ランジスタで駆動し、所定電圧近くになると微調用トラ
ンジスタで駆動する。
第１図は、本発明に係わるチョッパ型比較器の一実施例
を示す回路図である。チョッパ型比較器は、大きくは、
入力切換回路１と容量結合するコンデンサ４と出力端子
５と粗調用回路６と微調用回路７とスイッチ８．９とフ
ィードバック用バフファ回路４０．５０とから構成され
る。バッファ回路４０．５０の人出力特性を第２図、第
３図に示す。
を示す回路図である。チョッパ型比較器は、大きくは、
入力切換回路１と容量結合するコンデンサ４と出力端子
５と粗調用回路６と微調用回路７とスイッチ８．９とフ
ィードバック用バフファ回路４０．５０とから構成され
る。バッファ回路４０．５０の人出力特性を第２図、第
３図に示す。
第１図の回路について更に詳細に説明する。入力切換回
路１において、１１は入力端子１３を介して比較対象電
圧Ｖ ｉａが入力されクロック信号φ、正で制御される
第１のスイッチ手段としてのスイッチ、１２は基準電圧
■、、、ｆが入力端子１４を介して入力されクロック信
号φ、ｉで制御される第２のスイッチ手段としてのスイ
ッチであり、コンデンサ４の一方の電極がスイッチ１１
およびスイッチ１２の出力側に接続されている。
路１において、１１は入力端子１３を介して比較対象電
圧Ｖ ｉａが入力されクロック信号φ、正で制御される
第１のスイッチ手段としてのスイッチ、１２は基準電圧
■、、、ｆが入力端子１４を介して入力されクロック信
号φ、ｉで制御される第２のスイッチ手段としてのスイ
ッチであり、コンデンサ４の一方の電極がスイッチ１１
およびスイッチ１２の出力側に接続されている。
また、８および９はコンデンサ４の他方の電極と接続さ
れクロック信号φ、Ｔで制御される第３および第４のス
イッチ手段としてのスイッチであり、第１のバッファ回
路４０にはスイッチ８の出力が入力され、第２のバッフ
ァ回路にはスイッチ９の出力が人力されている。
れクロック信号φ、Ｔで制御される第３および第４のス
イッチ手段としてのスイッチであり、第１のバッファ回
路４０にはスイッチ８の出力が入力され、第２のバッフ
ァ回路にはスイッチ９の出力が人力されている。
粗調用回路６において、６１および６２はクロック信号
φおよび正が入力されるｐチャネルトランジスタおよび
ｎチャネルトランジスタとしてのスイッチであり、また
、６３および６４はバッファ回路４０およびバッファ回
路５０の出力が入力されるｐチャネルトランジスタおよ
びｎチャネルトランジスタである。また、スイッチ６１
およびｐチャネルトランジスタ６３はコンデンサ４の他
方の電極と電源端子６５との間に接続され、スイッチ６
２およびｎチャネルトランジスタ６４はコンデンサ４の
他方の電極と接地６６との間に接続されている。
φおよび正が入力されるｐチャネルトランジスタおよび
ｎチャネルトランジスタとしてのスイッチであり、また
、６３および６４はバッファ回路４０およびバッファ回
路５０の出力が入力されるｐチャネルトランジスタおよ
びｎチャネルトランジスタである。また、スイッチ６１
およびｐチャネルトランジスタ６３はコンデンサ４の他
方の電極と電源端子６５との間に接続され、スイッチ６
２およびｎチャネルトランジスタ６４はコンデンサ４の
他方の電極と接地６６との間に接続されている。
第５のスイッチ手段としてのスイッチ３は、微調回路７
を構成し、コンデンサ４の他方の電極と出力端子５との
間に接続されクロック信号φ、′ｉで制御される。また
微調回路７において、７１はバッファ回路４０の出力側
と出力端子５との間に接続されゲート電極がコンデンサ
４の他方の電極と接続されるｐチャネルトランジスタ、
７２はバッファ回路５０の出力側と出力端子５との間に
接続されゲート電極がコンデンサ４の他方の電極と接続
されるｎチャネルトランジスタである。
を構成し、コンデンサ４の他方の電極と出力端子５との
間に接続されクロック信号φ、′ｉで制御される。また
微調回路７において、７１はバッファ回路４０の出力側
と出力端子５との間に接続されゲート電極がコンデンサ
４の他方の電極と接続されるｐチャネルトランジスタ、
７２はバッファ回路５０の出力側と出力端子５との間に
接続されゲート電極がコンデンサ４の他方の電極と接続
されるｎチャネルトランジスタである。
次に、このように構成されたチョッパ型比較器の動作に
ついて説明する。初期状態では、クロック信号φ、ｆに
より、基準電圧ｖ、、。、が入力される入力端子１４に
接続されたスイッチ１２と、コンデンサ４とバッファ回
路４０．５０を接続するスイッチ８，９と、微調用回路
７の入出力をシャントするスイッチ３と、粗調用回路６
の電力を供給するスイッチ６１．６２とが閉じ、入力電
圧Ｖｉが入力される入力端子１３に接続されたスイッチ
１１が開く。ここで、バッファ回路４０．５０の論理し
きい値電圧をそれぞれＶｌ、Ｖ２とし、トランジスタ６
１，６２，６３．６４のオン抵抗はトランジスタ７１．
７２のオン抵抗より十分小さいものとする。
ついて説明する。初期状態では、クロック信号φ、ｆに
より、基準電圧ｖ、、。、が入力される入力端子１４に
接続されたスイッチ１２と、コンデンサ４とバッファ回
路４０．５０を接続するスイッチ８，９と、微調用回路
７の入出力をシャントするスイッチ３と、粗調用回路６
の電力を供給するスイッチ６１．６２とが閉じ、入力電
圧Ｖｉが入力される入力端子１３に接続されたスイッチ
１１が開く。ここで、バッファ回路４０．５０の論理し
きい値電圧をそれぞれＶｌ、Ｖ２とし、トランジスタ６
１，６２，６３．６４のオン抵抗はトランジスタ７１．
７２のオン抵抗より十分小さいものとする。
まず第１に出力電圧Ｖ。ｕＬがＯ≦■。、≦■１のとき
に初期状態に入った場合について第１図、第２図、第３
図を用いて説明する。このとき、バッファ回路４０．５
０は、第２図、第３図に示す特性に従い、共にＯＶを出
力する。この出力によりトランジスタ６３はオンし、ト
ランジスタ６４はオフする。
に初期状態に入った場合について第１図、第２図、第３
図を用いて説明する。このとき、バッファ回路４０．５
０は、第２図、第３図に示す特性に従い、共にＯＶを出
力する。この出力によりトランジスタ６３はオンし、ト
ランジスタ６４はオフする。
従って出力端子５はトランジスタ６１．６３を介して電
源端子６５に接続され、出力端子５の電位が上昇する。
源端子６５に接続され、出力端子５の電位が上昇する。
このときトランジスタ７２は■。。
〉ｖｔ、ｌ（■ｔｎはｎチャネルトランジスタのしきい
値電圧）となるとオンし、バッファ回路５０がＯＶを出
力しているため、出力端子５はトランジスタ７２とバッ
ファ回路５０を介して接地６６に接続される。しかし、
粗調用回路６のトランジスタ６１．６３のオン抵抗はト
ランジスタ７２のオン抵抗より十分小さいので、出力端
子５の電位は７１以上になっても上昇し、しかも高速で
上昇する。
値電圧）となるとオンし、バッファ回路５０がＯＶを出
力しているため、出力端子５はトランジスタ７２とバッ
ファ回路５０を介して接地６６に接続される。しかし、
粗調用回路６のトランジスタ６１．６３のオン抵抗はト
ランジスタ７２のオン抵抗より十分小さいので、出力端
子５の電位は７１以上になっても上昇し、しかも高速で
上昇する。
出力端子５の電位が上昇し、出力電圧■。ｕｔがＶｌよ
り太き（なると（Ｖ １ ＜ Ｖｏｕｔ＜ Ｖｔ、ａｔ
）、ハラ７７４０ ハ５ Ｖ （Ｖｏａ＝ ５ Ｖとす
る）を出力する。一方バフファ５０の出力はＯｖのまま
である。バッフ４０の出力によりトランジスタ６３はオ
フする。トランジスタ６４はオフのままである。
り太き（なると（Ｖ １ ＜ Ｖｏｕｔ＜ Ｖｔ、ａｔ
）、ハラ７７４０ ハ５ Ｖ （Ｖｏａ＝ ５ Ｖとす
る）を出力する。一方バフファ５０の出力はＯｖのまま
である。バッフ４０の出力によりトランジスタ６３はオ
フする。トランジスタ６４はオフのままである。
従って、■。、〉ｖｌとなると粗調回路６は動作を停止
する。またこのときトランジスタ７１のソースに５■が
与えられることになるので、■。□〉■１となると同時
に微調回路７が働くことになる。微調回路７は動作時は
入出力がスイッチ３でシャントされたインバータなので
、出力端子５の電位は更に上昇しＶ 、、Ｌになる。Ｖ
ｏｕｔ ＝ Ｖ ｂａＬの状態では微調回路７のみ動
作しており、トランジスタ７１．７２のオン抵抗を高（
しておけば、トランジスタ７１．７２の貫通電流は小さ
く、低消費電力でこの状態を保つことができる。
する。またこのときトランジスタ７１のソースに５■が
与えられることになるので、■。□〉■１となると同時
に微調回路７が働くことになる。微調回路７は動作時は
入出力がスイッチ３でシャントされたインバータなので
、出力端子５の電位は更に上昇しＶ 、、Ｌになる。Ｖ
ｏｕｔ ＝ Ｖ ｂａＬの状態では微調回路７のみ動
作しており、トランジスタ７１．７２のオン抵抗を高（
しておけば、トランジスタ７１．７２の貫通電流は小さ
く、低消費電力でこの状態を保つことができる。
次に■。、が■２≦Ｖ ｏｕｔ≦ｖａｎのときに初期状
態に入った場合について説明する。このときバッファ回
路４０．５０は、第２図、第３図に示す特性に従い、共
に５■を出力する。この出力によりトランジスタ６３は
オフし、トランジスタ６４はオンする。
態に入った場合について説明する。このときバッファ回
路４０．５０は、第２図、第３図に示す特性に従い、共
に５■を出力する。この出力によりトランジスタ６３は
オフし、トランジスタ６４はオンする。
従って出力端子５はトランジスタ６２．６４を介して接
地６６に接続され、電位が下降する。このときトランジ
スタ７１は■。、く■。。−ｖｔｐ（■、２はｐチャネ
ルトランジスタのしきい値電圧）となるとオンし、バッ
ファ回路４０が５■を出力しているため、出力端子５は
トランジスタ７１とバッファ回路４０を介して電源に接
続される。しかし、粗調用回路６のトランジスタ６２．
６４のオン抵抗はトランジスタ７１のオン抵抗より十分
小さいので、出力端子５の電位はＶＤＤ ｖｔ、以下
になっても下降し、しかも高速に下降する。
地６６に接続され、電位が下降する。このときトランジ
スタ７１は■。、く■。。−ｖｔｐ（■、２はｐチャネ
ルトランジスタのしきい値電圧）となるとオンし、バッ
ファ回路４０が５■を出力しているため、出力端子５は
トランジスタ７１とバッファ回路４０を介して電源に接
続される。しかし、粗調用回路６のトランジスタ６２．
６４のオン抵抗はトランジスタ７１のオン抵抗より十分
小さいので、出力端子５の電位はＶＤＤ ｖｔ、以下
になっても下降し、しかも高速に下降する。
出力端子５の電位が下降し、出力電圧Ｖ ｏｕｔが■２
より小さくなると（Ｖ ｂａＬ ＜Ｖ ｏｕｔ ＜ Ｖ
２ ）、バッファ５０はＯＶを出力する。一方バッフ
４０は５■のままである。バッファ５０の出力によりト
ランジスタ６４はオフする。トランジスタ６３はオフの
ままである。従って、■。、〈■２となると粗調回路６
は動作を停止する。またこのときトランジスタ７２のソ
ースに０■が与えられることになるので、■。、〈Ｖ２
となると同時に微調回路７が働くことになる。微調回路
７は動作時は入出力がスイッチ３でシャントされたイン
バータなので、出力端子５の電位はさらに下降し■、１
゜となる。■。。ｔ＝ＶｂａＬの状態では微調回路７が
動作しており、トランジスタ７１．７２のオン抵抗を高
（しておけば、トランジスタ７１．７２の貫通電流は小
さく、低消費電力でこの状態を保つことができる。
より小さくなると（Ｖ ｂａＬ ＜Ｖ ｏｕｔ ＜ Ｖ
２ ）、バッファ５０はＯＶを出力する。一方バッフ
４０は５■のままである。バッファ５０の出力によりト
ランジスタ６４はオフする。トランジスタ６３はオフの
ままである。従って、■。、〈■２となると粗調回路６
は動作を停止する。またこのときトランジスタ７２のソ
ースに０■が与えられることになるので、■。、〈Ｖ２
となると同時に微調回路７が働くことになる。微調回路
７は動作時は入出力がスイッチ３でシャントされたイン
バータなので、出力端子５の電位はさらに下降し■、１
゜となる。■。。ｔ＝ＶｂａＬの状態では微調回路７が
動作しており、トランジスタ７１．７２のオン抵抗を高
（しておけば、トランジスタ７１．７２の貫通電流は小
さく、低消費電力でこの状態を保つことができる。
次に出力電圧■。、がＶｌ＜Ｖ。、〈ｖ２のときに初期
状態に入った。場合について説明する。このときバッフ
ァ回路４０．５０は、第２図、第３図に示す特性に従い
、それぞれｓｖ、ｏｖを出力する。この出力によりトラ
ンジスタ６３．６４はオフする。従って粗調回路６は働
かない。トランジスタ７１．７２のソースにはそれぞれ
５Ｖ、ＯＶが与えられているため、微調回路７は働く。
状態に入った。場合について説明する。このときバッフ
ァ回路４０．５０は、第２図、第３図に示す特性に従い
、それぞれｓｖ、ｏｖを出力する。この出力によりトラ
ンジスタ６３．６４はオフする。従って粗調回路６は働
かない。トランジスタ７１．７２のソースにはそれぞれ
５Ｖ、ＯＶが与えられているため、微調回路７は働く。
このため■。ｕｔ＝ＶＩ＋ｌＬＬとなり、低消費電力で
この状態を保つ。
この状態を保つ。
以上、初期状態での本実施例の動作を示した。
クロック信号φ、″′；ｉ；が反転すると、スイッチ３
゜８．９，１２，６１．６２が開き、スイッチ１１が閉
じ、入力電圧Ｖ ｉｎのサンプリング期間に入る。
゜８．９，１２，６１．６２が開き、スイッチ１１が閉
じ、入力電圧Ｖ ｉｎのサンプリング期間に入る。
このサンプリング期間においては、微調回路７が第４図
のインバータ２と同様に働き、従来のチョッパ型比較器
と同様の動作を行なう。
のインバータ２と同様に働き、従来のチョッパ型比較器
と同様の動作を行なう。
なお上記実施例では、第２図、第３図の示す論理しきい
値電圧を持つバッファ回路４０．５０をインバータ２段
で構成したが、トランジスタのしきい値電圧が決まって
いれば、各トランジスタのサイズを適当なものにするこ
とによっても容易に実現できる。また、第２図、第３図
の入出力特性を得るバッファ回路ならば、インバータ２
段に限らず、他の構成でもよい。またスイッチ３．８゜
９．１１．１２はＭＯＳ Ｆ ＥＴでもＣＭＯＳ Ｆ
ＥＴでもよく、バッファ回路４０．５０はＣＭＯＳイン
バータで構成してもよい。
値電圧を持つバッファ回路４０．５０をインバータ２段
で構成したが、トランジスタのしきい値電圧が決まって
いれば、各トランジスタのサイズを適当なものにするこ
とによっても容易に実現できる。また、第２図、第３図
の入出力特性を得るバッファ回路ならば、インバータ２
段に限らず、他の構成でもよい。またスイッチ３．８゜
９．１１．１２はＭＯＳ Ｆ ＥＴでもＣＭＯＳ Ｆ
ＥＴでもよく、バッファ回路４０．５０はＣＭＯＳイン
バータで構成してもよい。
以上説明したように本発明は、出力電圧が所定電圧近く
なるまでは２つの粗調用ｐチャネルトランジスタおよび
２つの粗調用ｎチャネルトランジスタで構成される粗調
用回路を動作させ、出力電圧が所定電圧近くになると微
調用ｐチャネルトランジスタと微調用ｎチャネルトラン
ジスタとで構成される微調用回路を動作させることによ
り、粗調用トランジスタのオン抵抗を低抵抗とし微調用
トランジスタのオン抵抗を高抵抗とすれば、初期状態に
おいて、上記所定電圧近くまでは高速動作とし所定電圧
近くでは高いオン抵抗とすることができるので、全体と
して高速かつ低消費電力の動作とすることができる効果
がある。
なるまでは２つの粗調用ｐチャネルトランジスタおよび
２つの粗調用ｎチャネルトランジスタで構成される粗調
用回路を動作させ、出力電圧が所定電圧近くになると微
調用ｐチャネルトランジスタと微調用ｎチャネルトラン
ジスタとで構成される微調用回路を動作させることによ
り、粗調用トランジスタのオン抵抗を低抵抗とし微調用
トランジスタのオン抵抗を高抵抗とすれば、初期状態に
おいて、上記所定電圧近くまでは高速動作とし所定電圧
近くでは高いオン抵抗とすることができるので、全体と
して高速かつ低消費電力の動作とすることができる効果
がある。
第１図は本発明に係わるチョッパ型比較器の一実施例を
示す回路図、第２図および第３図は第１図の比較器を構
成するバッファ回路の特性を示すグラフ、第４図は従来
のチョッパ型比較器を示す回路図、第５図は第４図の比
較器を構成するＣＭＯＳインバータの特性を示すグラフ
である。 １・・・人力切換回路、３，８，９．ＬＬ、１２゜６１
．６２・・・スイッチ、４・・・コンデンサ、５・・・
出力端子、６・・・粗調用回路、７・・・微調用回路、
１３．１４・・・入力端子、４０．５０・・・バッファ
回路、６３．７１・・・ｐチャネルトランジスタ、６４
．７２・・・ｎチャネルトランジスタ、６５・・・電源
端子、６６・・・接地。
示す回路図、第２図および第３図は第１図の比較器を構
成するバッファ回路の特性を示すグラフ、第４図は従来
のチョッパ型比較器を示す回路図、第５図は第４図の比
較器を構成するＣＭＯＳインバータの特性を示すグラフ
である。 １・・・人力切換回路、３，８，９．ＬＬ、１２゜６１
．６２・・・スイッチ、４・・・コンデンサ、５・・・
出力端子、６・・・粗調用回路、７・・・微調用回路、
１３．１４・・・入力端子、４０．５０・・・バッファ
回路、６３．７１・・・ｐチャネルトランジスタ、６４
．７２・・・ｎチャネルトランジスタ、６５・・・電源
端子、６６・・・接地。
Claims (2)
- （１）比較対象電圧が入力されクロック信号で制御され
る第１のスイッチ手段と、基準電圧が入力され前記クロ
ック信号で制御される第２のスイッチ手段と、前記第１
および第２のスイッチ手段の出力側に一方の電極が接続
されるコンデンサと、このコンデンサの他方の電極と接
続され前記クロック信号で制御される第３および第４の
スイッチ手段と、前記第３のスイッチ手段の出力が入力
される第１のバッファ回路と、前記第４のスイッチ手段
の出力が入力される第２のバッファ回路と、前記コンデ
ンサの他方の電極と電源端子との間に接続され前記クロ
ック信号と前記第１のバッファ回路の出力が入力される
２つの粗調用ｐチャネルトランジスタと、前記コンデン
サの他方の電極と接地との間に接続され前記クロック信
号と前記第２のバッファ回路の出力が入力される２つの
粗調用ｎチャネルトランジスタと、前記コンデンサの他
方の電極と出力端子との間に接続され前記クロック信号
で制御される第５のスイッチ手段と、前記第１のバッフ
ァ回路の出力側と前記出力端子との間に接続されゲート
電極が前記コンデンサの他方の電極と接続される微調用
ｐチャネルトランジスタと、前記第２のバッファ回路の
出力側と前記出力端子との間に接続されゲート電極が前
記コンデンサの他方の電極と接続される微調用ｎチャネ
ルトランジスタとを備えたチョッパ型比較器。 - （２）第１のバッファ回路の論理しきい値電圧は、第１
のスイッチ手段が開き、第２〜第５のスイッチ手段が閉
じる初期状態において出力される初期状態電圧以下に設
定され、第２のバッファ回路の論理しきい値電圧は、前
記初期状態電圧以上に設定されることを特徴とする特許
請求の範囲第１項記載のチョッパ型比較器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293713A JPS63148173A (ja) | 1986-12-10 | 1986-12-10 | チヨツパ型比較器 |
| US07/131,495 US4816701A (en) | 1986-12-10 | 1987-12-10 | Comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293713A JPS63148173A (ja) | 1986-12-10 | 1986-12-10 | チヨツパ型比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63148173A true JPS63148173A (ja) | 1988-06-21 |
Family
ID=17798272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293713A Pending JPS63148173A (ja) | 1986-12-10 | 1986-12-10 | チヨツパ型比較器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4816701A (ja) |
| JP (1) | JPS63148173A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036223A (en) * | 1989-05-22 | 1991-07-30 | Kabushiki Kaisha Toshiba | Inverter circuit and chopper type comparator circuit using the same |
| JPH06260941A (ja) * | 1993-03-05 | 1994-09-16 | Mitsubishi Electric Corp | アナログ／デジタル変換装置 |
| US5397936A (en) * | 1993-05-03 | 1995-03-14 | Industrial Technology Research Institute | Input voltage-induced spurious current canceler for autozero type comparator in analog-to-digital converters |
| JP2937027B2 (ja) * | 1994-09-07 | 1999-08-23 | 日本電気株式会社 | コンパレータ |
| US6281831B1 (en) * | 1997-05-15 | 2001-08-28 | Yozan Inc. | Analog to digital converter |
| US5973517A (en) * | 1998-05-28 | 1999-10-26 | Industrial Technology Research Institute | Speed-enhancing comparator with cascaded inventors |
| US8930591B2 (en) | 2012-06-30 | 2015-01-06 | Silicon Laboratories Inc. | Apparatus for improved signal communication in electronic circuitry and associated methods |
| US9160293B2 (en) | 2013-09-07 | 2015-10-13 | Robert C. Schober | Analog amplifiers and comparators |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3676702A (en) * | 1971-01-04 | 1972-07-11 | Rca Corp | Comparator circuit |
| US4323887A (en) * | 1980-10-23 | 1982-04-06 | National Semiconductor Corporation | CMOS Analog to digital converter with selectable voltage follower buffering |
| US4691189A (en) * | 1986-05-23 | 1987-09-01 | Rca Corporation | Comparator with cascaded latches |
-
1986
- 1986-12-10 JP JP61293713A patent/JPS63148173A/ja active Pending
-
1987
- 1987-12-10 US US07/131,495 patent/US4816701A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4816701A (en) | 1989-03-28 |
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