JPH0779145A

JPH0779145A - アナログスイッチ

Info

Publication number: JPH0779145A
Application number: JP22361893A
Authority: JP
Inventors: Takumi Miyashita; 工宮下
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-09-08
Filing date: 1993-09-08
Publication date: 1995-03-20

Abstract

(57)【要約】【目的】アナログ信号入力電圧を誤差なく転送するこ
とができるアナログスイッチを提供することを目的とす
る。【構成】第１の電流端子は高電位電源ＶＤＤに接続さ
れ、ゲートはアナログ信号入力端子１に接続されるＮチ
ャネルデプレッション形電界効果トランジスタＪ ₂₂と、
このトランジスタＪ₂₂の第２の電流端子に一端が接続さ
れる負荷Ｌと、この負荷Ｌの他端に第１の電流端子が接
続され、ゲートは制御信号入力端子３に接続され、第２
の電流端子は低電位電源ＶＳＳに接続されるＮチャネル
エンハンスメント形電界効果トランジスタＪ₃とを有す
る制御回路により制御され、ゲートは上記のＮチャネル
エンハンスメント形電界効果トランジスタＪ₃の第１の
電流端子に接続され、第１の電流端子はアナログ信号入
力端子１に接続され、第２の電流端子はアナログ信号出
力端子２であるＮチャネルエンハンスメント形電界効果
トランジスタＪ₁₁よりなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログスイッチの改
良に関する。特に、アナログ信号入力電圧を誤差なく転
送することができるアナログスイッチを提供することを
目的とする改良に関する。

【０００２】

【従来の技術】アナログスイッチはアナログ信号入力回
路を開閉するための電子スイッチであり、その高速動作
性からＡＤコンバータやＳＷＣ（Switched Capacitor）
回路等に広く利用されている。

【０００３】ところで、近年、ディジタル信号処理技術
の進歩・普及が著しく、これに伴ってＡＤ変換の高速化
に対する要望が高まっている。また、映像信号処理分野
等における標本化アナログ信号を扱うＳＷＣ回路におい
ては、所望の特性を有する高精度なフィルタを容易に構
成できることから、ＳＷＣ回路の高速化への期待が大き
い。これら高速化に対して、動作電源電圧を下げられる
点や広い使用温度範囲が得られる点でＧａＡｓＭＥＳ
ＦＥＴやＨＥＭＴが基本的に有望であり、従来技術に係
るアナログスイッチにおいても、これらＧａＡｓＭＥＳ
ＦＥＴやＨＥＭＴが使用されている。

【０００４】以下、従来技術に係るアナログスイッチに
ついて説明する。

【０００５】図５は、ＧａＡｓＭＥＳＦＥＴを使用し
た従来技術に係るアナログスイッチの回路構成図であ
る。

【０００６】図５参照図において、１はアナログ信号入力端子であり、２はア
ナログ信号出力端子である。３は制御信号入力端子であ
る。破線をもって囲む部分はアナログスイッチの制御回
路である。Ｊ₂₀は、第１の電流端子（ドレインまたはソ
ース）が高電位電源ＶＤＤに接続され、ゲートが同一ト
ランジスタの第２の電流端子（ソースまたはドレイン）
に接続されるＮチャネルデプレッション形電界効果トラ
ンジスタである。Ｊ₃₀は、第１の電流端子が上記のＮチ
ャネルデプレッション形電界効果トランジスタＪ₂₀の第
２の電流端子に接続され、ゲートは制御信号入力端子３
に接続され、第２の電流端子は低電位電源ＶＳＳに接続
されるＮチャネルエンハンスメント形電界効果トランジ
スタである。Ｊ₁₀は、上記の制御回路により制御される
Ｎチャネルエンハンスメント形電界効果トランジスタで
あり、この電界効果トランジスタＪ₁₀がアナログスイッ
チである。この電界効果トランジスタＪ₁₀のゲートは、
上記の制御回路におけるＮチャネルエンハンスメント形
電界効果トランジスタＪ₃₀の第１の電流端子に接続さ
れ、トランジスタＪ₁₀の第１の電流端子はアナログ信号
入力端子１に接続され、トランジスタＪ₁₀の第２の電流
端子はアナログ信号出力端子２である。

【０００７】つぎに、上記のアナログスイッチの動作に
ついて説明する。制御信号入力端子３にＬ（低）レベル
信号が入力されると、トランジスタＪ₃₀はオフし、トラ
ンジスタＪ₂₀はオンするので、トランジスタＪ₁₀のゲー
トは高電位レベルとなるからトランジスタＪ₁₀（アナロ
グスイッチ）はオンする。また、制御信号入力端子３に
Ｈ（高）レベル信号が入力されると、トランジスタＪ₃₀
はオンし、トランジスタＪ₃₀の第１の電流端子は低電位
になるから、トランジスタＪ₂₀はオフし、トランジスタ
Ｊ₁₀のゲートは低電位となるからトランジスタＪ₁₀（ア
ナログスイッチ）はオフする。

【０００８】なお、ＨＥＭＴを使用するアナログスイッ
チは、上記の図５における電界効果トランジスタＪ₁₀・
Ｊ₂₀・Ｊ₃₀をＨＥＭＴで置換すればよく、その場合の動
作説明はＭＥＳＦＥＴの場合と同一である。

【０００９】

【発明が解決しようとする課題】ＭＥＳＦＥＴやＨＥ
ＭＴで構成される、従来技術に係るアナログスイッチに
おいては、ゲートと第１の電流端子間またはゲートと第
２の電流端子間の電圧がショットキー電圧以上にバイア
スされるとゲートに電流が流れ、これが原因して、アナ
ログスイッチを介してＡＤコンバータ本体やＳＷＣ回路
本体に転送されるアナログ信号入力電圧に誤差が発生す
ると云う欠点がある。図６は誤差発生の説明図である
（図６参照）。図において、Ｇはゲートであり、Ｄは第
１の電流端子であり、Ｓは第２の電流端子である。Ｖ_o
はアナログ信号電圧であり、Ｉ_gdはゲートと第１の電流
端子との間に流れる電流であり、Ｉ_gsはゲートと第２の
電流端子との間に流れる電流である。Ｖ_gはゲート電圧
である。Ｒ_sはアナログ信号源の内部抵抗であり、Ｒ_ds
は第１の電流端子と第２の電流端子の間の抵抗である。
発生する誤差Ｖ_eは次式のとおりである。

【００１０】

【数２】Ｖ_e＝Ｒ_ds・Ｉ_gs＋Ｒ_s（Ｉ_gd＋Ｉ_gs）

【００１１】本発明の目的は、上記の欠点を解消するこ
とにあり、アナログ信号入力電圧を誤差なく転送するこ
とができるアナログスイッチを提供することにある。

【００１２】

【課題を解決するための手段】上記の目的は、下記のい
ずれの手段をもっても達成される。

【００１３】第１の手段は、第１の電流端子が高電位電
源（ＶＤＤ）に接続され、ゲートはアナログ信号入力端
子（１）に接続されるＮチャネルデプレッション形電界
効果トランジスタ（Ｊ₂₂）と、この電界効果トランジス
タ（Ｊ₂₂）の第２の電流端子に一端が接続される負荷
（Ｌ）と、この負荷（Ｌ）の他端に第１の電流端子が接
続され、ゲートは制御信号入力端子（３）に接続され、
第２の電流端子は低電位電源（ＶＳＳ）に接続されるＮ
チャネルエンハンスメント形電界効果トランジスタ（Ｊ
₃）とを有する制御回路により制御され、ゲートは前記
のＮチャネルエンハンスメント形電界効果トランジスタ
（Ｊ₃）の第１の電流端子に接続され、第１の電流端子
はアナログ信号入力端子（１）に接続され、第２の電流
端子はアナログ信号出力端子（２）であるＮチャネルエ
ンハンスメント形電界効果トランジスタ（Ｊ₁₁）よりな
るアナログスイッチである。

【００１４】第２の手段は、第１の電流端子が高電位電
源（ＶＤＤ）に接続され、ゲートはアナログ信号入力端
子（１）に接続されるＮチャネルデプレッション形電界
効果トランジスタ（Ｊ₂₂）と、この電界効果トランジス
タ（Ｊ₂₂）の第２の電流端子に一端が接続される負荷
（Ｌ）と、この負荷（Ｌ）の他端に第１の電流端子が接
続され、ゲートは制御信号入力端子（３）に接続され、
第２の電流端子は低電位電源（ＶＳＳ）に接続されるＮ
チャネルエンハンスメント形電界効果トランジスタ（Ｊ
₃）とを有する制御回路により制御され、ゲートは前記
のＮチャネルエンハンスメント形電界効果トランジスタ
（Ｊ₃）の第１の電流端子に接続され、第１の電流端子
はアナログ信号入力端子（１）に接続され、第２の電流
端子はアナログ信号出力端子（２）であるＮチャネルデ
プレッション形電界効果トランジスタ（Ｊ₁₂）よりなる
アナログスイッチである。

【００１５】第３の手段は、第１の電流端子が高電位電
源（ＶＤＤ）に接続され、ゲートはアナログ信号入力端
子（１）に接続されるＮチャネルエンハンスメント形電
界効果トランジスタ（Ｊ₂₁）と、この電界効果トランジ
スタ（Ｊ₂₁）の第２の電流端子に一端が接続される負荷
（Ｌ）と、この負荷（Ｌ）の他端に第１の電流端子が接
続され、ゲートは制御信号入力端子（３）に接続され、
第２の電流端子は低電位電源（ＶＳＳ）に接続されるＮ
チャネルエンハンスメント形電界効果トランジスタ（Ｊ
₃）とを有する制御回路により制御され、ゲートは前記
のＮチャネルエンハンスメント形電界効果トランジスタ
（Ｊ₃）の第１の電流端子に接続され、第１の電流端子
はアナログ信号入力端子（１）に接続され、第２の電流
端子はアナログ信号出力端子（２）であるＮチャネルデ
プレッション形電界効果トランジスタ（Ｊ₁₂）よりなる
アナログスイッチである。

【００１６】第４の手段は、第１の電流端子が高電位電
源（ＶＤＤ）に接続され、ゲートはバイアス電圧（Ｖ
Ｂ）が入力されるバイアス電圧入力端子（４）に接続さ
れるＮチャネル電界効果トランジスタ（Ｊ₂）と、この
電界効果トランジスタ（Ｊ₂）の第２の電流端子に一端
が接続される負荷（Ｌ）と、この負荷（Ｌ）の他端に第
１の電流端子が接続され、ゲートは制御信号入力端子
（３）に接続され、第２の電流端子は低電位電源（ＶＳ
Ｓ）に接続されるＮチャネルエンハンスメント形電界効
果トランジスタ（Ｊ₃）とを有し、前記のバイアス電圧
（ＶＢ）は次式

【００１７】

【数３】ＶＢ＜Ｖ_in＋Ｖ_s＋Ｖ_th2 但し、Ｖ_inはアナログ信号入力電圧であり、Ｖ_sはショ
ットキー電圧であり、Ｖ_th2はバイアス電圧（ＶＢ）が
入力される電界効果トランジスタ（Ｊ₂）のスレッショ
ルド電圧である。により算出される制御回路により制御
され、ゲートは前記のＮチャネルエンハンスメント形電
界効果トランジスタ（Ｊ₃）の第１の電流端子に接続さ
れ、第１の電流端子はアナログ信号入力端子（１）に接
続され、第２の電流端子はアナログ信号出力端子（２）
であるＮチャネル電界効果トランジスタ（Ｊ₁）よりな
るアナログスイッチである。

【００１８】

【作用】本発明に係るアナログスイッチにおいては、ア
ナログスイッチである電界効果トランジスタのゲート・
第１の電流端子間及びゲート・第２の電流端子間の電圧
がショットキー電圧（０．７〜０．８Ｖ）未満のときの
み、制御装置内の高電位電源に接続された電界効果トラ
ンジスタがオンされる。そのために、この電界効果トラ
ンジスタのゲートに、アナログ信号入力電圧、または、
このトランジスタのスレッショルド電圧に対応したバイ
アス電圧ＶＢが印加される。前者は上記のスレッショル
ド電圧がおゝむね−０．６Ｖ以上の場合であり、また後
者はスレッショルド電圧に制限なく適用できる。

【００１９】したがって、アナログスイッチである電界
効果トランジスタのゲート・第１の電流端子間及びゲー
ト・第２の電流端子間にはショットキー電圧以上の電圧
は印加されることがないから、ゲートから第１の電流端
子または第２の電流端子に電流が流れることはなく、従
来技術における上記の誤差の発生は防止できる。

【００２０】

【実施例】以下、図面を参照して、本発明の４実施例に
係るアナログスイッチについて説明する。

【００２１】図１は本発明の第１実施例（請求項１に対
応）に係るアナログスイッチの回路構成図である。

【００２２】図１参照図において、１はアナログ信号入力端子であり、２はア
ナログ信号出力端子である。３は制御信号入力端子であ
る。破線をもって囲む部分はアナログスイッチの制御回
路である。Ｊ₂₂は、第１の電流端子が高電位電源ＶＤＤ
に接続され、ゲートは上記のアナログ信号入力端子１に
接続されるＮチャネルデプレッション形電界効果トラン
ジスタ（ＭＥＳＦＥＴ）である。Ｌは、この電界効果
トランジスタＪ₂₂の第２の電流端子に一端が接続される
負荷であり、例えば、ゲートと第２の電流端子とが接続
されたＮチャネルデプレッション形電界効果トランジス
タまたは抵抗である。Ｊ₃は、この負荷Ｌの他端に第１
の電流端子が接続され、ゲートは制御信号入力端子３に
接続され、第２の電流端子は低電位電源ＶＳＳに接続さ
れるＮチャネルエンハンスメント形電界効果トランジス
タ（ＭＥＳＦＥＴ）である。Ｊ₁₁は、ゲートが上記の
Ｎチャネルエンハンスメント形電界効果トランジスタＪ
₃の第１の電流端子に接続され、第１の電流端子はアナ
ログ信号入力端子１に接続され、第２の電流端子はアナ
ログ信号出力端子２であるＮチャネルエンハンスメント
形電界効果トランジスタ（ＭＥＳＦＥＴ）である。こ
の電界効果トランジスタＪ₁₁がアナログスイッチであ
る。Ｖ_inはアナログ信号入力電圧であり、Ｖ_outはアナ
ログ信号出力電圧である。

【００２３】つぎに、第１実施例の動作について説明す
る。制御信号入力端子３にＬ（低）レベル信号が入力さ
れると、トランジスタＪ₃はオフし、トランジスタＪ₂₂
は、その第２の電流端子の電位がアナログ信号入力電圧
Ｖ_inとトランジスタＪ₂₂のスレッショルド電圧Ｖ_thの絶
対値（０．６Ｖ）との和より低い場合にのみオンし、こ
のときのトランジスタＪ₂₂の第２の電流端子の電位が負
荷Ｌを介してトランジスタＪ₁₁のゲートに印加される。
トランジスタＪ₁₁のスレッショルド電圧は０．１〜０．
３Ｖであるので、トランジスタＪ₁₁はオンし、アナログ
スイッチはオンとなる。トランジスタＪ₂₂の第２の電流
端子の電位が上記の値より高くなるとトランジスタＪ₂₂
はオフする。したがって、トランジスタＪ₁₁のゲート・
第１の電流端子間またはゲート・第２の電流端子間の電
圧はトランジスタＪ₂₂のスレッショルド電圧０．６Ｖを
超えることはない。一方、トランジスタＪ₁₁のショット
キー電圧は０．７〜０．８Ｖであるから、トランジスタ
Ｊ₁₁のゲート・第１の電流端子間及びゲート・第２の電
流端子間の電圧はショットキー電圧を超えることはな
く、ゲートから第１の電流端子または第２の電流端子へ
電流が流れることはなく、この電流にもとづく誤差は発
生しない。

【００２４】また、制御信号入力端子３にＨ（高）レベ
ル信号が入力されると、トランジスタＪ₃はオンし、ト
ランジスタＪ₃の第１の電流端子は低電位電源となるの
で、トランジスタＪ₁₁はオフし、アナログスイッチはオ
フとなる。

【００２５】図２は本発明の第２実施例（請求項２に対
応）に係るアナログスイッチの回路構成図である。

【００２６】図２参照図において、Ｊ₁₂は、ゲートが制御装置内のＮチャネル
エンハンスメント形電界効果トランジスタＪ₃の第１の
電流端子に接続され、第１の電流端子はアナログ信号入
力端子１に接続され、第２の電流端子はアナログ信号出
力端子２であるＮチャネルデプレッション形電界効果ト
ランジスタ（ＭＥＳＦＥＴ）である。他の符号の説明
は第１実施例の場合と同一なので省略する。

【００２７】本実施例が第１実施例と相違する点は、ア
ナログスイッチであるトランジスタが第１実施例の場合
はエンハンスメント形であり、本実施例の場合はデプレ
ッション形である点のみである。

【００２８】本実施例の場合、制御信号入力端子３に入
力される制御信号のレベル（ＨまたはＬ）に対するトラ
ンジスタＪ₃・Ｊ₂₂及びアナログスイッチのオン・オフ
動作は第１実施例の場合と同様であり、アナログスイッ
チをなすトランジスタのゲート・第１の電流端子間及び
ゲート・第２の電流端子間の電圧がショットキー電圧を
超過しないことも第１実施例の場合と同様である。

【００２９】図３は本発明の第３実施例（請求項３に対
応）に係るアナログスイッチの回路構成図である。

【００３０】図３参照図において、Ｊ₂₁は、第１の電流端子が高電位電源ＶＤ
Ｄに接続され、ゲートはアナログ信号入力端子１に接続
されるＮチャネルエンハンスメント形電界効果トランジ
スタ（ＭＥＳＦＥＴ）である。Ｊ₁₂は、ゲートがＮチ
ャネルエンハンスメント形電界効果トランジスタＪ₃の
第１の電流端子に接続され、第１の電流端子はアナログ
信号入力端子１に接続され、第２の電流端子はアナログ
信号出力端子２であるＮチャネルデプレッション形電界
効果トランジスタ（ＭＥＳＦＥＴ）である。他の符号
の説明は第１実施例の場合と同一なので省略する。

【００３１】本実施例が第１実施例と相違する点は、制
御装置内の高電位電源に接続されるトランジスタが第１
実施例の場合はデプレッション形であり、本実施例の場
合はエンハンスメント形である点と、アナログスイッチ
であるトランジスタが第１実施例の場合はエンハンスメ
ント形であり、本実施例の場合はデプレッション形であ
る点のみである。

【００３２】このように、第１実施例に対してエンハン
スメント形とデプレッション形とが逆に使用されている
ので、本実施例はトランジスタＪ₁₂（アナログスイッ
チ）のスレッショルド電圧の絶対値が、トランジスタＪ
₂₁のスレッショルド電圧の絶対値（０．６Ｖ）より大き
い場合に有効である。制御入力信号レベル（Ｈまたは
Ｌ）に対するトランジスタＪ₃・Ｊ₂₁及びアナログスイ
ッチのオン・オフ動作は第１実施例の場合と同様であ
り、トランジスタＪ₁₂のゲート・第１の電流端子間及び
ゲート・第２の電流端子間の電圧がショットキー電圧を
超過しないことも第１実施例の場合と同様である。

【００３３】上記の第１〜第３実施例は、制御装置内の
高電位電源に接続される電界効果トランジスタのスレッ
ショルド電圧がおゝむね−０．６Ｖ以上の場合に有効で
ある。

【００３４】図４は本発明の第４実施例（請求項４に対
応）に係るアナログスイッチの回路構成図である。

【００３５】図４参照図において、４はバイアス電圧ＶＢが入力されるバイア
ス電圧入力端子である。Ｊ₂は第１の電流端子が高電位
電源ＶＤＤに接続され、ゲートは上記のバイアス電圧入
力端子４に接続され、第２の電流端子は負荷Ｌの一端に
接続されるＮチャネル電界効果トランジスタ（ＭＥＳ
ＦＥＴ）であり、エンハンスメント形でもデプレッショ
ン形でもいずれでもよい。Ｊ₁は、ゲートがトランジス
タＪ₃の第１の電流端子に接続され、第１の電流端子が
アナログ信号入力端子１に接続され、第２の電流端子が
アナログ信号出力端子２であるＮチャネル電界効果トラ
ンジスタ（ＭＥＳＦＥＴ）であり、エンハンスメント
形でもデプレッション形でもいずれでもよい。この電界
効果トランジスタＪ₁がアナログスイッチである。上記
以外の符号の説明は第１実施例の場合と同一なので省略
する。上記のバイアス電圧ＶＢは次式

【００３６】

【数４】ＶＢ＜Ｖ_in＋Ｖ_s＋Ｖ_th2 但し、Ｖ_inはアナログ信号入力電圧であり、Ｖ_sはショ
ットキー電圧であり、Ｖ_th2はバイアス電圧ＶＢが入力
される電界効果トランジスタＪ₂のスレッショルド電圧
である。により計算され設定される。

【００３７】本実施例が第１実施例と相違する点は、制
御装置内の高電位電源に接続される電界効果トランジス
タのゲートに印加される電圧が第１実施例においてはア
ナログ信号入力電圧であるが本実施例では上記の式にも
とづいて設定される点と、本実施例においては、アナロ
グスイッチをなすトランジスタ及び上記の高電位電源に
接続されるトランジスタがエンハンスメント形またはデ
プレッション形のいずれでもよい点のみである。

【００３８】制御入力信号レベル（ＨまたはＬ）に対す
るトランジスタＪ₃・Ｊ₂及びアナログスイッチのオン
・オフ動作は第１実施例の場合と同様である。また、バ
イアス電圧ＶＢが上式で設定されるので、アナログスイ
ッチであるトランジスタＪ₁のゲートの電圧は（Ｖ_in＋
Ｖ_s）以下となるから、トランジスタＪ₁のゲート・第
１の電流端子間及びゲート・第２の電流端子間の電圧は
ショットキー電圧を超過しない。

【００３９】本実施例は、上記のバイアス電圧ＶＢが制
御装置内の高電位電源に接続される電界効果トランジス
タのスレッショルド電圧Ｖ_th2に対応して設定されるの
で、このトランジスタのスレッショルド電圧には制限が
ない。

【００４０】上記の第１〜第４実施例において、それぞ
れのトランジスタＭＥＳＦＥＴをＨＥＭＴをもって置
換しても、おゝむね同様の効果を得ることができる。

【００４１】

【発明の効果】以上説明したように、本発明に係るアナ
ログスイッチにおいては、アナログスイッチを制御する
制御装置が、高電位電源に接続されゲートにアナログ信
号入力電圧またはスレッショルド電圧に対応したバイア
ス電圧を印加される電界効果トランジスタと、このトラ
ンジスタの一端が接続された負荷と、この負荷の他端と
低電位電源との間に接続され、ゲートに制御信号が入力
される電界効果トランジスタとを有し、アナログスイッ
チである電界効果トランジスタは、ゲートが上記の負荷
の他端に接続され、第１の電流端子がアナログ信号入力
端子に接続され、第２の電流端子がアナログ信号出力端
子であるので、アナログスイッチである上記の電界効果
トランジスタのゲート・第１の電流端子間及びゲート・
第２の電流端子間の電圧がショットキー電圧以下のとき
のみ上記の制御装置内の高電位電源に接続されるトラン
ジスタがオンする。よって、アナログスイッチであるト
ランジスタのゲート・第１の電流端子間及びゲート・第
２の電流端子間には電流は流れず、この電流に原因する
誤差は発生しない。

【００４２】したがって、本発明は、アナログ信号入力
電圧を誤差なく転送することができるアナログスイッチ
を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るアナログスイッチの
回路構成図である。

【図２】本発明の第２実施例に係るアナログスイッチの
回路構成図である。

【図３】本発明の第３実施例に係るアナログスイッチの
回路構成図である。

【図４】本発明の第４実施例に係るアナログスイッチの
回路構成図である。

【図５】従来技術に係るアナログスイッチの回路構成図
である。

【図６】誤差発生説明図である。

【符号の説明】

１アナログ信号入力端子２アナログ信号出力端子３制御信号入力端子４バイアス電圧入力端子Ｊ₁ Ｎチャネル電界効果トランジスタＪ₂ Ｎチャネル電界効果トランジスタＪ₃ Ｎチャネルエンハンスメント形電界効果トラン
ジスタＪ₁₁ Ｎチャネルエンハンスメント形電界効果トラン
ジスタＪ₁₂ Ｎチャネルデプレッション形電界効果トランジ
スタＪ₂₁ Ｎチャネルエンハンスメント形電界効果トラン
ジスタＪ₂₂ Ｎチャネルデプレッション形電界効果トランジ
スタＬ負荷Ｖ_in アナログ信号入力電圧Ｖ_out アナログ信号出力電圧ＶＢバイアス電圧ＶＤＤ高電位電源ＶＳＳ低電位電源Ｊ₁₀ Ｎチャネルエンハンスメント形電界効果トラン
ジスタ（従来技術）Ｊ₂₀ Ｎチャネルデプレッション形電界効果トランジ
スタ（従来技術）Ｊ₃₀ Ｎチャネルエンハンスメント形電界効果トラン
ジスタ（従来技術）

Claims

【特許請求の範囲】

【請求項１】第１の電流端子は高電位電源（ＶＤＤ）
に接続され、ゲートはアナログ信号入力端子（１）に接
続されるＮチャネルデプレッション形電界効果トランジ
スタ（Ｊ₂₂）と、該電界効果トランジスタ（Ｊ₂₂）の第
２の電流端子に一端が接続される負荷（Ｌ）と、該負荷
（Ｌ）の他端に第１の電流端子が接続され、ゲートは制
御信号入力端子（３）に接続され、第２の電流端子は低
電位電源（ＶＳＳ）に接続されるＮチャネルエンハンス
メント形電界効果トランジスタ（Ｊ₃）とを有する制御
回路により制御され、ゲートは前記Ｎチャネルエンハン
スメント形電界効果トランジスタ（Ｊ₃）の第１の電流
端子に接続され、第１の電流端子はアナログ信号入力端
子（１）に接続され、第２の電流端子はアナログ信号出
力端子（２）であるＮチャネルエンハンスメント形電界
効果トランジスタ（Ｊ₁₁）よりなることを特徴とするア
ナログスイッチ。
【請求項２】第１の電流端子は高電位電源（ＶＤＤ）
に接続され、ゲートはアナログ信号入力端子（１）に接
続されるＮチャネルデプレッション形電界効果トランジ
スタ（Ｊ₂₂）と、該電界効果トランジスタ（Ｊ₂₂）の第
２の電流端子に一端が接続される負荷（Ｌ）と、該負荷
（Ｌ）の他端に第１の電流端子が接続され、ゲートは制
御信号入力端子（３）に接続され、第２の電流端子は低
電位電源（ＶＳＳ）に接続されるＮチャネルエンハンス
メント形電界効果トランジスタ（Ｊ₃）とを有する制御
回路により制御され、ゲートは前記Ｎチャネルエンハン
スメント形電界効果トランジスタ（Ｊ₃）の第１の電流
端子に接続され、第１の電流端子はアナログ信号入力端
子（１）に接続され、第２の電流端子はアナログ信号出
力端子（２）であるＮチャネルデプレッション形電界効
果トランジスタ（Ｊ₁₂）よりなることを特徴とするアナ
ログスイッチ。
【請求項３】第１の電流端子は高電位電源（ＶＤＤ）
に接続され、ゲートはアナログ信号入力端子（１）に接
続されるＮチャネルエンハンスメント形電界効果トラン
ジスタ（Ｊ₂₁）と、該電界効果トランジスタ（Ｊ₂₁）の
第２の電流端子に一端が接続される負荷（Ｌ）と、該負
荷（Ｌ）の他端に第１の電流端子が接続され、ゲートは
制御信号入力端子（３）に接続され、第２の電流端子は
低電位電源（ＶＳＳ）に接続されるＮチャネルエンハン
スメント形電界効果トランジスタ（Ｊ₃）とを有する制
御回路により制御され、ゲートは前記Ｎチャネルエンハ
ンスメント形電界効果トランジスタ（Ｊ₃）の第１の電
流端子に接続され、第１の電流端子はアナログ信号入力
端子（１）に接続され、第２の電流端子はアナログ信号
出力端子（２）であるＮチャネルデプレッション形電界
効果トランジスタ（Ｊ₁₂）よりなることを特徴とするア
ナログスイッチ。
【請求項４】第１の電流端子は高電位電源（ＶＤＤ）
に接続され、ゲートはバイアス電圧（ＶＢ）が入力され
るバイアス電圧入力端子（４）に接続されるＮチャネル
電界効果トランジスタ（Ｊ₂）と、該電界効果トランジ
スタ（Ｊ₂）の第２の電流端子に一端が接続される負荷
（Ｌ）と、該負荷（Ｌ）の他端に第１の電流端子が接続
され、ゲートは制御信号入力端子（３）に接続され、第
２の電流端子は低電位電源（ＶＳＳ）に接続されるＮチ
ャネルエンハンスメント形電界効果トランジスタ
（Ｊ₃）とを有し、前記バイアス電圧（ＶＢ）は次式【数１】ＶＢ＜Ｖ_in＋Ｖ_s＋Ｖ_th2 但し、Ｖ_inはアナログ信号入力電圧であり、Ｖ_sはショットキー電圧であり、Ｖ_th2はバイアス電圧（ＶＢ）が入力される電界効果ト
ランジスタ（Ｊ₂）のスレッショルド電圧である。によ
り算出される制御回路により制御され、ゲートは前記Ｎ
チャネルエンハンスメント形電界効果トランジスタ（Ｊ
₃）の第１の電流端子に接続され、第１の電流端子はア
ナログ信号入力端子（１）に接続され、第２の電流端子
はアナログ信号出力端子（２）であるＮチャネル電界効
果トランジスタ（Ｊ₁）よりなることを特徴とするアナ
ログスイッチ。