JPH0552127B2 - - Google Patents
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- JPH0552127B2 JPH0552127B2 JP59235793A JP23579384A JPH0552127B2 JP H0552127 B2 JPH0552127 B2 JP H0552127B2 JP 59235793 A JP59235793 A JP 59235793A JP 23579384 A JP23579384 A JP 23579384A JP H0552127 B2 JPH0552127 B2 JP H0552127B2
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- mos transistor
- power supply
- internal logic
- logic circuit
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- 230000000694 effects Effects 0.000 description 2
- 238000010420 art technique Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Direct Current Feeding And Distribution (AREA)
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、出力レベルがハイレベルかローレベ
ルかで論理「１」か「０」等を意味する出力を出
す内部ロジツク回路用の電源回路に関する。
ルかで論理「１」か「０」等を意味する出力を出
す内部ロジツク回路用の電源回路に関する。
〈従来技術とその問題点〉
従来のＣ−MOS・LSIなどの内部ロジツク回
路を備えた制御装置では、内部ロジツク回路自体
にも、パワーを要する回路と同様な電源電圧Vd
を直接、あるいはジヤンパー線を介して印加して
いた。
路を備えた制御装置では、内部ロジツク回路自体
にも、パワーを要する回路と同様な電源電圧Vd
を直接、あるいはジヤンパー線を介して印加して
いた。
ところが、内部ロジツク回路は入力がしきい値
を越えたか否かで出力レベルがハイレベルかロー
レベルかの所定の論理出力を出すものであるの
で、それに与える電源としては、しきい値電圧以
上のものであれば良いはずである。従つて、パワ
ーを必要とする他の回路と同様の高い電源電圧を
与えることは、内部ロジツク回路に不必要に多く
の動作電流が流れ、これにより無駄な消費電力が
増えるという問題があつた。
を越えたか否かで出力レベルがハイレベルかロー
レベルかの所定の論理出力を出すものであるの
で、それに与える電源としては、しきい値電圧以
上のものであれば良いはずである。従つて、パワ
ーを必要とする他の回路と同様の高い電源電圧を
与えることは、内部ロジツク回路に不必要に多く
の動作電流が流れ、これにより無駄な消費電力が
増えるという問題があつた。
ところで、内部ロジツク回路での消費電力を減
少させるための先行技術としては、内部ロジツク
回路が動作しないときに、該回路への電流を遮断
する、というものがある（例えば、特開昭54−
14624号参照）。しかしながら、上記先行技術のも
のでも、内部ロジツク回路が動作するときには該
回路に、パワーを要する回路と同様の電源電圧
Vdを印加することになるから、やはり内部ロジ
ツク回路に不必要に多くの動作電流が流れる、と
いう問題が生じる。
少させるための先行技術としては、内部ロジツク
回路が動作しないときに、該回路への電流を遮断
する、というものがある（例えば、特開昭54−
14624号参照）。しかしながら、上記先行技術のも
のでも、内部ロジツク回路が動作するときには該
回路に、パワーを要する回路と同様の電源電圧
Vdを印加することになるから、やはり内部ロジ
ツク回路に不必要に多くの動作電流が流れる、と
いう問題が生じる。
本発明は、上述の事情に鑑みてなされたもので
あつて、単に内部ロジツク回路への電力供給を非
動作時に遮断しうるばかりでなく、動作時には内
部ロジツク回路に流れる動作電流を必要最小限に
抑えるようにして、無駄な消費電力を低減できる
ようにすることを目的とする。
あつて、単に内部ロジツク回路への電力供給を非
動作時に遮断しうるばかりでなく、動作時には内
部ロジツク回路に流れる動作電流を必要最小限に
抑えるようにして、無駄な消費電力を低減できる
ようにすることを目的とする。
〈問題点を解決するための手段〉
本発明は上述の目的を達成するため、Ｎチヤネ
ル型とＰチヤネル型の両MOSトランジスタを従
来一般の使い方とは逆の使い方により、両MOS
トランジスタをスイツチオン時に中程度の抵抗値
を示す素子として利用したもので、内部ロジツク
回路の電源端子と電源ラインとの間、および内部
ロジツク回路のアース端子とアースラインとの間
に、スイツチ抵抗を有するスイツチ素子として、
それぞれＮチヤネルMOSトランジスタおよびＰ
チヤネルMOSトランジスタを設け、前記両MOS
トランジスタの一方のゲートに制御信号の入力端
子を接続するとともに、他方のMOSトランジス
タのゲートにインバータを介して制御信号の入力
端子を接続した。
ル型とＰチヤネル型の両MOSトランジスタを従
来一般の使い方とは逆の使い方により、両MOS
トランジスタをスイツチオン時に中程度の抵抗値
を示す素子として利用したもので、内部ロジツク
回路の電源端子と電源ラインとの間、および内部
ロジツク回路のアース端子とアースラインとの間
に、スイツチ抵抗を有するスイツチ素子として、
それぞれＮチヤネルMOSトランジスタおよびＰ
チヤネルMOSトランジスタを設け、前記両MOS
トランジスタの一方のゲートに制御信号の入力端
子を接続するとともに、他方のMOSトランジス
タのゲートにインバータを介して制御信号の入力
端子を接続した。
〈実施例〉
以下、本発明を図面に示す実施例に基づき詳細
に説明する。
に説明する。
第１図はこの実施例の電源回路の構成図であ
る。同図において、符号１は要部の電源回路、２
はＣ−MOS・LSIなどの内部ロジツク回路、４
は電源ライン、６はアースラインである。
る。同図において、符号１は要部の電源回路、２
はＣ−MOS・LSIなどの内部ロジツク回路、４
は電源ライン、６はアースラインである。
上記電源回路１は、電源ライン４と内部ロジツ
ク回路２との間、およびアースライン６と内部ロ
ジツク回路２との間にそれぞれスイツチ素子とし
ての第１、第2MOSトランジスタ８，１０が設け
られ、電源ライン４、アースライン６が第１、第
2MOSトランジスタのドレイン、ソース間を介し
て内部ロジツク回路２の電源端子２ａ、アース端
子２ｂにそれぞれ接続されている。ここで、電源
ライン４側の第1MOSトランジスタ８はＮチヤネ
ル型であり、アースライン６側の第2MOSトラン
ジスタ１０はＰチヤネル型である。
ク回路２との間、およびアースライン６と内部ロ
ジツク回路２との間にそれぞれスイツチ素子とし
ての第１、第2MOSトランジスタ８，１０が設け
られ、電源ライン４、アースライン６が第１、第
2MOSトランジスタのドレイン、ソース間を介し
て内部ロジツク回路２の電源端子２ａ、アース端
子２ｂにそれぞれ接続されている。ここで、電源
ライン４側の第1MOSトランジスタ８はＮチヤネ
ル型であり、アースライン６側の第2MOSトラン
ジスタ１０はＰチヤネル型である。
さらに、第1MOSトランジスタ８のゲートがイ
ンバータ１２を介して制御信号の入力端子１４に
第2MOSトランジスタ１０のゲートが上記入力端
子１４に直接、それぞれ接続されている。そし
て、制御信号の入力端子１４には、少なくとも内
部ロジツク回路２の動作時にローレベル（通常は
アースレベル）の制御信号が、またそれ以外の時
は、ハイレベル（通常は電源ライン４の電圧と同
レベル）の制御信号が与えられるようになつてい
る。
ンバータ１２を介して制御信号の入力端子１４に
第2MOSトランジスタ１０のゲートが上記入力端
子１４に直接、それぞれ接続されている。そし
て、制御信号の入力端子１４には、少なくとも内
部ロジツク回路２の動作時にローレベル（通常は
アースレベル）の制御信号が、またそれ以外の時
は、ハイレベル（通常は電源ライン４の電圧と同
レベル）の制御信号が与えられるようになつてい
る。
上記の構成において、入力端子１４にローレベ
ル（アースレベル）の制御信号が与えられると、
その制御信号は直接第2MOSトランジスタ１０の
ゲートの印加されるので、該MOSトランジスタ
１０はスイツチオンの状態となる。また、第
1MOSトランジスタ８のゲートには、インバータ
１２で反転されてハイレベル（電源電圧レベル）
となつた制御信号が印加されるので、このMOS
トランジスタ８もスイツチオンする。
ル（アースレベル）の制御信号が与えられると、
その制御信号は直接第2MOSトランジスタ１０の
ゲートの印加されるので、該MOSトランジスタ
１０はスイツチオンの状態となる。また、第
1MOSトランジスタ８のゲートには、インバータ
１２で反転されてハイレベル（電源電圧レベル）
となつた制御信号が印加されるので、このMOS
トランジスタ８もスイツチオンする。
このスイツチオン時、両MOSトランジスタ８，
１０は、通常一般のスイツチングトランジスタが
スイツチオンしたときよりも大きな内部抵抗（ス
イツチング抵抗）を示す。
１０は、通常一般のスイツチングトランジスタが
スイツチオンしたときよりも大きな内部抵抗（ス
イツチング抵抗）を示す。
その理由を、第２図Ａ，Ｂおよび第３図Ａ，Ｂ
の等価回路図に基づいて説明する。第２図Ａ，Ｂ
は、それぞれ上記実施例の第1MOSトランジスタ
８、および第2MOSトランジスタ１０がスイツチ
オンしたときの状態を等価的に示し、第３図は、
従来一般のスイツチ素子としてのMOSトランジ
スタがスイツチオンしたときの状態を等価的に示
している。
の等価回路図に基づいて説明する。第２図Ａ，Ｂ
は、それぞれ上記実施例の第1MOSトランジスタ
８、および第2MOSトランジスタ１０がスイツチ
オンしたときの状態を等価的に示し、第３図は、
従来一般のスイツチ素子としてのMOSトランジ
スタがスイツチオンしたときの状態を等価的に示
している。
従来、MOSトランジスタをスイツチ素子とし
て電源側に用いる場合は、第３図Ａに示すよう
に、Ｐチヤネル型のMOSトランジスタを用い、
アース側にスイツチ素子を設ける場合は、Ｎチヤ
ネル型のMOSトランジスタを用いる。
て電源側に用いる場合は、第３図Ａに示すよう
に、Ｐチヤネル型のMOSトランジスタを用い、
アース側にスイツチ素子を設ける場合は、Ｎチヤ
ネル型のMOSトランジスタを用いる。
この従来の使い方において、電源側のMOSト
ランジスタでは、そのゲートにローレベル（アー
スレベル）の制御信号を与えることでスイツチオ
ンするのであるが、この制御信号のレベルはソー
スの電位に対して充分に低く（5V程度）、ソー
ス・ドレイン間の飽和電流は大きい。そのため、
ソース・ドレイン間の抵抗は極めて低い。
ランジスタでは、そのゲートにローレベル（アー
スレベル）の制御信号を与えることでスイツチオ
ンするのであるが、この制御信号のレベルはソー
スの電位に対して充分に低く（5V程度）、ソー
ス・ドレイン間の飽和電流は大きい。そのため、
ソース・ドレイン間の抵抗は極めて低い。
このことは、第３図Ｂに示すアース側のMOS
トランジスタについても同様に言えることで、こ
のMOSトランジスタをスイツチオンさせるハイ
レベル（電源電圧レベル）の制御信号の電位は、
ソースの電位に対して充分に高く、ソース・ドレ
イン間の飽和電流が多くなる。したがつて、該
MOSトランジスタのソース・ドレイン間の抵抗
は極めて低い。
トランジスタについても同様に言えることで、こ
のMOSトランジスタをスイツチオンさせるハイ
レベル（電源電圧レベル）の制御信号の電位は、
ソースの電位に対して充分に高く、ソース・ドレ
イン間の飽和電流が多くなる。したがつて、該
MOSトランジスタのソース・ドレイン間の抵抗
は極めて低い。
要するに、従来は、スイツチオン時の抵抗を最
小限に抑えるために、電源側ならＰチヤネル型
を、またアース側ならＮチヤネル型を用いるのが
普通であつた。
小限に抑えるために、電源側ならＰチヤネル型
を、またアース側ならＮチヤネル型を用いるのが
普通であつた。
これに対して、本発明においては、電源ライン
４側の第1MOSトランジスタ８がＮチヤネル型で
ある。この第1MOSトランジスタ８は、そのゲー
トにハイレベル（電源電圧レベル）の制御信号を
与えることでスイツチオンするのであるが、この
MOSトランジスタ８のソースの電位は、内部ロ
ジツク回路２や第2MOSトランジスタ１０の抵抗
分だけ引き上げられているから、ゲート・ソース
間電圧Vgsは、ソース電位に対して相対的に低く
なつており（2V程度）、ハイレベルの制御信号は
充分に高くない。そのため、ソース・ドレイン間
の飽和電流が絞られ、中程度の抵抗値を示すこと
になる。
４側の第1MOSトランジスタ８がＮチヤネル型で
ある。この第1MOSトランジスタ８は、そのゲー
トにハイレベル（電源電圧レベル）の制御信号を
与えることでスイツチオンするのであるが、この
MOSトランジスタ８のソースの電位は、内部ロ
ジツク回路２や第2MOSトランジスタ１０の抵抗
分だけ引き上げられているから、ゲート・ソース
間電圧Vgsは、ソース電位に対して相対的に低く
なつており（2V程度）、ハイレベルの制御信号は
充分に高くない。そのため、ソース・ドレイン間
の飽和電流が絞られ、中程度の抵抗値を示すこと
になる。
同様のことは、アースライン６側の第2MOSト
ランジスタ１０についても言えるのであつて、こ
のMOSトランジスタ１０のソース電位は、内部
ロジツク回路２や第1MOSトランジスタ８の抵抗
分だけ引き下げられているから、この第2MOSト
ランジスタ１０をスイツチオンさせるためのロー
レベル（アースレベル）の制御信号は、ソース電
位に対して相対的に高くなつている。そのため、
ソース・ドレイン間の飽和電流が絞られて、中程
度の抵抗値を示すことになる。
ランジスタ１０についても言えるのであつて、こ
のMOSトランジスタ１０のソース電位は、内部
ロジツク回路２や第1MOSトランジスタ８の抵抗
分だけ引き下げられているから、この第2MOSト
ランジスタ１０をスイツチオンさせるためのロー
レベル（アースレベル）の制御信号は、ソース電
位に対して相対的に高くなつている。そのため、
ソース・ドレイン間の飽和電流が絞られて、中程
度の抵抗値を示すことになる。
このように、本発明においては、第1MOSトラ
ンジスタ８と第2MOSトランジスタ１０とは、い
ずれもスイツチオン時、中程度の内部抵抗を示す
ので、両MOSトランジスタ８，１０が所要の制
御信号によりスイツチオンしたとき、内部ロジツ
ク回路２の電源端子２ａには、電源ライン４の電
源電圧Vdよりも第1MOSトランジスタ８の内部
抵抗分Vthだけ電圧降下した電圧Vd−Vthが、ま
た、内部ロジツク回路２のアース端子２ｂには、
第2MOSトランジスタ１０の内部抵抗分Vthだけ
高い電圧がそれぞれ加わる。このため、内部ロジ
ツク回路２の前記両端子２ａ，２ｂ間の印加電圧
が相対的に低下することになる。
ンジスタ８と第2MOSトランジスタ１０とは、い
ずれもスイツチオン時、中程度の内部抵抗を示す
ので、両MOSトランジスタ８，１０が所要の制
御信号によりスイツチオンしたとき、内部ロジツ
ク回路２の電源端子２ａには、電源ライン４の電
源電圧Vdよりも第1MOSトランジスタ８の内部
抵抗分Vthだけ電圧降下した電圧Vd−Vthが、ま
た、内部ロジツク回路２のアース端子２ｂには、
第2MOSトランジスタ１０の内部抵抗分Vthだけ
高い電圧がそれぞれ加わる。このため、内部ロジ
ツク回路２の前記両端子２ａ，２ｂ間の印加電圧
が相対的に低下することになる。
また、この電源回路１では第１、第2MOSトラ
ンジスタ８，１０のゲートに加える電圧を制御す
ることにより、内部ロジツク回路２の動作をオフ
にすることもできるという利点がある。
ンジスタ８，１０のゲートに加える電圧を制御す
ることにより、内部ロジツク回路２の動作をオフ
にすることもできるという利点がある。
〈効果〉
以上のように本発明によれば、論理動作が可能
なように内部ロジツク回路の電源端子とアース端
子と間に印加される電圧を、電源ラインとアース
ラインとの間の電圧よりも低い電圧で与えること
ができるので、内部ロジツク回路の動作時、この
回路に流れる動作電流を最小限にして、内部ロジ
ツク回路の動作時の無駄な消費電力が大きく低減
させることができるようになるという優れた効果
を奏する。
なように内部ロジツク回路の電源端子とアース端
子と間に印加される電圧を、電源ラインとアース
ラインとの間の電圧よりも低い電圧で与えること
ができるので、内部ロジツク回路の動作時、この
回路に流れる動作電流を最小限にして、内部ロジ
ツク回路の動作時の無駄な消費電力が大きく低減
させることができるようになるという優れた効果
を奏する。
また、両MOSトランジスタのゲートに与える
制御信号により、動作を必要としない内部ロジツ
ク回路への電源供給を遮断することができ、この
点からも消費電力の低減を図ることができる。
制御信号により、動作を必要としない内部ロジツ
ク回路への電源供給を遮断することができ、この
点からも消費電力の低減を図ることができる。
さらに、Ｎチヤネル型とＰチヤネル型の両
MOSトランジスタを用いるものでありながら、
１発の制御信号で両MOSトランジスタを制御す
ることができる。
MOSトランジスタを用いるものでありながら、
１発の制御信号で両MOSトランジスタを制御す
ることができる。
第１図は本発明の実施例に係る電源回路の構成
図、第２図Ａ，Ｂは上記実施例のスイツチオン時
の状態を示す等価回路図である。第３図Ａ，Ｂ
は、従来例のスイツチオン時の状態を示す等価回
路図である。 １……電源回路、２……内部ロジツク回路、２
ａ……電源端子、２ｂ……アース端子、４……電
源ライン、６……アースライン、８，１０……
MOSトランジスタ。
図、第２図Ａ，Ｂは上記実施例のスイツチオン時
の状態を示す等価回路図である。第３図Ａ，Ｂ
は、従来例のスイツチオン時の状態を示す等価回
路図である。 １……電源回路、２……内部ロジツク回路、２
ａ……電源端子、２ｂ……アース端子、４……電
源ライン、６……アースライン、８，１０……
MOSトランジスタ。
Claims (1)
- １ 内部ロジツク回路の電源端子と電源ラインと
の間、および内部ロジツク回路のアース端子とア
ースラインの間に、スイツチ抵抗を有するスイツ
チ素子として、それぞれＮチヤネルMOSトラン
ジスタおよびＰチヤネルMOSトランジスタを設
け、前記両MOSトランジスタの一方のゲートに
制御信号の入力端子を接続するとともに、他方の
MOSトランジスタのゲートにインバータを介し
て制御信号の入力端子を接続したことを特徴とす
る電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59235793A JPS61116933A (ja) | 1984-11-08 | 1984-11-08 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59235793A JPS61116933A (ja) | 1984-11-08 | 1984-11-08 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116933A JPS61116933A (ja) | 1986-06-04 |
| JPH0552127B2 true JPH0552127B2 (ja) | 1993-08-04 |
Family
ID=16991339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59235793A Granted JPS61116933A (ja) | 1984-11-08 | 1984-11-08 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116933A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2701710B2 (ja) * | 1993-11-29 | 1998-01-21 | 日本電気株式会社 | 多値電圧源回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414624A (en) * | 1977-07-06 | 1979-02-03 | Toshiba Corp | Integrated circuit device |
-
1984
- 1984-11-08 JP JP59235793A patent/JPS61116933A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414624A (en) * | 1977-07-06 | 1979-02-03 | Toshiba Corp | Integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61116933A (ja) | 1986-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |