JPS6352512A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
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- JPS6352512A JPS6352512A JP61195415A JP19541586A JPS6352512A JP S6352512 A JPS6352512 A JP S6352512A JP 61195415 A JP61195415 A JP 61195415A JP 19541586 A JP19541586 A JP 19541586A JP S6352512 A JPS6352512 A JP S6352512A
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- Japan
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- gate
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- mosfet
- gates
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- 230000007704 transition Effects 0.000 abstract description 9
- 230000005669 field effect Effects 0.000 abstract description 3
- 230000000903 blocking effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフリップフロップ回路に係り、特に、ＭＯＳＦ
ＥＴと抵抗から構成され、駆動電力、消費電力が小さく
、遷移が確実に行われるフリップフロップ回路に関する
ものである。
ＥＴと抵抗から構成され、駆動電力、消費電力が小さく
、遷移が確実に行われるフリップフロップ回路に関する
ものである。
従来のフリップフロップは、「集積回路の解析と設計」
（昭和４４年４月１日発行近代科学社出版）のｐ１３
４〜１３５に示される様にバイポーラトランジスタと抵
抗、又はＭＯＳＦＥＴと抵抗等で構成されており、現代
の電子回路のメモリ、ロジック、スイッチング素子の駆
動などに幅広く活用されている。
（昭和４４年４月１日発行近代科学社出版）のｐ１３
４〜１３５に示される様にバイポーラトランジスタと抵
抗、又はＭＯＳＦＥＴと抵抗等で構成されており、現代
の電子回路のメモリ、ロジック、スイッチング素子の駆
動などに幅広く活用されている。
第３図はバイポーラトランジスタ、抵抗で構成された基
本的なブリップフロップである。フリップフロップは２
つの論理回路の相互接続で形成することができ、第３図
では、２０及び２１で示されるバイポーラトランジスタ
が相互接続されている。つまり相互接続されたトランジ
スタ２０゜２１は同時にオン又はオフ状態にはなれない
、仮にトランジスタ２０がオンであれば、出力端０工は
ｊ Ｌ ｎ、出力端○ユは“Ｈ“どなる、この状態にお
いて、ＩＮｚにパルス信号を印加すると、トランジスタ
２２のコレクターエミッタ間の電圧は低くなり、トラン
ジスタ２ｏはオフし、トランジスタ２１はオンする。従
って出力端Ｏ１は“Ｈ１１、出力端Ｏｘは“Ｌ”となる
、この様に入力ＩＮ□。
本的なブリップフロップである。フリップフロップは２
つの論理回路の相互接続で形成することができ、第３図
では、２０及び２１で示されるバイポーラトランジスタ
が相互接続されている。つまり相互接続されたトランジ
スタ２０゜２１は同時にオン又はオフ状態にはなれない
、仮にトランジスタ２０がオンであれば、出力端０工は
ｊ Ｌ ｎ、出力端○ユは“Ｈ“どなる、この状態にお
いて、ＩＮｚにパルス信号を印加すると、トランジスタ
２２のコレクターエミッタ間の電圧は低くなり、トラン
ジスタ２ｏはオフし、トランジスタ２１はオンする。従
って出力端Ｏ１は“Ｈ１１、出力端Ｏｘは“Ｌ”となる
、この様に入力ＩＮ□。
ＩＮｚに信号を印加することで出力端Ｏｘ 、 Ｏｘの
状態を反転できる。しかしながら次の様な問題もある。
状態を反転できる。しかしながら次の様な問題もある。
（１）常にトランジスタ２０又は２１に電流が流れてお
り、回路自体の電力消費が大きい。
り、回路自体の電力消費が大きい。
（２）バイポーラトランジスタを使うかぎり、駆動電力
が大きい。
が大きい。
（３）相互接続されたトランジスタ２ｏ又は２１をオン
からオフに遷移するためには信号印加用のトランジスタ
１９又は２２の駆動力を大きくする必要がある。
からオフに遷移するためには信号印加用のトランジスタ
１９又は２２の駆動力を大きくする必要がある。
尚、第３図において、２３．２４は、電源Ｖ １ 。
ｖ２と接続するための抵抗である。
本発明の目的は、駆動電力、消費電力が小さく、かつ遷
移を確実に行えるフリップフロップ回路を提供すること
にある。
移を確実に行えるフリップフロップ回路を提供すること
にある。
〔問題点を解決するための手段〕
上記目的は、ＭＯ８電界効果トランジスタ（以下ＭＯ３
ＦＥＴ）と抵抗で構成することにより達成される。
ＦＥＴ）と抵抗で構成することにより達成される。
信号印加用の２個のＭＯ３ＦＥ！Ｔのソースは共通とし
相互接続されるＭＯＳＦＥＴのしきい値電圧よりも十分
大きな電圧源に接続する。相互接続されるＭＯＳＦＥＴ
のゲートはそれぞれ信号印加用の２個のＭＯＳＦＥＴの
ドレインに接続し、かつ抵抗を通してＭＯＳＦＥＴのド
レインにそれぞれ相互接続する。ソースは共通とする。
相互接続されるＭＯＳＦＥＴのしきい値電圧よりも十分
大きな電圧源に接続する。相互接続されるＭＯＳＦＥＴ
のゲートはそれぞれ信号印加用の２個のＭＯＳＦＥＴの
ドレインに接続し、かつ抵抗を通してＭＯＳＦＥＴのド
レインにそれぞれ相互接続する。ソースは共通とする。
出力端は信号印加用ＭＯ３ＦＥＴのドレインである。
これらの制御信号を与える２つのゲートには、相反する
信号、つまり一方にＯＮ信号が与えられている時にもう
一方にはＯＦＦ信号を与える。
信号、つまり一方にＯＮ信号が与えられている時にもう
一方にはＯＦＦ信号を与える。
ＯＮ信号が与えられたＭＯＳＦＥＴはＯＮする。従って
ＯＮしたＭＯＳＦＥＴのドレインに接続されたゲートに
は電源電圧が印加され、ＯＮする。ＯＦＦ信号が与えら
れたＭＯＳＦＥＴのドレインの電位、及びこのドレイン
に接続されているゲートの電位は抵抗と電源電圧が印加
されてＯＮｔ、ているＭＯＳＦＥＴを介してソースの電
位と等しくなる。従ってＯＦＦ信号が与えられているド
レインに接続されたゲートを有するＭＯＳＦＥＴは、ソ
ース電位とゲート電位が等しくなる事でＯＦＦする。こ
の駆動回路が定常状態から制御信号が印加された時を仮
定する。つまり遷移状態にあるときｉｔ源とのソース間
に接続されている２個のＭＯＳＦＥＴが一時的にＯＮ状
態となる。この遷移状態にあるＭＯＳＦＥＴにはＯＮ抵
抗によって分圧された電圧が生じると共に大電流が流れ
ることも考えられる。交差して接続されているゲートに
はこの分圧された電圧が印加される。ゲートに高い電圧
を印加し、確実に回路を反転の状態にし得るためには分
圧比を大きくすればよい、従って抵抗はゲートにより高
い電圧を印加するためと、−時的に２個のＭＯＳＦＥＴ
がＯＮＩ、た時の過電流保護も兼ねている。
ＯＮしたＭＯＳＦＥＴのドレインに接続されたゲートに
は電源電圧が印加され、ＯＮする。ＯＦＦ信号が与えら
れたＭＯＳＦＥＴのドレインの電位、及びこのドレイン
に接続されているゲートの電位は抵抗と電源電圧が印加
されてＯＮｔ、ているＭＯＳＦＥＴを介してソースの電
位と等しくなる。従ってＯＦＦ信号が与えられているド
レインに接続されたゲートを有するＭＯＳＦＥＴは、ソ
ース電位とゲート電位が等しくなる事でＯＦＦする。こ
の駆動回路が定常状態から制御信号が印加された時を仮
定する。つまり遷移状態にあるときｉｔ源とのソース間
に接続されている２個のＭＯＳＦＥＴが一時的にＯＮ状
態となる。この遷移状態にあるＭＯＳＦＥＴにはＯＮ抵
抗によって分圧された電圧が生じると共に大電流が流れ
ることも考えられる。交差して接続されているゲートに
はこの分圧された電圧が印加される。ゲートに高い電圧
を印加し、確実に回路を反転の状態にし得るためには分
圧比を大きくすればよい、従って抵抗はゲートにより高
い電圧を印加するためと、−時的に２個のＭＯＳＦＥＴ
がＯＮＩ、た時の過電流保護も兼ねている。
以下本発明をＭＯＳゲートを備えた半導体スイッチング
素子のゲート回路として用いたフリップフロップ回路の
実施例によって具体的に説明する。
素子のゲート回路として用いたフリップフロップ回路の
実施例によって具体的に説明する。
第１図は本発明の第一の実施例である。１はＭＯＳゲー
ト型主駆動部ここではＭＯＳゲートサイリスタ、２，７
．８は抵抗、３，４，５．６はＭＯＳＦＥＴ、９は逆バ
イアス阻止ダイオード、１０は直流Ｓ１！源である。Ａ
はＭＯＳゲートサイリスタのアノード、Ｋはカソードで
ある＋＋ Ｇ ｓ ＋ ”は制御信号入力ゲートである
０本発明の動作原理と特徴を第１図を用いて説明する。
ト型主駆動部ここではＭＯＳゲートサイリスタ、２，７
．８は抵抗、３，４，５．６はＭＯＳＦＥＴ、９は逆バ
イアス阻止ダイオード、１０は直流Ｓ１！源である。Ａ
はＭＯＳゲートサイリスタのアノード、Ｋはカソードで
ある＋＋ Ｇ ｓ ＋ ”は制御信号入力ゲートである
０本発明の動作原理と特徴を第１図を用いて説明する。
ゲートＧｘに電源１０よりも高いゲート電圧が印加され
ているとに０３ＦＥＴ ３は○ＦＦ状態にある。
ているとに０３ＦＥＴ ３は○ＦＦ状態にある。
ゲートＧ２にはｏｖを印加されているとＭＯＳＦＥＴ
４はＯＮ状態にある。 ＭＯＳＦＥＴ５のゲートには電
源１０の電圧が印加されておりＭＯ５ＦＥ！Ｔ ５はＯ
Ｎ状態にある。従ってＭＯＳＦＥＴ ６のゲート及びＭ
ＯＳゲートサイリスタ１のｎチャネルゲートＧｎの電位
はカソードにの電位と等しい、この時ＭＯ３ＦＥＴ ６
はＯＦＦ状態、ＭＯＳゲートサイリスタは阻止状態にあ
る。この状態からゲートＧｓにＯｖ、ゲートＧｉに電源
１ｏよりも高いゲート電圧が印加された場合について説
明する。ＭＯＳＦＥＴ ４はＯＮ状態からＯＦＦ状態に
、ＭＯＳＦＥＴ ３はＯＦＦ状態からＯＮ状態に推移（
遷移）しはじめる、 ＭＯＳＦＥＴ４が推移状態にある
ため、ＭＯＳＦＥＴ ５のゲートにはまだＭＯ３ＦＥ！
Ｔ ５をＯＮ状態にする向きの電圧が表われている・従
ってＭＯＳＦＥＴ３．５はＯＮ状態となり、電源１０→
ダイオード９４Ｍ０３ＦＥＴ ３ →抵抗７→ＭＯ３Ｆ
ＥＴ ５と電流が流れ始める。ＭＯＳゲートサイリスタ
１のゲートＧ、とＭＯＳＦＥＴ ６のゲートには、ダイ
オード９とＭＯＳＦＥＴ ３のＯＮ抵抗と、抵抗７゜Ｍ
Ｏ３ＦＥ！Ｔ ５の○Ｎ抵抗によって分圧された電圧が
印加される。ここでＭＯＳＦＥＴ ６のしきい値電圧よ
りも高い電圧力＜ＭＯＳＦＥＴ ６のゲートに印加され
たなら、ＭＯＳＦＥＴ ６は導通し始める。 ＭＯＳＦ
ＥＴ５のゲート電荷は抵抗８ 、 ＭＯＳＦＥＴ６を介
して流れ呂し、ＭＯＳＦＥＴ ５はＯＦＦ状態へと推移
しはじめる。従ってＭＯＳＦＥＴ５の○Ｎ抵抗は大きく
なり、ＭＯＳＦＥＴ ６のゲートとＭＯＳゲートサイリ
スタのゲートＧ２に印加する分圧された電圧を大きくす
る事になる。つまりＭＯＳＦＥＴ５．６は互いにＯＦＦ
からＯＮ、ＯＮからＯＦＦする様に働きかける。 ＭＯ
ＳＦＥＴ６のゲートとＭＯＳゲートサイリスタのｎチャ
ネルゲートＧＩｌに印加される電圧は、○Ｎ抵抗等によ
って決る分圧比に影響される。この分圧比をゲートに大
きな電圧を印加するように大きくとればよい、抵抗７゜
８を挿入する事は擬似的にＭＯＳＦＥＴ６．７のＯＮ抵
抗と見なせるため、分圧比を大きくとれる。
４はＯＮ状態にある。 ＭＯＳＦＥＴ５のゲートには電
源１０の電圧が印加されておりＭＯ５ＦＥ！Ｔ ５はＯ
Ｎ状態にある。従ってＭＯＳＦＥＴ ６のゲート及びＭ
ＯＳゲートサイリスタ１のｎチャネルゲートＧｎの電位
はカソードにの電位と等しい、この時ＭＯ３ＦＥＴ ６
はＯＦＦ状態、ＭＯＳゲートサイリスタは阻止状態にあ
る。この状態からゲートＧｓにＯｖ、ゲートＧｉに電源
１ｏよりも高いゲート電圧が印加された場合について説
明する。ＭＯＳＦＥＴ ４はＯＮ状態からＯＦＦ状態に
、ＭＯＳＦＥＴ ３はＯＦＦ状態からＯＮ状態に推移（
遷移）しはじめる、 ＭＯＳＦＥＴ４が推移状態にある
ため、ＭＯＳＦＥＴ ５のゲートにはまだＭＯ３ＦＥ！
Ｔ ５をＯＮ状態にする向きの電圧が表われている・従
ってＭＯＳＦＥＴ３．５はＯＮ状態となり、電源１０→
ダイオード９４Ｍ０３ＦＥＴ ３ →抵抗７→ＭＯ３Ｆ
ＥＴ ５と電流が流れ始める。ＭＯＳゲートサイリスタ
１のゲートＧ、とＭＯＳＦＥＴ ６のゲートには、ダイ
オード９とＭＯＳＦＥＴ ３のＯＮ抵抗と、抵抗７゜Ｍ
Ｏ３ＦＥ！Ｔ ５の○Ｎ抵抗によって分圧された電圧が
印加される。ここでＭＯＳＦＥＴ ６のしきい値電圧よ
りも高い電圧力＜ＭＯＳＦＥＴ ６のゲートに印加され
たなら、ＭＯＳＦＥＴ ６は導通し始める。 ＭＯＳＦ
ＥＴ５のゲート電荷は抵抗８ 、 ＭＯＳＦＥＴ６を介
して流れ呂し、ＭＯＳＦＥＴ ５はＯＦＦ状態へと推移
しはじめる。従ってＭＯＳＦＥＴ５の○Ｎ抵抗は大きく
なり、ＭＯＳＦＥＴ ６のゲートとＭＯＳゲートサイリ
スタのゲートＧ２に印加する分圧された電圧を大きくす
る事になる。つまりＭＯＳＦＥＴ５．６は互いにＯＦＦ
からＯＮ、ＯＮからＯＦＦする様に働きかける。 ＭＯ
ＳＦＥＴ６のゲートとＭＯＳゲートサイリスタのｎチャ
ネルゲートＧＩｌに印加される電圧は、○Ｎ抵抗等によ
って決る分圧比に影響される。この分圧比をゲートに大
きな電圧を印加するように大きくとればよい、抵抗７゜
８を挿入する事は擬似的にＭＯＳＦＥＴ６．７のＯＮ抵
抗と見なせるため、分圧比を大きくとれる。
本実施例によればＭＯＳゲートサイリスタを導通させる
ためのゲート電圧を安定して供給でき、ＭＯＳゲートサ
イリスタが阻止状態にあるときはカソードの電位とゲー
トの電位を等しく保つことにより安定した耐圧を得るこ
とができる。又、定常状態にある時は電流はほとんど流
れず、推移状態においてもゲート信号の立ち上り、立ち
下りを早くすること、抵抗７，８を数百にΩと大きくと
ることにより、電流を小さくすることができる。
ためのゲート電圧を安定して供給でき、ＭＯＳゲートサ
イリスタが阻止状態にあるときはカソードの電位とゲー
トの電位を等しく保つことにより安定した耐圧を得るこ
とができる。又、定常状態にある時は電流はほとんど流
れず、推移状態においてもゲート信号の立ち上り、立ち
下りを早くすること、抵抗７，８を数百にΩと大きくと
ることにより、電流を小さくすることができる。
入力と主駆動部間はＭＯＳゲートを介しているため互い
に電流の流り込みがない、つまり駆動電力が小さく、入
力間は電気的に絶縁されている。
に電流の流り込みがない、つまり駆動電力が小さく、入
力間は電気的に絶縁されている。
第２図は本発明の第二の実施例である。主駆動部はｎチ
ャネルゲートａｎ、ｐチャネルゲートＧ＞ によって導
通するＭＯＳゲートサイリスタ１＆である。１５．１６
は抵抗、１１，１２゜１３．１４はＭＯＳＦＥＴ、１７
は逆バイアス阻止ダイオード、１８は直流電源であるａ
Ｇｌａ、 Ｇｌａは制御信号入力ゲートである。
ャネルゲートａｎ、ｐチャネルゲートＧ＞ によって導
通するＭＯＳゲートサイリスタ１＆である。１５．１６
は抵抗、１１，１２゜１３．１４はＭＯＳＦＥＴ、１７
は逆バイアス阻止ダイオード、１８は直流電源であるａ
Ｇｌａ、 Ｇｌａは制御信号入力ゲートである。
主駆動部ｎチャネルゲートＧｎに関する部分は第一の実
施例と同じである。ｐチャネルゲートＧｐに関する部分
は、第一の実施例のカソードＫを７ノードＡに、ｎチャ
ネルＭＯ５ＦＥＴをｐチャネルＭＯ３ＦＥＴに、ｐチャ
ネルＭＯ３ＦＥＴをｎチャネルＦＥＴに変更したもので
ある。動作は第一の実施例と同様に説明できる。ここで
はＭＯＳゲートサイリスタ１＆のカソードにの電位とゲ
ート駆動回路の基準電位が固定されていない、つまりカ
ソードにの電位Ｖ−がフローティング状態の時を仮定す
る。
施例と同じである。ｐチャネルゲートＧｐに関する部分
は、第一の実施例のカソードＫを７ノードＡに、ｎチャ
ネルＭＯ５ＦＥＴをｐチャネルＭＯ３ＦＥＴに、ｐチャ
ネルＭＯ３ＦＥＴをｎチャネルＦＥＴに変更したもので
ある。動作は第一の実施例と同様に説明できる。ここで
はＭＯＳゲートサイリスタ１＆のカソードにの電位とゲ
ート駆動回路の基準電位が固定されていない、つまりカ
ソードにの電位Ｖ−がフローティング状態の時を仮定す
る。
まずカソードにの電位Ｖ−が駆動回路の基準電位より低
い時はＭＯＳＦＥＴ３．６がＯＮ 、 ＭＯＳＦＥＴ４
、５がＯＦＦするように制御信号を印加する。ＭＯＳ
ゲートサイリスタ１ａのｎチャネルゲートＧ７とカソー
ドにの間には電２１０の電圧とカソードにの電位ｖｋの
和の電圧差が生じ、ＭＯＳゲートサイリスタ１１１は導
通する。逆にカソードにの電位ｖｋが駆動回路の基準電
位より高い場合はｐチャネルゲートＧＰを用いる。 Ｍ
Ｏ３ＦＥＴＩ １ 、１４をＯＮ、 ＭＯ３ＦＥ！Ｔｌ
２．１３をＯＦＦにする様に制御信号を０１ ＊ ＊
Ｇ ｚｈに印加する。ＰチャネルゲートＧｐ とアノ
ードＡの間には電源１８とアノードＡの電位ＶＡの和の
電圧差が生じ、ＭＯＳゲートサイリスタ１＆は導通する
。この様に第二の実施例によればカソードにの電位と駆
動回路の基準電位の差によらずＭＯＳゲートサイリスタ
１＆を導通させることができる。
い時はＭＯＳＦＥＴ３．６がＯＮ 、 ＭＯＳＦＥＴ４
、５がＯＦＦするように制御信号を印加する。ＭＯＳ
ゲートサイリスタ１ａのｎチャネルゲートＧ７とカソー
ドにの間には電２１０の電圧とカソードにの電位ｖｋの
和の電圧差が生じ、ＭＯＳゲートサイリスタ１１１は導
通する。逆にカソードにの電位ｖｋが駆動回路の基準電
位より高い場合はｐチャネルゲートＧＰを用いる。 Ｍ
Ｏ３ＦＥＴＩ １ 、１４をＯＮ、 ＭＯ３ＦＥ！Ｔｌ
２．１３をＯＦＦにする様に制御信号を０１ ＊ ＊
Ｇ ｚｈに印加する。ＰチャネルゲートＧｐ とアノ
ードＡの間には電源１８とアノードＡの電位ＶＡの和の
電圧差が生じ、ＭＯＳゲートサイリスタ１＆は導通する
。この様に第二の実施例によればカソードにの電位と駆
動回路の基準電位の差によらずＭＯＳゲートサイリスタ
１＆を導通させることができる。
応用変形例として第１図、第２図の抵抗７，８゜１５．
１６の代りにディプリーション形ＭＯ３ＦＥＴを用いる
事も可能である。
１６の代りにディプリーション形ＭＯ３ＦＥＴを用いる
事も可能である。
また、他の応用変形例として第１図、第２図では主駆動
部としてＭＯＳゲートサイリスタを用いていたが、ＦＥ
Ｔ、ＩＧＴなどのようにＭＯＳゲート駆動駆動子素子れ
ば駆動電力も少ない。
部としてＭＯＳゲートサイリスタを用いていたが、ＦＥ
Ｔ、ＩＧＴなどのようにＭＯＳゲート駆動駆動子素子れ
ば駆動電力も少ない。
以上に述べた様にＭＯＳＦＥＴで構成し、相互接続され
る部分に抵抗を入れた本発明フリップフロップ回路では
、次の様な効果がある。
る部分に抵抗を入れた本発明フリップフロップ回路では
、次の様な効果がある。
（１）回路の消費電力が少ない。
（２）回路駆動電力が少ない。
（３）渦電流保護作用がある。
（４）遷移が確実である。
第１図は本発明の一実施例になるフリップフロップ回路
の一使用例を示す図、第２図は本発明の他の実施例にな
るフリップフロップ回路の一使用例を示す図、第３図は
従来のフリッププロップ回路を示す図である。 １、ｌａ ・＝ＭＯＳゲート型主駆動部、２，７，８゜
１５．１６・・・抵抗、３，４，５，６，１１，１２゜
１３．１４・・・ＭＯＳＦＥＴ、９，１７・・・ダイオ
ード、１０．１８・・・直流電圧源。
の一使用例を示す図、第２図は本発明の他の実施例にな
るフリップフロップ回路の一使用例を示す図、第３図は
従来のフリッププロップ回路を示す図である。 １、ｌａ ・＝ＭＯＳゲート型主駆動部、２，７，８゜
１５．１６・・・抵抗、３，４，５，６，１１，１２゜
１３．１４・・・ＭＯＳＦＥＴ、９，１７・・・ダイオ
ード、１０．１８・・・直流電圧源。
Claims (1)
- １、信号印加用の２個のＦＥＴトランジスタと相互接続
される２個のＦＥＴトランジスタを有し、信号印加用の
各ＦＥＴトランジスタのソースは共通接続され、相互接
続される各ＦＥＴトランジスタのゲートは相手方のＦＥ
Ｔトランジスタのドレインと抵抗を介して接続され、抵
抗と信号印加用ＦＥＴトランジスタのドレインの２個の
接続点が出力端となつているフリップフロップ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61195415A JPS6352512A (ja) | 1986-08-22 | 1986-08-22 | フリツプフロツプ回路 |
| US07/086,823 US4837458A (en) | 1986-08-22 | 1987-08-19 | Flip-flop circuit |
| DE19873727948 DE3727948A1 (de) | 1986-08-22 | 1987-08-21 | Flip-flop-schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61195415A JPS6352512A (ja) | 1986-08-22 | 1986-08-22 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6352512A true JPS6352512A (ja) | 1988-03-05 |
Family
ID=16340708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61195415A Pending JPS6352512A (ja) | 1986-08-22 | 1986-08-22 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6352512A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4953926A (en) * | 1988-03-14 | 1990-09-04 | Asahi Kogaku Kogyo Kabushiki Kaisha | Scanning optical system for use in a laser beam printer |
| JP2007509561A (ja) * | 2003-10-23 | 2007-04-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 周波数分周器 |
| JP2007528657A (ja) * | 2004-03-11 | 2007-10-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 分周器 |
-
1986
- 1986-08-22 JP JP61195415A patent/JPS6352512A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4953926A (en) * | 1988-03-14 | 1990-09-04 | Asahi Kogaku Kogyo Kabushiki Kaisha | Scanning optical system for use in a laser beam printer |
| JP2007509561A (ja) * | 2003-10-23 | 2007-04-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 周波数分周器 |
| JP4719843B2 (ja) * | 2003-10-23 | 2011-07-06 | エスティー‐エリクソン、ソシエテ、アノニム | 周波数分周器 |
| JP2007528657A (ja) * | 2004-03-11 | 2007-10-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 分周器 |
| JP4734510B2 (ja) * | 2004-03-11 | 2011-07-27 | エスティー‐エリクソン、ソシエテ、アノニム | 分周器 |
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