JP4734510B2 - 分周器 - Google Patents

Description

本発明は、分周器に関する。

分周器は、或る周波数を有するクロック信号を分周し、当該クロック信号の周波数よりも低い周波数の別の信号を得るために現代の通信装置において広く用いられている。大抵は、分周器は、フリップフロップ又はラッチ回路を用いて実現される。クロック信号は２値信号すなわち高い値のレベルと低い値のレベルを有するので、２の累乗である周波数分割係数は、実現するのは比較的容易である。

現代の通信回路においては、しばしば差動信号が用いられ、その直接の結果として、差動信号に適合した分周器が必要であった。米国特許出願に係る文献のＵＳ−Ａ−６，１６６，５７１は、入力クロック信号の周波数の半分の出力信号を生成する分周回路を記述しており、これは、２つの同一回路セクションを有し、各々が出力信号とその補完信号を生成する。これら回路セクションは、互いに接続され、１つの回路セクションの出力信号が他の回路セクションへの入力信号として仕える。各回路セクションは、当該クロック信号及びクロック信号補完信号の一方により制御される負荷トランジスタと、当該クロック信号及びクロック信号補完信号の他方により制御されるスイッチトランジスタとを含む。この回路は、各回路セクションの小さなＲＣ時定数と、当該出力信号とそれらのそれぞれの補完信号との間における大きな出力信号振幅とを呈する。この分周器は、当該クロック信号によりどちらもクロック制御される２つの同一セクションを有するものと認められる。周波数が高くなるほど、損失する消費電力が多くなる。

したがって、比較的高い周波数で動作可能で比較的低電力を達成する差動の分周器を持つ必要性がある。

本発明は、独立請求項に記載されている。従属請求項は、効果的な実施例を規定するものである。

第２のラッチは、当該クロック信号と結合されないので、全体の損失電力は減る。

第２のラッチは、第２のトランジスタに結合された第１のトランジスタを有する第１のトランジスタ対と、第４のトランジスタに結合された第３のトランジスタを有する第２のトランジスタ対とを含むトランジスタ差動対を有することができる。各トランジスタは、ドレイン、ソース及びゲートを具備する。なおここで注記するに、本発明は、ＭＯＳトランジスタによる実現形態に限定されるものではなく、バイポーラによる実現形態では、各トランジスタが、ドレイン、ソース及びゲートにそれぞれ対応するコレクタ、エミッタ及びベースを具備する。第１のトランジスタのドレイン及び第３のトランジスタのドレインは、第２のトランジスタのソースと第４のトランジスタのソースとにそれぞれ結合される。第２のトランジスタ及び第４のトランジスタのゲートは、第１のラッチにより発生される信号を受信する。第１のトランジスタ及び第３のトランジスタのゲートは、第２のラッチの低域通過特性を定めるために制御信号と結合される。

当該ラッチ回路は、ローパスフィルタ及び増幅器として振舞うことが分かる。当該制御信号は、第１のトランジスタ対及び第２のトランジスタ対のそれぞれドレイン及びソースにおける電流を定め、ここで、それらの増幅器や低域通過特性を決める。或いは、制御が必要ない場合には、第２のトランジスタ及び第４のトランジスタは、グランドに直接結合されるようにしてもよい。

当該制御信号は、ＤＣ信号、例えば電圧又は電流としてもよいが、第１のラッチに供給されるクロック信号の補完クロック信号とすることもできる。

当該制御信号がＤＣ信号である場合、第１のラッチは、混合回路として振舞う。第１のラッチは、周波数ｆ_ｉｎを有する入力信号を受信し、第２のラッチは、非線形フィードバックループとして動作する。第１のラッチは、入力信号と第２のラッチによりフィードバックされた信号とを組み合わせ、第２のラッチにより発生された信号の出力周波数は、当該入力信号の低調波とされる。分周器は、当該フィードバックループ内部に周波数の倍数的な要素がある場合に２，４，６などでの分割をなすことができる。混合器の非線形性は、周波数の倍数的要素として、また、この新しい配置形態が当該制御信号が第１のラッチに供給されるクロック信号の補完バージョンであるときの状況と同じ電力消費で２，４及び６による分割をなすことができることを検証するシミュレーションとして振舞う。さらにここで注記するのは、当該フィードバックループの非線形性を変更する場合は３，５，７のような係数での分割も可能である点である。この分周器の価値ある特性は、電力消費を増やすことなくより高い周波数に達することができることである。この特性によって、当該分周器は、標準のＤ−ＦＦを基礎とする分周器では不可能な周波数に達することができる。

この分周器において、各ラッチは、前記第２のトランジスタと前記第４のトランジスタとのドレイン間に、また、第５のトランジスタのドレインと第６のトランジスタのドレインとの間に、それぞれ結合された負の抵抗を有する。この負の抵抗は、当該回路のラッチ特性を得るために、当該ラッチにおける必要なゲインを呈するために必要である。大抵は、交差結合されたトランジスタ対を用いて負の抵抗が得られる。

以下、本発明の上述した点並びにその他の特徴及び効果を、添付図面を参照しつつ本発明の模範的実施例の詳細な説明によって明らかにする。

図１は、本発明による分周器のブロック図を示している。この分周器は、第１のラッチ１０と第２のラッチ２０とを有し、第２のラッチ２０は、第１のラッチと交差結合されている。第１のラッチ１０は、クロック信号を受信するクロック入力を有し、第２のラッチ２０は、ローパスフィルタとして構成されるラッチ回路を有する。第１のラッチ１０は、第１の入力Ｉ１及び第１の補完入力Ｉ２と、 第１の出力Ｏ１及び第１の補完出力Ｏ２とを有する。

第２のラッチ２０は、第２の入力Ｉ３及び第２の補完入力Ｉ４と、第２の出力Ｏ３及び第２の補完出力Ｏ４とを有する。第１のラッチ１０の出力は、第２のラッチの対応の入力すなわちＯ１からＩ３及びＯ２からＩ４に結合される。第２のラッチ２０の出力は、第１のラッチ１０の補完入力すなわちＯ３からＩ２及びＯ４からＩ１に結合される。すなわち、第１のラッチ１０と第２のラッチは、交差結合される。第１のラッチ１０は、差動クロック信号Ｃｋ，

を受信し、一対の制御信号Ｃ１及びＣ２は、第２のラッチ２０を制御する。第２の出力Ｏ３において、また第２の補完出力Ｏ４において、当該クロック信号の周波数の何分の１かの周波数の信号が得られる。

好ましくは、図２ａに示されるような第２のラッチ２０は、第２のトランジスタＭ３に結合された第１のトランジスタＭ１を有する第１のトランジスタ対を含むトランジスタ差動対Ｍ１，Ｍ３とＭ２，Ｍ４とを有する。第２のトランジスタ対は、第４のトランジスタＭ４に結合される第３のトランジスタＭ２を有し、各トランジスタは、ドレイン、ソース及びゲートを有する。なおここで注記するに、本発明は、ＭＯＳトランジスタによる実現形態に限定されるものではなく、バイポーラによる実現形態では、各トランジスタが、ドレイン、ソース及びゲートにそれぞれ対応するコレクタ、エミッタ及びベースを具備する。第１のトランジスタＭ１のドレインと第３のトランジスタＭ２のドレインは、第２のトランジスタＭ３のソース及び第４のトランジスタＭ４のソースにそれぞれ結合される。第２のトランジスタＭ３及び第４のトランジスタＭ４のゲートは、第１のラッチ１０により発生された信号を受信する。第１のトランジスタＭ１及び第３のトランジスタＭ２のゲートは、第２のラッチの低域通過特性を定めるために、制御信号Ｃ１，Ｃ２と結合される。図２ａにおいて、図１におけるものと同じ意味を有するアイテムは、同じ符号すなわち文字や数字で示される。

ここで分かるのは、当該ラッチ回路がローパスフィルタ及び増幅器として振舞うことである。制御信号Ｃ１及びＣ２は、第１のトランジスタ対Ｍ１，Ｍ３及び第２のトランジスタ対Ｍ２，Ｍ４のドレイン及びソースのそれぞれにおける電流を決め、ここでそれらの増幅器及び低域通過特性を決める。或いは、制御の必要がない場合、第２のトランジスタ及び第４のトランジスタは、図２ｂに示されるようにグランドに直接結合されるようにしてもよい。図２ｂにおいて、第２のラッチ２０は、第５のトランジスタＭ１´及び第６のトランジスタＭ２´を含むトランジスタ差動対Ｍ１´，Ｍ２´を有する。第５のトランジスタＭ１´のドレイン及び第６のトランジスタＭ２´のドレインは、それぞれの抵抗器Ｒを介して電源電圧Ｖｓに結合される。第５のトランジスタＭ１´のソース及び第６のトランジスタＭ２´のソースは、共通電位例えばグランドに結合される。第５のトランジスタＭ１´及び第６のトランジスタＭ２´のゲートは、第１のラッチ１０により発生された信号を受信する。図２ｂにおいて、図２ｂと同じ意味を有するアイテムは、同じマーキングすなわち文字及び数字により示される。制御信号Ｃ１，Ｃ２は、ＤＣの信号例えば電圧又は電流とすることができる。

さらに、Ｃ１及びＣ２は、互いに実質的に等しいものとすることができる。これら制御信号は、第１のラッチに供給されるクロック信号の補完クロック信号とすることができる。

制御信号がＤＣ信号である場合、第１のラッチは、混合回路（ミキサ）として振舞う。第１のラッチ１０は、周波数ｆ_ｉｎを有する入力信号を受信し、第２のラッチは、非線形フィードバックループとして動作する。第１のラッチ１０は、入力信号と第２のラッチ２０によりフィードバックされた信号とを合成し、第２のラッチ２０により発生された信号の出力周波数は、当該入力信号の低調波とされる。分周器は、当該フィードバックループ内に周波数の乗算要素がある場合に、２，４，６などによる除算を可能とする。さらにここで注記するのは、当該フィードバックループの非線形性を変更する場合に３，５，７のような係数による除算も可能である点である。

この分周器の振る舞いは、図３ａ及び図３ｂに示される図を用いて簡単に説明することができる。図３ａにおいて分かるように、出力信号ｆ_ｏｕｔは、混合器ＭＩＸの入力にフィードバックされる。ローパスフィルタは、当該混合器からの比較的高い周波数積を抽出する。当該ループにおいて十分なゲインがありトータルの位相シフトが２πの倍数であると、次の等式が成立する。
ｆ_ｉｎ−ｆ_ｏｕｔ＝ｆ_ｏｕｔ→ｆ_ｉｎ＝２ｆ_ｏｕｔ （１）

当該ループに周波数倍数要素があると、２よりも大きな周波数分割をなすこともできる。
ｆ_ｉｎ−（Ｎ−１）ｆ_ｏｕｔ＝ｆ_ｏｕｔ→ｆ_ｉｎ＝Ｎｆ_ｏｕｔ （２）

この分割コンセプトの最大入力周波数は、一般に、ループカットオフ周波数ｆ_ｍａｘによって決定され、混合器及び増幅器の双方により限定される。理論上は、入力周波数２ｆ_ｍａｘ／３と２ｆ_ｍａｘとの間の周波数分割を行うことが可能である。２ｆ_ｍａｘ／３よりも低い入力周波数において、積ｆ_ｉｎ・ｆ_ｏｕｔは、当該ローパスフィルタの通過帯域の中に入る。したがって、再生式の分周器は、理論的に最小動作周波数を有する。理論的帯域幅（２ｆ_ｍａｘ／３−２ｆ_ｍａｘ）を決定する係数の１つがローパスフィルタの次数であることを示すことができる。周波数分割は、ローパスフィルタが１次フィルタとして選ばれている場合には達成することができない。３次以上の次数のフィルタについては、理論的に最大の可能帯域幅（２ｆ_ｍａｘ／３−２ｆ_ｍａｘ）の仮定は、受け入れられる。入力信号がない場合は、出力信号が得られない。入力信号があるときにのみ出力信号が発生される。混合器の非線形性は、周波数倍数要素として、この新しい配置接続形態が、当該制御信号が第１のラッチに供給されるクロック信号の補完バージョンであるときの状況におけるものと同じ電力消費で２，４及び６により分周をなすことができることを検証するシミュレーションのように、振る舞う。電力消費の増大を伴うことなく、より高い周波数に届くことが可能であることは、この分周器の特性を述べる価値がある。この特性によって、分周器は、標準のＤ−ＦＦを基礎とする分周器では不可能な周波数に達することができる。

この分周器において、各ラッチは、当該第２のトランジスタ及び第４のトランジスタのドレイン間に、また第５のトランジスタのドレインと第６のトランジスタのドレインとの間にそれぞれ結合された負の抵抗を有する。この負の抵抗は、当該回路のラッチ特性を得、当該ラッチにおける必要なゲインを呈するために必要である。大抵は、かかる負の抵抗は、図２ａ及び図２ｂにおけるトランジスタペアＭ５，Ｍ６として示されている交差結合トランジスタ対を用いて得られる。

なお、本発明の保護範囲がここで説明した実施例に限定されないことに留意すべきである。本発明の保護範囲は、請求項における参照符号にも限定されない。「有する」なる文言は、請求項に記載したもの以外の要素を排除するものではない。要素の単数表現は、その要素が複数存在することを排除するものではない。本発明の一部を形成する手段は、専用のハードウェアの形態、プログラムされる用途のプロセッサの形態のいずれにおいても実現可能である。本発明は、新規な特徴の各々又は特徴の新規な組み合わせに存するものである。

本発明による分周器のブロック図。 本発明による第２のラッチ回路の実施例を示す図。 本発明による第２のラッチ回路の他の実施例を示す図。 本発明の動作原理の一例を示す図。 本発明の動作原理の他の例を示す図。

Claims (3)

1. ・クロック信号を受信するクロック入力を有する第１のラッチと、
   ・ローパスフィルタとして構成されたラッチ回路を有し、前記第１のラッチと交差結合されている第２のラッチと、
   を有する分周器であって、
   前記第２のラッチは、トランジスタ差動対を有し、当該差動対は、第１のトランジスタが第２のトランジスタに結合された構成の第１のトランジスタ対と、第３のトランジスタが第４のトランジスタに結合された構成の第２のトランジスタ対とを含み、各トランジスタは、ドレイン、ソース、及びゲートを備え、前記第１のトランジスタのドレイン及び前記第３のトランジスタのドレインはそれぞれ、前記第２のトランジスタのソース及び前記第４のトランジスタのソースに結合され、前記第２のトランジスタ及び第４のトランジスタのゲートは、前記第１のラッチにより発生された信号を受信し、前記第１のトランジスタ及び前記第３のトランジスタのゲートは、前記第２のラッチの低域通過特性を決定するように制御信号に結合されており、
   前記制御信号は、ＤＣ信号である、分周器。
2. 請求項１に記載の分周器であって、前記第１のラッチは、前記第２のラッチと略同一である、分周器。
3. 請求項１又は２に記載の分周器であって、各ラッチは、前記第２のトランジスタのドレインと前記第４のトランジスタのドレインとの間、前記第５のトランジスタのドレインと前記第６のトランジスタのドレインとの間にそれぞれ結合された負の抵抗を有する、分周器。

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