JP2001519615A - 集積回路 - Google Patents

集積回路

Info

Publication number
JP2001519615A
JP2001519615A JP2000515338A JP2000515338A JP2001519615A JP 2001519615 A JP2001519615 A JP 2001519615A JP 2000515338 A JP2000515338 A JP 2000515338A JP 2000515338 A JP2000515338 A JP 2000515338A JP 2001519615 A JP2001519615 A JP 2001519615A
Authority
JP
Japan
Prior art keywords
circuit
frequency
input
latch circuit
amplification
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000515338A
Other languages
English (en)
Other versions
JP2001519615A5 (ja
Inventor
コリアー，ジェームス，ディグビィ，ヤーレット
サバートン，イアン，マイケル
Original Assignee
ケンブリッジ シリコン レィディオ リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ケンブリッジ シリコン レィディオ リミテッド filed Critical ケンブリッジ シリコン レィディオ リミテッド
Priority claimed from CA002299992A external-priority patent/CA2299992A1/en
Publication of JP2001519615A publication Critical patent/JP2001519615A/ja
Publication of JP2001519615A5 publication Critical patent/JP2001519615A5/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
    • H03K23/54—Ring counters, i.e. feedback shift register counters
    • H03K23/542—Ring counters, i.e. feedback shift register counters with crossed-couplings, i.e. Johnson counters

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)
  • Amplifiers (AREA)
  • Circuits Of Receivers In General (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 最終の増幅段の出力が最初の増幅段の入力に接続された、直列接続の偶数の増幅段と、分周されるべき入力信号に応答し、分周されるべき入力信号の周期に関して、増幅段の各々による伝搬遅延を、奇数増幅段による伝搬遅延が増加する時偶数増幅段による伝搬遅延が減少するように変調する変調手段とを有する分周回路が提供される。分周回路は、無線受信回路のプリスケーラとして使用することができる。

Description

【発明の詳細な説明】
【０００１】 本発明は、半導体集積回路に関し、特に、分周回路（プリスケーラ）に使用さ
れる場合のＣＭＯＳまたは同様のタイプの回路に関する。
【０００２】 多くの高周波無線受信機において、シンセサイザおよび電圧制御発振器は、受
信高周波無線信号の最初の復調を行なうのに使用される局部搬送波信号を発生す
るために必要とされる。しかしながら、シンセサイザは、一般に、入力として直
接高周波搬送波信号を受けることができない。したがって、搬送波周波数をシン
セサイザが受け入れ可能な周波数に分周するプリスケーラを使用しなければなら
ない。プリスケーラ回路は、一般に、多数の２分周回路と、たとえば１６または
１７分周回路を提供するためのいくつかの制御論理回路とからなる。各々の２分
周回路は、一般に、主従形態に接続された一対のラッチ回路からなる。
【０００３】 低周波で動作可能な従来のＣＭＯＳラッチ回路において、データ入力の信号は
、クロック信号がハイの間に出力に通過する。クロック信号がローになると、ラ
ッチ回路は、新たなデータ値が通過を許される時、クロック信号が再びハイにな
るまで同一出力を維持する。従来のＣＭＯＳラッチ回路は、直列に接続された２
つのインバータと、２つの伝送ゲートとからなる。ラッチ回路のデータ入力は、
一方の伝送ゲートを介して第１のインバータの入力に接続される。第２のインバ
ータの出力（ラッチ回路の出力でもある）は、他方の伝送ゲートを介して第１の
インバータの入力に帰還される。帰還とデータ入力が互いに干渉し合わないよう
にするために、２つの伝送ゲートは、一方がオープンすると他方がクローズする
ように、反対位相クロック信号で駆動される。
【０００４】 ラッチ回路をクロックすることができる最大周波数は、伝送ゲートがオープン
、クローズできる速度と、当然ながらインバータによる伝搬遅延とに依存する。
ＣＭＯＳ伝送ゲートは、実質的に、状態間の電源電圧の全振幅を有するクロック
信号で駆動される必要がある。したがって、ＣＭＯＳラッチ回路の最大動作周波
数は、実際上、ＥＣＬ等の適切な高周波バイポーラー技術で構築されたラッチ回
路の最大動作周波数よりかなり低くなっている。さらに、ＣＭＯＳ回路は、高周
波で多くの電力を消費し、したがって、高速プリスケーラが必要な場合、バイポ
ーラー技術が必ず使用されるのに対して、低速デジタルデバイスに対しては、Ｃ
ＭＯＳまたは他のＭＯＳ技術が好適なことがある。したがって、高速および低速
デジタル機能の両方が必要なアプリケーションにおいては、一般に、２個の独立
したチップを使用する必要がある。一方は、低速デジタル機能を実行するために
ＣＭＯＳ技術を使用し、他方は、高速デジタルおよびアナログ機能を実行するた
めにバイポーラー技術を使用する。２個の独立したチップの必要性は、最終製品
のコストとサイズを増加させる。かけがえとして、バイポーラーおよびＣＭＯＳ
トランジスタの両方をサポートするより複雑で高価なＩＣ処理を用いることがで
きる。
【０００５】 一態様によれば、本発明は、予備増幅段の入力に接続された終端増幅段の出力
と直列に接続された多数の増幅段と、分周されるべき入力信号に応答して、一方
の増幅段群による伝搬遅延が増加した時に他方の増幅段による伝搬遅延が減少す
るように、各増幅段による伝搬遅延を変調する変調手段とからなる分周回路を提
供する。
【０００６】 また、本発明は、データ入力と、データ出力と、クロック入力と、メモリ装置
に接続されると共に、一方の出力が他方の入力に接続された２つのインバータと
、メモリ装置に接続され、上記クロック入力に印加されるクロック信号から独立
して、データ入力に印加された新たなデータをメモリ装置に書き込む入力手段と
からなる半導体ラッチ回路であって、上記メモリ装置に書き込まれるべき新たな
データのために費やされる時間を可変する可変手段を含む半導体ラッチ回路を提
供する。
【０００７】 また、本発明は、最終の増幅段の出力が最初の増幅段の入力に接続された、直
列接続の多数の増幅段を使用する分周方法であって、所定のグループの増幅段に
よる伝搬遅延が増加した場合に、他のグループの増幅段による伝搬遅延が減少す
るように、各増幅段による伝搬遅延を変調することからなる分周方法を提供する
。
【０００８】 本発明を実施する分周器すなわちラッチ回路は、多くのアプリケーションで使
用することができる。たとえば、無線受信回路の局部搬送波を発声させるのに使
用することができる。
【０００９】 図１ａは、参照数字１０で一般的に示された、本発明の一実施例によるラッチ
回路を示し、図１ｂは、その論理等価回路を示す。ラッチ回路は、クロック入力
ＣＬＫと、データ入力Ｄと、相補データ入力ＤＢと、データ出力Ｑと、相補デー
タ出力ＱＢとを有する。この説明と図面において、接尾辞“Ｂ"は、Ｑ＝０の場 合にＱＢ＝１またはその逆になるように所定の論理信号の相補を示すために使用
されている。
【００１０】 図１ａの回路において、ｐチャンネルＭＯＳトランジスタＰ１およびｎチャン
ネルＭＯＳトランジスタＮ１は、入力Ｑおよび出力ＱＢを有する第１のＣＭＯＳ
インバータ１を構成し、ｐチャンネルＭＯＳトランジスタＰ２およびｎチャンネ
ルＭＯＳトランジスタＮ２は、入力ＱＢおよび出力Ｑを有する第２のインバータ
３を構成している。２つのインバータ１および３は、標準的なスタティックメモ
リセルと同じ配置に接続され、図１ｂに示されるように、一方の出力が他方の入
力に接続されている。これは、上述の伝送ゲートを使用したより典型的なＣＭＯ
Ｓラッチ回路と対照的になっている。また、この回路は、各々が、それぞれ、入
力ＤおよびＣＬＫと、ＤＢＤＢおよびＣＬＫと、出力ＱＢおよびＱを有するＮＡ
ＮＤタイプ機能を実行する、直列接続の２対のｎチャンネルトランジスタ（Ｎ３
およびＮ５；Ｎ４およびＮ６）を含む。これらの２つのＮＡＮＤタイプ回路は、
図１ｂに示される論理等価回路においてＮＡＮＤゲート５および７で表され、以
後ＮＡＮＤゲート５および７と呼ばれる。しかしながら、当業者はわかるように
、これらの回路は、完全なＣＭＯＳＮＡＮＤゲートを構成していない。
【００１１】 動作時、ＣＬＫがローのままになっていると、インバータ１および３間の正帰
還接続は、ラッチ回路をその現在状態（Ｑがロー／ＱＢがハイまたはＱがハイ／
ＱＢがロー）に維持する。しかしながら、ＣＬＫがハイになると、ラッチ回路の
状態は、データ入力Ｄ／ＤＢに依存して可変される。たとえば、ＱＢの論理がハ
イであり、論理ハイが、Ｄがハイの間にＣＬＫに印加された場合は、ＱＢは、強
制的に論理ローになる。同様に、Ｑの論理がハイであり、論理ハイが、ＤＢがハ
イの間にＣＬＫに印加された場合は、Ｑは、強制的に論理ローになる。ＣＬＫが
再びローになると、新たな状態が保たれる。
【００１２】 ２つのインバータ１および３のｎチャンネルトランジスタＮ１およびＮ２は、
それらを駆動する対応するＮＡＮＤゲート７および５より“弱く"作られており 、そのため、メモリセル内の論理レベルを上書きすることができる。これは、ト
ランジスタＮ３，Ｎ５およびＮ４，Ｎ６の幅対長さ比（アスペクト比）と比較し
た場合のトランジスタＮ１およびＮ２のアスペクト比を減少させることによりこ
の実施例で達成される。下記の表１は、代わりのものとして０．７μｍおよび０
．５μｍプロセスの場合の、図１に示される各トランジスタに適する寸法を記載
している。クロック信号ＣＬＫに応答するトランジスタＮ３，Ｎ４は、特に“強
く"作られている。
【００１３】
【表１】
【００１４】 ラッチ回路１０による伝搬遅延は、Ｄ／ＤＢが変化した後，ＱまたはＱＢのど
ちらかを強制的に論理ローにするのに費やされる時間に依存する。アナログ信号
が論理信号の代わりにＣＬＫに印加された場合は、トランジスタＮ３およびＮ４
は、必ずしも完全にオープンまたはクローズされないが、可変抵抗として作用し
、その値は、クロック信号（ＣＬＫ）に応じて変動する。この変動する抵抗の結
果として、ラッチ回路１０を強制的に各々異なる状態にするのに費やされる時間
は変調され、そこで、ラッチ回路１０による伝播遅延は変調される。
【００１５】 発明者は、このタイプのラッチ回路の遅延変調効果を利用することにより、現
行のＣＭＯＳ技術で現在入手することができるものよりもっと高い周波数で動作
することができるプリスケーラ回路を作ることができることがわかった。特に、
ＣＬＫ入力に発振信号を印加することにより、伝搬遅延を、ラッチ回路の通常の
“デジタル”動作のためには高すぎる周波数でさえ首尾良く変調することができ
る。
【００１６】 図２は、２分周器を構成するように互いに接続された２つの上述のラッチ回路
１０ａおよび１０ｂを示す。第１のラッチ１０ａのＱおよびＱＢ出力は、それぞ
れ、第２のラッチ１０ｂのＤおよびＤＢ入力に接続され、第２のラッチ１０ｂの
ＱおよびＱＢ出力は、それぞれ、第２のラッチ１０ａのＤＢおよびＤ入力に接続
されている。分周されるべき入力信号（ＩＮ）は、第１のラッチ回路１０ａのク
ロック入力ＣＬＫに印加され、分周されるべき入力信号の反対位相バージョン（
ＩＮＢ）は、第２のラッチ回路１０ｂのクロック入力ＣＬＫに印加される。信号
ＩＮおよびＩＮＢは、論理ハイおよびローレベルの中間の電圧に関して一定振幅
で発振する。
【００１７】 このように接続されると、回路は、リング発振器として働き、論理ハイおよび
論理ローの鎖が回りを伝搬する。論理ハイおよび論理ローが伝搬する速度は、各
ラッチ回路１０ａおよび１０ｂによる伝播遅延に依存する。ラッチ回路１０ａに
よる遅延がＴ1 であり、ラッチ回路１０ｂによる遅延がＴ2 であれば、発振周波
数＝１／（Ｔ1 ＋Ｔ2 ）となる。
【００１８】 遅延Ｔ2 が減少する時遅延Ｔ1 が増加し、またその逆になるように、遅延Ｔ1
＋Ｔ2 が、１／ｆINの値に関して、周波数ｆINで周期的に変化するように行なわ
れる場合（すなわち、１／ｆIN＜Ｔ1 およびＴ2 ＜１／ｆIN）、論理ハイおよび
論理ローは、２／ｆINの遅延を伴って回路の回りを伝搬することができるだけで
ある。これよりも早くまたは遅く回路の回りを伝播しようとするどんな信号も、
変化する遅延値に起因して、多分この場合のように、自動的に遅くなったり早く
なったりする。このように、回路は、周波数ｆIN／２でロックされた発振器にな
り、それにより、分周器を構成する。なぜなら、ｆINは、入力信号ＩＮ／ＩＮＢ
の周波数だからである。このように考察される場合、回路の動作は、いわゆるパ
ラメトリック増幅器になぞらえることができる。
【００１９】 発明者は、このように分周動作を実行することにより、ＣＭＯＳプリスケーラ
回路が、従来の０．７μｍＣＭＯＳプロセスのみを使用して、約６００ＭＨｚま
での周波数（ｆIN）で動作することができることを確認した。これらの周波数で
動作する能力は、単一チップ上への撚り多くの機能の集積を可能にする。
【００２０】 図２に示される分周器がどのように異なるレベルで動作するかを説明するため
に、各ラッチ回路１０ａおよび１０ｂは、増幅器による伝播遅延を変化させるの
に使用することができる変調入力を有する、ヒステリシスを持った差動増幅器と
みなすことが有効である。この実施例では、変調入力振幅は、ヒステリシスが一
定のままの間に、増幅器に印加された入力を変調する。
【００２１】 図３は、図２に示される分周器の当か回路図であり、上述のように、各ラッチ
回路１０ａおよび１０ｂは、ヒステリシスを持った差動増幅器３０ａよび３０ｂ
と、変調ブロック３３ａおよび３３ｂで表されている。変調ブロック３３ａは、
分周されるべき入力信号（ＩＮ）で駆動され、変調ブロック３３ｂは、分周され
るべき入力信号の逆（ＩＮＢ）で駆動される。
【００２２】 上述のように、変調ブロック３３ａおよび３３ｂは、各増幅器の伝搬遅延を変
化させる手段として働き、これは、この実施例では、入力トランジスタＮ５／Ｎ
６と直列のクロックトランジスタＮ３／Ｎ４の抵抗値を変化させ、一方の増幅器
から他方の増幅器への結合の強度を効果的に変化させることにより達成される。
増幅器３０ａと増幅器３０ｂの結合強度が減少すると、増幅器３０ｂを介して伝
搬する信号のためにより長く費やされる。一方、増幅器３０ａと増幅器３０ｂの
結合強度が増加すると、増幅器３０ｂを介して伝搬する信号のための時間が少な
く費やされる。同様に、増幅器３０ａによる伝搬遅延は、増幅器３０ｂと増幅器
３０ａの結合強度を可変することにより変化させることができる。このように、
遅延Ｔ1 およびＴ2 は、２つの増幅器の結合強度を変化させることにより可変す
ることができる。
【００２３】 図２に示される回路を図３に示される等価回路に一般化した後、同じ変調効果
を他の方法で、たとえば、図４および図５に示されるように直接増幅器のヒステ
リシスを変調することにより達成することができることがわかる。
【００２４】 図４は、直列に接続され、第１の増幅器４０ａのＤＢ入力に接続された第２の
増幅器４０ｂの出力Ｑと、第１の増幅器のＤ入力に接続された出力ＱＢとを有す
る、ヒステリシスを持った差動増幅器を概略的に示す。入力信号ＩＮは、第１の
増幅器４０ａに印加されて、そのヒステリシスを変化させ、相補入力信号ＩＮＢ
は、第２の増幅器４０ｂに印加されて、そのヒステリシスを変化させる。
【００２５】 図５は、ヒステリシスを含む図４に示される各増幅器４０ａおよび４０ｂの入
力／出力特性を概略的に示す。（第２段のＱ出力から第１段のＤＢ入力への結合
による）負帰還全体は、各ラッチ回路のヒステリシスを作り出すのに必要な正帰
還に打ち勝つ。この効果は、ヒステリシスを可変することにより、増幅器による
有効伝搬遅延（Ｔ1 およびＴ2 ）が、増幅器の結合強度が一定のままになってい
る間に変化するようになる。特に、遅延（Ｔ1 およびＴ2 ）が、１／ｆINの値に
関して、周波数ｆINで周期的に変化するように行なわれる場合（すなわち、１／
ｆIN＜Ｔ1 およびＴ2 ＜１／ｆIN）、論理ハイおよび論理ローは、１／２ｆINの
遅延を伴って回路の回りを伝搬することができるだけである。
【００２６】 図６は、参照数字６０で一般的に示され、図４に示される増幅器を構成するの
に使用することができるラッチ回路、すなわち、ヒステリシスを可変することが
できるラッチ回路を示す。ラッチ回路６０は、図１ａに示されるラッチ回路１０
と同じものであるが、トランジスタＮ３′，Ｎ４′は、それぞれ、トランジスタ
Ｎ５′およびＮ６′と直列よりむしろ、トランジスタＮ２′およびＮ１′と直列
に配置されている。
【００２７】 第１の実施例のように、ラッチ回路６０による伝搬遅延は、Ｑ′またはＱＢ′
のどちらかを強制的に論理ローにするのに費やされる時間に依存する。さらに、
高周波信号がＣＬＫに印加された場合は、トランジスタＮ３′およびＮ４′は、
必ずしも十分にオープンまたは十分にクローズになる時間を持っていないが、と
にかく可変抵抗として働き、その値は、入力信号（ＣＬＫ）に応じて変動する。
この変動する抵抗の結果として、ラッチ回路６０を強制的に各々の異なる状態に
するのに費やされる時間が変調され、そこで、ラッチ回路６０による伝搬遅延が
変調される。したがって、この実施例では、クロック信号は、ラッチ回路のヒス
テリシスを変調することによって伝搬遅延を効果的に変調している。
【００２８】 図７ａは、図１ａに示されるラッチ回路がどのようにして他の論理機能を含む
ように修正することができるかを示している（同様の修正を、図６に示されるラ
ッチ回路に対して行うことができる）。可能な限り、図１ａと同じ参照符号が使
用されている。詳細には、図７ａは、入力Ｑおよび出力ＱＢを有する第１のＣＭ
ＯＳインバータ１を構成するＰチャンネルＭＯＳトランジスタＰ１およびＮチャ
ンネルＭＯＳトランジスタＮ１と、入力ＱＢおよび出力Ｑを有する第２のインバ
ータ３を構成するＰチャンネルトランジスタＰ２およびＮチャンネルトランジス
タＮ２とからなる。図１ａに示されるラッチ回路のように、２つのインバータ１
および３は、図７ｂに示されるように、一方の出力が他方の入力に接続されてい
る、標準的なスタティックメモリセル配置に接続されている。また、ラッチ回路
は、入力ＡＢおよびＣＬＫと出力ＱＢを有する３入力ＮＡＮＤタイプ機能を実行
する回路を互いに構成し、図７ｂにおいてＮＡＮＤゲート７０および５で表され
ているトランジスタＮ３，Ｎ６ＡおよびＮ６Ｂを含む。また、ラッチ回路は、並
列のトランジスタＮ６ＡおよびＮ６Ｂと、トランジスタＮ６ＡおよびＮ６Ｂの並
列接続と直列に接続されたトランジスタＮ４を含む。トランジスタＮ６Ａおよび
Ｎ６Ｂの並列接続は、ＯＲタイプ機能を実行する回路を構成し、図７ｂにおいて
ＯＲゲート７１で表されている。トランジスタＮ４と上記の並列接続は、互いに
、ＮＡＮＤタイプ機能を実行する回路を構成し、図７ｂにおいてＮＡＮＤゲート
７で表されている。
【００２９】 図７ａに示される回路は、次のように動作する。ＱＢがハイであり、かつ入力
Ａ、ＢおよびＣＬＫが全てハイの場合は、ＱＢは、強制的に論理ローにされる。
同様に、Ｑがハイであり、かつ（ｉ）入力ＡＢ（Ａの相補）およびＣＬＫがハイ
または（ｉｉ）入力ＢＢ（Ｂの相補）およびＣＬＫがハイのどちらかである場合
は、Ｑは、強制的に論理ローにされるだろう。換言すれば、ラッチ回路の出力（
Ｑ）は、ＣＬＫがハイの時に入力ＡおよびＢが共にハイである限り、ローになる
だろう。したがって、図７ａに示されるラッチ回路は、実際上、そのデータ入力
が入力ＡおよびＢの論理ＡＮＤ機能であるＤタイプラッチ回路からなる。
【００３０】 当業者はわかるように、特別な論理回路の追加は、分周回路に使用される場合
のラッチ回路の動作原理に影響を及ぼさない。したがって、ラッチ回路は、より
複雑なカウンタ回路に使用することができ、まだ既知のデバイスに勝る速度利点
を維持する。
【００３１】 図８は、４または５分周動作を実行することができるプリスケーラ回路の一例
を示す。図示の回路は、図１ａまたは図６に示されるタイプの４個のラッチ回路
（Ｌ２，Ｌ３，Ｌ４およびＬ６）と、図７ａに示されるＡＮＤゲートタイプの２
個のラッチ回路（Ｌ１およびＬ５）からなる。制御入力ＣＴＲＬ／ＣＴＲＬＢは
、ラッチ回路Ｌ５のＢ／ＢＢに接続されている。この回路は、ＣＴＲＬがローの
場合に４分周し、ＣＴＲＬがハイの場合に５分周し、０．７μｍプロセスに基づ
いて、３Ｖ供給源からの約４５０ＭＨｚまでかつ５Ｖの６００ＭＨｚまでの周波
数で動作することができる。この回路の動作原理は、図２に示される２つの回路
による分周のものと同じであり、再び説明はしない。
【００３２】 ラッチ回路Ｌ１乃至Ｌ５は全て、その周波数が分周される入力信号ＩＮ／ＩＮ
Ｂでクロックされる。かけがえとして、カウンタ回路は、図２に示されるものと
同様の、直列接続された複数の２分周回路からなり、ある２分周回路の出力は、
次の隣接する２分周回路のクロック入力に印加される。これは、後段をより遅い
速度とより少ない電流動作のための寸法にすることができるという利点を有する
が、分割係数の選択時、２の累乗に限らない。適切な制御論理で４および５の分
割係数（２2 および２2 ＋１）を提供することによって、４×５よりも大きいど
んな整数分割係数も達成できる。
【００３３】 図９は、比較的に低いビットレートのデジタルデータのための、一般的に参照
数字９０で示される単一周波数変調された（ＦＭ）無線送受信機の形態の新規な
分周回路のアプリケーションを示す。このような無線機のアプリケーションは、
移動体ページャーや、今後はガスおよび電気供給のような便益設備の制御および
計測のためのデータ伝送も含む。送信機／受信機の一般構造は、当業者に周知の
形態からなり、徹底的には説明されない。
【００３４】 図９を参照すると、データは、送信されることになる場合、まず、変調ブロッ
ク９１で、クォードラチャ位相シフトキーイング（ＱＰＳＫ）等のデータ変調技
術を使用して変調され、次に、電圧制御発振器（ＶＣＯ）９３の入力に供給され
る。ＶＣＯ９３の出力は、ＱＰＳＫで変調された無線周波数（ＲＦ）信号であり
、次に電力増幅器９５で増幅され、送信／受信制御スイッチ９９およびフィルタ
１０１を介してアンテナ９７から放送される。
【００３５】 データが受信されることになる場合は、アンテナ９７で捕えられたＲＦ入力信
号は、フィルタ１０１でろ波されてノイズが除去され、送信／受信制御スイッチ
９９を介してＲＦ増幅器１０３に通される。次に、増幅された信号は、再びフィ
ルタ１０５でろ波されて、ＩＦ段で“イメージ信号”になるかもしれない望まし
くない搬送波信号が除去される。ミキサー１０７は、ＲＦ入力信号を、局部的に
発生した搬送波信号で到来ＲＦ信号を乗算することによって中間周波（ＩＦ）信
号にダウンコンバートする。次に、ミキサ−１０７の出力のＩＦ信号は、必要な
帯域幅にわたってフラットな応答と、通過帯域の両側の大きな減衰とを有するセ
ラミック共振器または同様のフィルタ１０９で再びろ波される。次に、受信デー
タは、復調ブロック１１１でセラミックフィルタ１０９からのＩＦ信号出力を復
調することにより再生される。
【００３６】 フィルタとして非常に有効であるが、セラミックタイプのフィルタ１０９の中
心周波数は、固定値を有する。この中心周波数を変えて、無線機を他の中心周波
数に再同調すると同時に、通過帯域の両側の必要な減衰を維持することはできな
い。この問題の解決法は、ミキサ−１０７の出力におけるＩＦ信号が、常に同一
周波数に中心があることを保証することである。したがって、他の変調された搬
送波を受信するために、ミキサ−１０７に印加される局部搬送波信号は、望まし
いＲＦ信号を固定ＩＦ周端数にダウンコンバートするために可変になっていなけ
ればならない。
【００３７】 これは、従来的には、図５に示されるように接続された電圧制御発振器（ＶＣ
Ｏ）９３、プリスケーラ１１３およびデジタル周波数シンセサイザ１１５を使用
するこよにより達成されている。ＶＣＯ９３からの出力信号の周波数は、シンセ
サイザ１１５よりそれに供給される入力電圧で制御され、シンセサイザは、プリ
スケーラ１１３で分周されたＶＣＯ出力信号の変形を受信する。
【００３８】 分周は、従来的には、デジタル機能と考えられており、プリスケーラ１１３が
減少できる最大周波数は、使用されるデジタル回路技術に依存している。ＲＦ入
力信号に対して、高いＲＦ周波数で動作可能なバイポーラートランジスタ技術が
、通常使用される。しかしながら、低コストで低電力のＣＭＯＳチップがシンセ
サイザ１１５のために（また、多分、全体としての受信機のデータ復号、処理お
よび制御動作のために）使用される場合は、これは、分周を実行する第２のチッ
プが必要になり、送受信機９０のコストとサイズを増加させる。対照的に、図９
の送受信機のプリスケーラ１０３は、上述の新規な分周器を使用している。この
特徴により、単信送受信樹０のどの部分も、アナログフィルタの除去が可能であ
り、１個のＭＯＳ集積チップに構築することができ、それにより、データ送受信
機９０の全コストおよびサイズが減少する。ミキサ−１０７は、同じチップに同
様に集積されたＭＯＳＦＥＴトランジスタで実行することができる。
【図面の簡単な説明】
【図１ａ】 本発明の第１の実施例によるラッチ回路を示す図である。
【図１ｂ】 図１ａに示されるラッチ回路の論理等価回路を示す図である。
【図２】 互いに縦続接続され、２分周器を構成するように接続された、図１ａに示され
る２つのラッチ回路を示す図である。
【図３】 各ラッチ回路がヒステリシスを有する差動増幅器と変調ブロックとで表される
、図２に示される分周器の一般化した等価回路である。
【図４】 本発明の第２の実施例による分周回路を示す図である。
【図５】 第２の実施例に使用されるヒステリシスを有する差動増幅器の入力／出力関係
を示す図である。
【図６】 図４に示される分周回路で使用することができるラッチ回路の第２の実施例を
示す図である。
【図７ａ】 図１ａに示されるラッチ回路がどのようにして追加の論理機能を提供するよう
に修正されるのかを説明する回路図である。
【図７ｂ】 図７ａに示されるラッチ回路の論理等価回路を示す図である。
【図８】 本発明の実施例によるラッチ回路を使用した４／５分周回路を示す回路図であ
る。
【図９】 本発明の実施例による、比較的に低いビットレートのデジタルデータ用の単一
周波数変調された無線送受信機を示す図である。
【手続補正書】
【提出日】平成１２年９月２７日（２０００．９．２７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】 このように接続されると、回路は、リング発振器として働き、論理ハイおよび
論理ローの鎖が回りを伝搬する。論理ハイおよび論理ローが伝搬する速度は、各
ラッチ回路１０ａおよび１０ｂによる伝播遅延に依存する。ラッチ回路１０ａに
よる遅延がＴ1 であり、ラッチ回路１０ｂによる遅延がＴ2 であれば、発振周波
数＝１／[２Ｔ1 ＋Ｔ2 ]となる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】 遅延Ｔ2 が減少する時遅延Ｔ1 が増加し、またその逆になるように、遅延Ｔ1
およびＴ2 が、１／[２ｆIN]の値に関して、周波数ｆINで周期的に変化するよう
に行なわれる場合（すなわち、１／[２ｆIN]＜Ｔ1 およびＴ2 ＜１／[２ｆIN]）
、論理ハイおよび論理ローは、２／ｆINの遅延を伴って回路の回りを伝搬するこ
とができるだけである。これよりも早くまたは遅く回路の回りを伝播しようとす
るどんな信号も、変化する遅延値に起因して、多分この場合のように、自動的に
遅くなったり早くなったりする。このように、回路は、周波数ｆIN／２でロック
された発振器になり、それにより、分周器を構成する。なぜなら、ｆINは、入力
信号ＩＮ／ＩＮＢの周波数だからである。このように考察される場合、回路の動
作は、いわゆるパラメトリック増幅器になぞらえることができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】 図５は、ヒステリシスを含む図４に示される各増幅器４０ａおよび４０ｂの入
力／出力特性を概略的に示す。（第２段のＱ出力から第１段のＤＢ入力への結合
による）負帰還全体は、各ラッチ回路のヒステリシスを作り出すのに必要な正帰
還に打ち勝つ。この効果は、ヒステリシスを可変することにより、増幅器による
有効伝搬遅延（Ｔ1 およびＴ2 ）が、増幅器の結合強度が一定のままになってい
る間に変化するようになる。特に、遅延（Ｔ1 およびＴ2 ）が、１／[２ｆIN]の
値に関して、周波数ｆINで周期的に変化するように行なわれる場合（すなわち、
１／[２ｆIN]＜Ｔ1 およびＴ2 ＜１／[２ｆIN]）、論理ハイおよび論理ローは、
ｆIN／２の遅延を伴って回路の回りを伝搬することができるだけである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サバートン，イアン，マイケル イギリス国．シービー４ ４ディーダヴリ ュ ケンブリッジ，ミルトン ロード，サ イエンス パーク，ケンブリッジ コンサ ルタンツ リミテッド Ｆターム(参考） 5J001 AA05 BB00 BB02 BB05 BB08 BB10 BB12 BB20 BB21 BB24

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 直列に接続された偶数の増幅段であって、最終増幅段の出力
    が最初の増幅段の入力に接続されている増幅段と、 分周されるべき入力信号に応答し、分周されるべき入力信号の周期に関して、
    上記増幅段の各々による伝搬遅延を、奇数増幅段による伝搬遅延が増加する時偶
    数増幅段による伝搬遅延が減少するように変調する変調手段とからなる分周回路
    。
  2. 【請求項２】 請求項１記載の分周回路において、直列に接続された２つの
    増幅段がある分周回路。
  3. 【請求項３】 直列に接続された請求項１または２記載の複数の分周回路か
    らなる分周回路。
  4. 【請求項４】 請求項１、２または３記載の分周回路において、各増幅器は
    差動増幅器である分周回路。
  5. 【請求項５】 いずれかの先行する請求項に記載の分周回路において、各増
    幅段は、ヒステリシスを持った増幅器を含む分周回路。
  6. 【請求項６】 いずれかの先行する請求項に記載の分周回路において、前記
    変調手段は、隣接する増幅段間の結合強度を可変する分周回路。
  7. 【請求項７】 請求項５記載の分周回路において、前記変調手段は、前記各
    増幅段のヒステリシスを変化させる分周回路。
  8. 【請求項８】 いずれかの先行する請求項に記載の分周回路において、ＦＥ
    Ｔタイプ半導体回路である分周回路。
  9. 【請求項９】 請求項８記載の分周回路において、相補ＦＥＴ論理回路と共
    にモノリシックに集積されている分周回路。
  10. 【請求項１０】 請求項８記載の分周回路において、標準的なＣＭＯＳプロ
    セスでＣＭＯＳ論理回路と共にモノリシックに集積されているＣＭＯＳ回路であ
    る分周回路。
  11. 【請求項１１】 いずれかの先行する請求項に記載の分周回路において、分
    周されるべき入力信号の周波数が１００ＭＨｚより大きい場合に使用に適する分
    周回路。
  12. 【請求項１２】 いずれかの先行する請求項に記載の分周回路において、さ
    らに、２の１乗以外の比による分周を提供する論理手段を含む分周回路。
  13. 【請求項１３】 いずれかの先行する請求項に記載の分周回路において、各
    増幅段は、一方の出力が他方の入力に接続された、メモリ配置に接続された２つ
    のインバータを有するラッチ回路からなる分周回路。
  14. 【請求項１４】 データ入力と、 データ出力と、 クロック入力と、 一方の出力が他方の入力に接続された、メモリ配置に接続された２つのインバ
    ータと、 上記メモリ配置に接続され、上記データ入力に印加される新たなデータを、上
    記クロック入力に印加されるクロック信号から独立して、上記メモリ配置に書き
    込む入力手段とからなる半導体ラッチ回路において、 上記メモリ配置に書き込まれるべき新たなデータのために費やされる時間を可
    変する可変手段を含むことを特徴とする半導体ラッチ回路。
  15. 【請求項１５】 請求項１４記載の半導体ラッチ回路において，前記可変手
    段は、前記入力手段と前記メモリ配置間の結合強度を可変する半導体ラッチ回路
    。
  16. 【請求項１６】 請求項１４記載の半導体ラッチ回路において、前記可変手
    段は、メモリ配置のヒステリシスを可変する半導体ラッチ回路。
  17. 【請求項１７】 請求項１４、１５または１６記載の半導体ラッチ回路にお
    いて、集積回路におけるＦＥＴタイプラッチ回路である半導体ラッチ回路。
  18. 【請求項１８】 請求項１７記載の半導体ラッチ回路において、集積回路に
    おけるＣＭＯＳラッチ回路である半導体ラッチ回路。
  19. 【請求項１９】 請求項１３乃至１８のいずれか１項記載の半導体ラッチ回
    路において、前記可変手段は、前記クロック入力に印加されるクロック信号に応
    答して，前記メモリ配置に書き込まれるべき新たなデータのために費やされる時
    間を可変する半導体ラッチ回路。
  20. 【請求項２０】 最終の増幅段の出力が最初の増幅段の入力に接続されてい
    る、直列に接続された偶数の増幅段を用いる分周方法であって、 分周されるべき入力信号の周期に関して、上記各増幅段による伝搬遅延を、奇
    数番目の増幅段による伝搬遅延が増加する時に偶数番目の増幅段による伝搬遅延
    が減少するように変調するステップからなる分周方法。
  21. 【請求項２１】 請求項２０記載の分周方法において、各増幅器は差動増幅
    器である分周方法。
  22. 【請求項２２】 請求項２０または２１記載の分周方法において、使用され
    る各増幅段は、ヒステリシスを持った増幅器を含む分周方法。
  23. 【請求項２３】 請求項２０、２１または２２記載の分周方法において、前
    記変調ステップは、隣接する増幅段間の結合強度を可変する分周方法。
  24. 【請求項２４】 請求項２２記載の分周方法において、前記変調ステップは
    、前記各増幅段のヒステリシスを可変する分周方法。
  25. 【請求項２５】 請求項２０乃至２４のいずれか１項記載の分周方法におい
    て、前記増幅段は、ＦＥＴタイプ半導体集積回路からなる分周方法。
  26. 【請求項２６】 請求項２５記載の分周方法において、前記増幅段は、ＣＭ
    ＯＳ集積回路からなる分周方法。
  27. 【請求項２７】 請求項２０乃至２６のいずれか１項記載の分周方法におい
    て、分周されるべき入力信号の周波数は、１００ＭＨｚより大きい分周方法。
  28. 【請求項２８】 請求項２０〜２７のいずれか１項記載の分周方法において
    、２の１乗以外の比による分周を提供する論理回路も使用する分周方法。
  29. 【請求項２９】 請求項１乃至１２のいずれか１項記載の分周回路からなる
    か、または、請求項２０乃至２８のいずれか１項記載の分周方法を利用する無線
    受信機。
  30. 【請求項３０】 請求項１３乃至１９のいずれか１項記載のラッチ回路を含
    む無線受信機。
JP2000515338A 1997-10-03 1998-10-02 集積回路 Pending JP2001519615A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
GB9721082.7 1997-10-03
GBGB9721082.7A GB9721082D0 (en) 1997-10-03 1997-10-03 Integrated circuit
PCT/GB1998/002963 WO1999018668A2 (en) 1997-10-03 1998-10-02 Integrated circuit
CA002299992A CA2299992A1 (en) 1997-10-03 2000-03-03 Integrated circuit

Publications (2)

Publication Number Publication Date
JP2001519615A true JP2001519615A (ja) 2001-10-23
JP2001519615A5 JP2001519615A5 (ja) 2006-01-05

Family

ID=25681597

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000515338A Pending JP2001519615A (ja) 1997-10-03 1998-10-02 集積回路

Country Status (8)

Country Link
US (1) US7091756B2 (ja)
EP (1) EP1020031B1 (ja)
JP (1) JP2001519615A (ja)
DE (1) DE69818699T2 (ja)
DK (1) DK1020031T3 (ja)
ES (1) ES2206988T3 (ja)
GB (1) GB9721082D0 (ja)
WO (1) WO1999018668A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007528657A (ja) * 2004-03-11 2007-10-11 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 分周器

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10250869B3 (de) * 2002-10-31 2004-04-29 Infineon Technologies Ag D-Flipflop mit reduzierter Transistoranzahl
US7453294B1 (en) * 2005-06-28 2008-11-18 Altera Corporation Dynamic frequency divider with improved leakage tolerance
US8779810B2 (en) 2011-07-15 2014-07-15 Qualcomm Incorporated Dynamic divide by 2 with 25% duty cycle output waveforms
CN104220912B (zh) * 2011-12-22 2017-09-01 艾瑞得光导纤维公司 非接触光纤连接器部件
TWI500266B (zh) * 2013-09-04 2015-09-11 Ind Tech Res Inst 栓鎖器與其操作方法與比較器
US20160079985A1 (en) * 2014-09-16 2016-03-17 Qualcomm Incorporated Quadrature local oscillator phase synthesis and architecture for divide-by-odd-number frequency dividers
KR102487109B1 (ko) * 2015-12-15 2023-01-09 엘지디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
US10209735B1 (en) * 2018-05-24 2019-02-19 Realtek Semiconductor Corp. High-speed quadrature clock generator and method thereof

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4193539A (en) * 1977-11-07 1980-03-18 Ncr Corporation Signal generator
US4356411A (en) * 1978-12-12 1982-10-26 Tokyo Shibaura Denki Kabushiki Kaisha Flip-flop circuit
JPS57103434A (en) * 1980-12-17 1982-06-28 Matsushita Electric Ind Co Ltd Frequency dividing circuit
JPS60224319A (ja) * 1984-04-20 1985-11-08 Seiko Epson Corp フリツプ・フロツプ回路
JPS61294932A (ja) * 1985-06-21 1986-12-25 Mitsubishi Electric Corp 半導体装置およびデ−タ伝送路
GB2198603A (en) * 1986-12-05 1988-06-15 Philips Electronic Associated Divider circuit
US5020082A (en) * 1988-06-15 1991-05-28 Seiko Epson Corporation Asynchronous counter
US5036217A (en) * 1989-06-02 1991-07-30 Motorola, Inc. High-speed low-power flip-flop
JPH03121620A (ja) * 1989-10-04 1991-05-23 Nec Corp スタティック型分周器
FR2653277A1 (fr) * 1989-10-17 1991-04-19 Thomson Composants Microondes Circuit integre logique, a temps de basculement reglable.
JP2853894B2 (ja) * 1990-08-24 1999-02-03 三菱電機株式会社 分周回路及びパルス信号作成回路
US5341031A (en) * 1990-08-27 1994-08-23 Mitsubishi Denki Kabushiki Kaisha Stable high speed clock generator
FR2666706B1 (fr) * 1990-09-12 1993-08-06 Sgs Thomson Microelectronics Compteur/divisdeur rapide et application a un compteur avaleur.
US5049760A (en) * 1990-11-06 1991-09-17 Motorola, Inc. High speed complementary flipflop
JP2871087B2 (ja) * 1990-11-30 1999-03-17 日本電気株式会社 フリップフロップ回路
JPH04245713A (ja) * 1991-01-30 1992-09-02 Nec Corp フリップフロップ回路
JP3349170B2 (ja) 1992-06-15 2002-11-20 日本電信電話株式会社 Ｃｍｏｓ可変分周回路
US5465060A (en) * 1994-06-10 1995-11-07 International Business Machines Corporation Fast edge triggered self-resetting CMOS receiver with parallel L1/L2 (Master/Slave) latch
DE69532377D1 (de) * 1995-10-12 2004-02-05 St Microelectronics Srl Implementierung einer Flip-Flop-Schaltung niedrigen Verbrauchs und hoher Packungsdichte, insbesondere für Standardzellen-Bibliotheken
JPH09232920A (ja) * 1996-02-28 1997-09-05 Nec Ic Microcomput Syst Ltd フリップフロップ回路
US6507228B2 (en) * 2001-05-03 2003-01-14 International Business Machines Corporation Method and apparatus for latching a clocked data signal

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007528657A (ja) * 2004-03-11 2007-10-11 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 分周器
JP4734510B2 (ja) * 2004-03-11 2011-07-27 エスティー‐エリクソン、ソシエテ、アノニム 分周器

Also Published As

Publication number Publication date
US7091756B2 (en) 2006-08-15
GB9721082D0 (en) 1997-12-03
DK1020031T3 (da) 2004-01-26
EP1020031B1 (en) 2003-10-01
ES2206988T3 (es) 2004-05-16
WO1999018668A3 (en) 1999-06-24
DE69818699T2 (de) 2004-04-22
US20030006812A1 (en) 2003-01-09
WO1999018668A2 (en) 1999-04-15
EP1020031A2 (en) 2000-07-19
DE69818699D1 (de) 2003-11-06

Similar Documents

Publication Publication Date Title
US7521976B1 (en) Low power high speed latch for a prescaler divider
US6614371B2 (en) Synchronous data serialization circuit
US5180994A (en) Differential-logic ring oscillator with quadrature outputs
CN101485090B (zh) 低功率模量分频级
US6411669B1 (en) Dual-modulus prescaler for RF synthesizer
EP2327159B1 (en) Divide-by-three quadrature frequency divider
CN100454755C (zh) 环形电压控制振荡器以及延迟单元电路
TWI429188B (zh) 以特高頻操作之雙模數預除器電路
KR101035159B1 (ko) 멀티-모듈러스 분할기 리타이밍 회로
US4606059A (en) Variable frequency divider
US8164361B2 (en) Low power complementary logic latch and RF divider
US7750702B2 (en) Pulse generation circuit and UWB communication device
US20060280278A1 (en) Frequency divider circuit with a feedback shift register
JP2001519615A (ja) 集積回路
US6760397B2 (en) High-speed programmable frequency-divider with synchronous reload
US6614274B1 (en) 2/3 full-speed divider using phase-switching technique
EP1487108A1 (en) Frequency divider for RF transceiver
US6282255B1 (en) Frequency divider with variable modulo
EP2978132B1 (en) Multi-modulus frequency divider
US6130564A (en) High frequency divider circuit
JP5318933B2 (ja) ラッチ回路、分周回路及びｐｌｌ周波数シンセサイザ
JP2560698B2 (ja) ラツチ回路
CA2299992A1 (en) Integrated circuit
TWI381641B (zh) 分頻器
JP2728719B2 (ja) 可変分周回路

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050930

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070813

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080123