DE69818699T2

DE69818699T2 - Integrierte schaltung

Info

Publication number: DE69818699T2
Application number: DE69818699T
Authority: DE
Inventors: Digby James COLLIER; Michael Ian SABBERTON
Original assignee: Cambridge Silicon Radio Ltd
Current assignee: Qualcomm Technologies International Ltd
Priority date: 1997-10-03
Filing date: 1998-10-02
Publication date: 2004-04-22
Anticipated expiration: 2018-10-03
Also published as: EP1020031B1; DK1020031T3; ES2206988T3; US20030006812A1; JP2001519615A; WO1999018668A3; WO1999018668A2; EP1020031A2; DE69818699D1; GB9721082D0; US7091756B2

Description

Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltung und insbesondere eine CMOS- oder ähnliche Schaltung, die als Frequenzteilerschaltung (vorgeschalteter Frequenzteiler) verwendet wird.
Bei vielen Hochfrequenz-Funkempfängern sind ein Synthesizer und ein spannungsgesteuerter Oszillator erforderlich, um das lokale Trägersignal erzeugen zu können, das dazu verwendet wird, eine erste Demodulation des empfangenen hochfrequenten Funksignals durchzuführen. Der Synthesizer ist jedoch im allgemeinen nicht in der Lage, als Eingangssignal das hochfrequente Trägersignal direkt aufzunehmen. Deshalb muß ein Frequenzteiler vorgeschaltet werden, um die Trägerfrequenz auf eine Frequenz herunterzubringen, die vom Synthesizer aufgenommen werden kann. Eine Frequenzteilerschaltung umfaßt im allgemeinen eine Anzahl von durch zwei teilenden Schaltungen und eine Steuerlogik, um zum Beispiel eine Teilung durch 16 oder 17 Schaltungen zu bewirken. Jede der durch zwei teilenden Schaltungen umfaßt im allgemeinen ein Paar von Halteschaltungen, die in einer Master-Slave-Konfiguration miteinander verbunden sind.
Bei einer herkömmlichen CMOS-Halteschaltung, die bei niedrigen Frequenzen arbeitet, wird das Signal am Dateneingang zum Ausgang durchgeleitet, solange das Taktsignal auf dem hohen Pegel ist. Wenn das Taktsignal nach unten geht, bleibt der Ausgang der Halteschaltung auf demselben Wert, bis das Taktsignal wieder hochgeht, woraufhin ein neuer Datenwert durchgelassen wird. Die herkömmliche CMOS-Halteschaltung umfaßt zwei Inverter, die in Reihe verbunden sind, und zwei Durchlassgatter. Der Dateneingang der Halteschaltung ist mit dem Eingang des ersten Inverters über eines der Durchlassgatter verbunden. Der Ausgang des zweiten Inverters (der auch der Ausgang der Halteschaltung ist) wird über das andere Durchlassgatter zum Eingang des ersten Inverters zurückgeführt. Damit sich die Rückkopplung und die Dateneingabe nicht gegenseitig stören, werden die beiden Durchlassgatter von gegenphasigen Taktsignalen angesteuert, so daß, wenn das eine Gatter offen ist, das andere geschlossen ist.
Die Maximalfrequenz, mit der die Halteschaltung getaktet werden kann, hängt von der Geschwindigkeit ab, mit der die Durchlassgatter öffnen und schließen können, und selbstverständlich von der Signalverzögerung in den Invertern. Die CMOS-Durchlassgatter müssen mit Taktsignalen betrieben werden, die zwischen den Zuständen im wesentlichen den vollen Ausschlag der Stromzuführspannung durchlaufen. Die maximale Betriebsfrequenz einer CMOS-Halteschaltung ist daher in der Praxis viel geringer als die einer Halteschaltung, die in einer geeigneten Hochfrequenz-Bipolar-Technik wie ECL aufgebaut ist.
Auch verbrauchen CMOS-Schaltungen bei hohen Frequenzen viel Strom, weshalb, wenn schnelle vorgeschaltete Frequenzteiler vorgesehen werden müssen, immer die Bipolartechnik angewendet wird, während für langsame digitale Einrichtungen die CMOS- oder eine andere MOS-Technologie bevorzugt wird. Bei Anwendungen mit sowohl schnellen als auch langsamen digitalen Funktionen ist es daher in der Regel erforderlich, zwei separate Chips zu verwenden, einen in CMOS-Technologie zum Durchführen der langsamen digitalen Funktionen und einen in Bipolartechnologie zum Durchführen der schnellen digitalen und analogen Funktionen. Das Erfordernis von zwei separaten Chips erhöht die Kosten und die Größe des fertigen Produkts. Alternativ ist es nur möglich, einen komplexeren und aufwendigeren IC-Prozeß zu verwenden, der sowohl für bipolare als auch CMOS-Transistoren geeignet ist.
In der zweiten Ausgabe von Band 30 des IEEE Journal of Solid-State Circuits beschreiben Foroudi et al. einen Frequenzteiler, der die Frequenz eines Eingangssignals durch den Faktor vier teilt. Bei dem beschriebenen Frequenzteiler hält das Eingangssignal die Halteschaltungen im "Ein"-Zustand und moduliert die Verzögerungszeit durch jede der Halteschaltungen.
Die japanische Patentanmeldung Nr. 03 121620 beschreibt einen Frequenzteiler, bei dem dadurch ein schneller Betrieb erhalten wird, daß die Ausgangsanschlüsse von Lastwiderständen mit einem Widerstand mit einem hohen Wert verbunden werden, um einen FET oder einen Differenzverstärker im Sättigungsbereich zu schalten.
Die JP-A-05347554 beschreibt eine variable CMOS-Frequenzteilerschaltung, die mit einem Eingangstaktsignal im Gigahertz-Frequenzbereich betrieben werden kann.
Die JP-A-04245713 beschreibt ein CMOS-Flip-Flop, bei dem der Transistor, der vom Taktsignal angesteuert wird, mit dem gemeinsamen Sourceknoten eines Paares von Differentialtransistoren verbunden ist.
Die EP-A-0488826 beschreibt eine Flip-Flop-Schaltung, die einen Hystereseinverter, einen Dateneingangsanschluß, einen Datenausgangsanschluß, einen Takteingangsanschluß und ein Transfergatter umfaßt. Das Transfergatter dient dazu, den Hysteresebereich variabel zu machen, so daß die Schaltung nur eine kleine Anzahl von Gatterstufen erfordert und mit hoher Geschwindigkeit bei geringer Versorgungsspannung betrieben werden kann.
Die EP-A-0793342 beschreibt eine Master-Slave-Flip-Flop-Schaltung. Die Master-Halteschaltung umfaßt Transfergatter zum Umschalten zwischen Ein- und Auszuständen in Reaktion auf ein Taktsignal, einzeln mit den Transfergattern verbundene Transfergatter zum Umschalten zwischen den Ein- und Auszuständen in Reaktion auf ein Da tensignal und einen Halteabschnitt, der zwischen Invertern ausgebildet ist, die mit den letztgenannten Transfergattern verbunden sind. Die Slave-Halteschaltung umfaßt Transfergatter zum Umschalten zwischen Ein- und Auszuständen in Reaktion auf das Taktsignal, einzeln mit den Transfergattern in Reihe geschaltete Transfergatter zum Umschalten zwischen Ein- und Auszuständen in Reaktion auf ein Ausgangssignal und ein invertiertes Ausgangssignal des Halteabschnitts und einen Halteabschnitt, der aus Invertern gebildet wird, die mit den letztgenannten Transfergattern verbunden sind.
Gemäß einem Aspekt umfaßt die vorliegende Erfindung eine Frequenzteilerschaltung mit einem ersten Eingangsanschluß zur Entgegennahme eines ersten periodischen Signals; einem zweiten Eingangsanschluß zur Entgegennahme eines zweiten periodischen Signals, das sich in Gegenphase zum ersten periodischen Signal befindet; und mit einer geraden Anzahl von in Reihe geschalteten Verstärkerstufen, wobei ein Ausgang der letzten Verstärkerstufe mit einem Eingang der ersten Verstärkerstufe verbunden ist, und wobei jede Verstärkerstufe aufweist: (i) ein Paar kreuzgekoppelter Inverter; und (ii) ein Paar NAND-artiger Schaltungen, die zwischen einen zugeordneten Eingangs-/Ausgangsknoten der kreuzgekoppelten Inverter und einen Bezugsanschluß geschaltet sind, wobei jede NAND-artige Schaltung eine Reihenschaltung aus einem ersten n-Kanal-FET, dessen Gate einen Eingangsanschluß der Verstärkerstufe bildet, und einem zweiten n-Kanal-FET umfaßt, dessen Gate in der oder jeder ungeraden Verstärkerstufe mit dem ersten Eingangsanschluß und in der oder jeder geraden Verstärkerstufe mit dem zweiten Eingangsanschluß verbunden ist; und wobei die Eingangs-/Ausgangsknoten der kreuzgekoppelten Inverter jeweils die Ausgangsanschlüsse der entsprechenden Verstärkerstufe bilden.
Gemäß einem anderen Aspekt umfaßt die vorliegende Erfindung eine Frequenzteilerschaltung mit einem ersten Eingangsanschluß zur Entgegennahme eines ersten periodischen Signals; einem zweiten Eingangsanschluß zur Entgegennahme eines zweiten periodischen Signals, das sich in Gegenphase zum ersten periodischen Signal befindet; und mit einer geraden Anzahl von in Reihe geschalteten Verstärkerstufen, wobei ein Ausgang der letzten Verstärkerstufe mit einem Eingang der ersten Verstärkerstufe verbunden ist, und wobei jede Verstärkerstufe aufweist: (i) ein Paar kreuzgekoppelter Inverter, die zwischen einen Versorgungsanschluß und einen Bezugsanschluß geschaltet sind; (ii) ein erstes Paar n-Kanal-FETs, die jeweils zwischen einen zugeordneten Eingangs-/Ausgangsknoten der kreuzgekoppelten Inverter und den Bezugsanschluß geschaltet sind und deren Gate jeweils einen Eingangsanschluß der Verstärkerstufe bildet; und (iii) ein zweites Paar n-Kanal-FETs, die jeweils zwischen einen zugeordneten Inverter und den Bezugsanschluß eingefügt sind und deren Gate jeweils in der oder jeder ungeraden Verstärkerstufe mit dem ersten Eingangsanschluß und in der oder jeder geraden Verstärkerstufe mit dem zweiten Eingangsanschluß verbunden ist; wobei die Eingangs-/Ausgangsknoten der kreuzgekoppelten Inverter die Ausgangsanschlüsse der jeweiligen Verstärkerstufe bilden.
Die Frequenzteiler nach der vorliegenden Erfindung können bei vielen Anwendungen verwendet werden. Zum Beispiel können sie dazu benutzt werden, um ein lokales Trägersignal in einer Funkempfängerschaltung zu erzeugen.
Ausführungsformen der Erfindung werden nun beispielhaft anhand der beiliegenden Zeichnungen beschrieben. Es zeigen:
1a eine Halteschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
1b eine logische Äquivalenzschaltung für die Halteschaltung der 1a;
2 zwei der Halteschaltungen der 1a, die hintereinandergeschaltet und so verbunden sind, daß sich ein durch zwei teilender Frequenzteiler ergibt;
3 ist eine verallgemeinerte Äquivalenzschaltung des Frequenzteilers der 2, wobei jede Halteschaltung durch einen Differenzverstärker mit Hysterese und einen Modulationsblock dargestellt wird;
4 zeigt eine Frequenzteilerschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
5 zeigt schematisch die Eingangs/Ausgangs-Beziehung der Differenzverstärker mit Hysterese, die bei der zweiten Ausführungsform verwendet werden;
6 zeigt eine zweite Ausführungsform einer Halteschaltung, die bei der Frequenzteilerschaltung der 4 verwendet werden kann;
7a ist ein Schaltungsdiagramm, das zeigt, wie die Halteschaltung der 1a modifiziert werden kann, um zusätzliche Logikfunktionen aufzuweisen;
7b zeigt eine logische Äquivalenzschaltung der Halteschaltung der 7a;
8 ist ein Schaltungsdiagramm für eine durch vier/fünf teilende Schaltung mit Halteschaltungen gemäß den Ausführungsformen der vorliegenden Erfindung;
9 zeigt einen frequenzmodulierten Simplex-Funksender und -empfänger für digitale Daten mit einer relativ geringen Bitrate gemäß einer Ausführungsform der vorliegenden Erfindung.
Die 1a zeigt eine Halteschaltung, die generell mit dem Bezugszeichen 10 bezeichnet ist, gemäß einer Ausführungsform der vorliegenden Erfindung, und die 1b zeigt eine logische Äquivalenzschaltung dafür. Die Halteschaltung weist Takteingänge CLK, einen Dateneingang D, einen komplementären Dateneingang DB, einen Datenausgang Q und einen komplementären Datenausgang QB auf. In der vorliegenden Beschreibung und den Zeichnungen wird der Zusatz "B" immer dann verwendet, wenn anzuzeigen ist, daß es sich um das Komplement eines gegebenen logischen Signals handelt, so daß, wenn Q = 0 ist, QB = 1 ist und umgekehrt.
In der Schaltung der 1a bilden der p-Kanal-MOS-Transistor P1 und der n-Kanal-MOS-Transistor N1 einen ersten CMOS-Inverter 1 mit dem Eingang Q und dem Ausgang QB, und der p-Kanal-Transistor P2 und der n-Kanal-Transistor N2 bilden einen zweiten Inverter 3 mit dem Eingang QB und dem Ausgang Q. Die beiden Inverter 1 und 3 sind in einer Anordnung ähnlich wie bei der statischen Standard-Speicherzelle verbunden, mit dem Ausgang des einen am Eingang des anderen, wie es in der 1b gezeigt ist. Dies steht im Gegensatz zu der typischen CMOS-Halteschaltung mit Durchlassgattern, die oben genannt wurde. Die Schaltung umfaßt auch zwei Paare von n-Kanal-Transistoren, die in Reihe miteinander verbunden sind (N3 und N5; N4 und N6) und von denen jedes eine NAND-artige Funktion mit Eingängen D und CLK bzw. DB und CLK und Ausgängen QB und Q ausführt. Diese beiden NAND-artigen Schaltungen werden in der logischen Äquivalenzschaltung der 1b durch die NAND-Gatter 5 und 7 dargestellt und im folgenden einfach als NAND-Gatter 5 und 7 bezeichnet. Wie der Fachmann erkannt, bilden diese Schaltungen jedoch keine vollständigen CMOS-NAND-Gatter.
Im Betrieb hält, wenn CLK auf dem niedrigen Pegel bleibt, die positive Rückkoppelverbindung zwischen den Invertern 1 und 3 die Halteschaltung im jeweils vorliegenden Zustand (Q niedrig/QB hoch oder Q hoch/QB niedrig). Wenn CLK hochgeht, kann sich der Zustand der Halteschaltung jedoch in Abhängigkeit von den Eingangsdaten D/DB ändern. Wenn zum Beispiel QB auf dem logisch hohen Pegel liegt und auf CLK ein logisch hoher Pegel angelegt wird, während D hoch ist, wird QB auf den logisch niedrigen Pegel gezwungen. Gleichermaßen wird, wenn Q auf dem logisch hohen Pegel ist und auf CLK ein logisch hoher Pegel angelegt wird, während DB hoch ist, Q auf den logisch niedrigen Pegel gedrückt. Wenn CLK dann wieder heruntergeht, wird der neue Zustand festgehalten.
Die n-Kanal-Transistoren N1 und N2 der beiden Inverter 1 und 3 sind "schwächer" ausgebildet als die Transistoren im entsprechenden NAND-Gatter 7 und 5, die sie ansteuern, so daß der logische Pegel in der Speicherzellenanordnung überschrieben werden kann. Dies wird bei der vorliegenden Ausführungsform dadurch erreicht, daß das Breite-zu-Länge-Verhältnis (das Aspektverhältnis) der Transistoren N1 und N2 im Vergleich zum Aspektverhältnis der Transistoren N3, N5 und N4, N6 verringert wird. Die folgende Tabelle 1 listet geeignete Abmessungen für jeden der Transistoren in der 1a im 0,7-μm-Prozeß und alternativ im 0,5-μm-Prozeß auf. Die Transistoren N3, N4, die auf das Taktsignal CLK ansprechen, sind besonders "kräftig" ausgebildet.
Tabelle 1
Die Signalverzögerung in der Halteschaltung 10 hängt von der Zeit ab, die erforderlich ist, um entweder Q oder QB nach Änderungen in D/DB auf den logisch niedrigen Pegel zu bringen. Wenn statt des logischen Signals ein analoges Signal an CLK angelegt wird, sind die Transistoren N3 und N4 nicht notwendigerweise vollständig offen oder vollständig geschlossen, sondern wirken als variable Widerstände, deren Werte sich in Reaktion auf das Taktsignal (CLK) verändern. Als Ergebnis dieses sich ändernden Widerstandes ändert sich auch die Zeit, die erforderlich ist, um die Halteschaltung 10 in die jeweiligen unterschiedlichen Zustände zu bringen, weshalb dann die Signalverzögerung in der Halteschaltung 10 unterschiedlich ist.
Die Erfinder haben herausgefunden, daß durch die Verwendung dieses Verzögerungsmodulationseffekts bei dieser Art von Halteschaltung ein vorgeschalteter Frequenzteiler aufgebaut werden kann, der bei viel höheren Frequenzen betrieben werden kann als die Frequenzteiler, die derzeit in CMOS-Technologie zur Verfügung stehen. Insbesondere kann durch das Anlegen eines oszillierenden Signals an den CLK-Eingang die Signalverzögerung sogar bei Frequenzen erfolgreich moduliert werden, die weit über denen für den normalen "digitalen" Betrieb der Halteschaltung liegen.
Die 2 zeigt zwei solche Halteschaltungen 10a und 10b, die so miteinander verbunden sind, daß sie einen durch zwei teilenden Frequenzteiler bilden. Der Q- bzw. QB- Ausgang der ersten Halteschaltung 10a ist mit dem D- bzw. DB-Eingang der zweiten Halteschaltung 10b verbunden, und der Q- bzw. QB-Ausgang der zweiten Halteschaltung 10b ist mit dem DB- bzw. D-Eingang der ersten Halteschaltung 10a verbunden. Das Eingangssignal (IN), dessen Frequenz zu teilen ist, wird an den Takteingang CLK der ersten Halteschaltung 10a gelegt, und an den Takteingang CLK der zweiten Halteschaltung 10b wird eine gegenphasige Version (INB) des zu teilenden Eingangssignals gelegt. Die Signale IN und INB oszillieren mit einer bestimmten Amplitude um eine Spannung in der Mitte zwischen dem logisch hohen und dem logisch niedrigen Pegel.
Auf diese Weise miteinander verbunden wirkt die Schaltung als Ringoszillator, auf dem eine Kette von logisch hohen und logisch niedrigen Zuständen umläuft. Die Geschwindigkeit, mit der die logisch hohen und die logisch niedrigen Zustände umlaufen, hängt von der Signalverzögerung in den Halteschaltungen 10a und 10b ab. Wenn die Verzögerung in der Halteschaltung 10a gleich T₁ ist und die Verzögerung in der Halteschaltung 10b gleich T₂, ist die Oszillationsfrequenz = 1/[2(T₁ + T₂)].
Wenn die Verzögerungen T₁ und T₂ zyklisch mit der Frequenz f_in um den Wert 1/[2f_in] variieren (d.h. 1 /[2f_in] < T₁ und T₂ < 1/[2f_in] ist), so daß T₁ zunimmt, wenn T₂ abnimmt und umgekehrt, können die logisch hohen und niedrigen Zustände nur mit einer Verzögerung von 2/f_in umlaufen. Jedes Signal, das schneller oder langsamer in der Schaltung umläuft, wird wegen der alternierenden Verzögerungswerte automatisch entweder abgebremst oder beschleunigt. Auf diese Weise wird die Schaltung zu einem Oszillator, der auf die Frequenz f_in/2 festgelegt ist, und bildet somit einen Frequenzteiler, da f_in die Frequenz des Eingangssignals IN/INB ist. So gesehen kann die Arbeitsweise der Schaltung mit einem sogenannten parametrischen Verstärker verglichen werden.
Die Erfinder haben festgestellt, daß bei der Ausführung der Frequenzteileroperation auf diese Weise eine vorgeschaltete CMOS-Frequenzteilerschaltung bis zu Frequenzen (f_in) von etwa 600 MHz betrieben werden kann, auch wenn nur der herkömmliche 0,7-μm-CMOS-Prozeß verwendet wird. Die Möglichkeit des Betriebs bei solchen Frequenzen erlaubt die Integration von mehr Funktionen auf einem einzigen Chip.
Um zu verstehen, wie der Frequenzteiler der 2 auf verschiedenen Pegeln arbeitet, ist es nützlich, jede Halteschaltung 10a und 10b als Differenzverstärker mit einer Hysterese und einem Modulationseingang zu betrachten, wobei der Modulationseingang dazu benutzt wird, die Signalverzögerung im Verstärker zu verändern. Bei dieser Ausführungsform moduliert die Amplitude am Modulationseingang die an den Verstärkern anliegenden Eingangssignale, während die Hysterese konstant bleibt.
Die 3 zeigt eine Äquivalenzschaltung für den Frequenzteiler der 2, wobei jede der Halteschaltungen 10a und 10b durch einen Differenzverstärker 30a und 30b mit Hysterese und einen Modulationsblock 33a und 33b wie angegeben dargestellt wird. Der Modulationsblock 33a wird von dem zu teilenden Eingangssignal (IN) angesteuert und der Modulationsblock 33b vom Inversen (INB) des zu teilenden Eingangssignals.
Wie oben erwähnt dienen die Modulationsblöcke 33a und 33b als Mittel zum Verändern der Signalverzögerung in jedem Verstärker, was bei dieser Ausführungsform dadurch erreicht wird, daß der Widerstand der Takttransistoren N3/N4 in Reihe mit den Eingangstransistoren N5/N6 verändert wird, wodurch im Endeffekt die Stärke der Verbindung von einem Verstärker zum anderen verändert wird. Wenn die Stärke der Verbindung zwischen dem Verstärker 30a und dem Verstärker 30b verringert wird, dann dauert es länger, bis das Signal durch den Verstärker 30b gelaufen ist. Wenn andererseits die Stärke der Verbindung zwischen dem Verstärker 30a und dem Verstärker 30b erhöht wird, ist weniger Zeit erforderlich, bis das Signal durch den Verstärker 30b gelaufen ist. Gleichermaßen läßt sich die Signalverzögerung im Verstärker 30a durch Ändern der Stärke der Verbindung zwischen dem Verstärker 30b und dem Verstärker 30a verändern. Auf diese Weise läßt sich durch Verändern der Stärke der Verbindung zwischen den beiden Verstärkern die Verzögerung T₁ und T₂ ändern.
Nach der Verallgemeinerung der Schaltung der 2 zu der Äquivalenzschaltung der 3 ist ersichtlich, daß der gleiche Modulationseffekt auch auf andere Weise erhalten werden kann, zum Beispiel durch direktes Modulieren der Hysterese der Verstärker, wie es in den 4 und 5 gezeigt ist.
Die 4 zeigt schematisch die in Reihe verbundenen Differenzverstärker mit Hysterese, wobei der Ausgang Q des zweiten Verstärkers 40b mit dem Eingang DB des ersten Verstärkers 40a verbunden ist und der Ausgang QB mit dem Eingang D des ersten Verstärkers. Das Eingangssignal IN wird an den ersten Verstärker 40a angelegt, um dessen Hysterese zu verändern, und an den zweiten Verstärker 40b wird das komplementäre Eingangssignal INB angelegt, um die Hysterese dieses Verstärkers zu verändern.
Die 5 zeigt schematisch die Eingangs/Ausgangs-Charakteristik der beiden Verstärker 40a und 40b der 4 mit Hysterese. Die negative Gesamtrückkopplung (aufgrund der Verbindung des Ausgangs Q der zweiten Stufe mit dem Eingang DB der ersten Stufe) übersteigt die positive Rückkopplung, die erforderlich ist, um die Hysterese jeder Halteschaltung zu erzeugen. Der Effekt davon ist der, daß sich beim Verändern der Hysterese die effektiven Signalverzögerungen (T₁ und T₂) durch die Verstärker verändern, während die Stärke der Verbindungen zwischen den Verstärkern konstant bleibt. Insbeson dere wenn die Verzögerungen T₁ und T₂ so gewählt werden, daß sie sich zyklisch mit der Frequenz f_in um den Wert 1/[2f_in] ändern (d.h. 1/[2f_in] < T₁ und T₂ > 1/[2f_in] ist), so daß bei der Zunahme von T₁ T₂ abnimmt und umgekehrt, dann können wie bei der ersten Ausführungsform die logisch hohen und niedrigen Zustände in der Schaltung nur mit der Frequenz f_in/2 umlaufen.
Die 6 zeigt eine Halteschaltung, die generell mit dem Bezugszeichen 60 bezeichnet ist und die dazu verwendet werden kann, die Verstärker der 4 zu bilden, das heißt eine Halteschaltung, deren Hysterese variiert werden kann. Die Halteschaltung 60 ist der Halteschaltung 10 der 1a ähnlich, hier sind jedoch die Transistoren N3', N4' in Reihe mit den Transistoren N2' und N1' angeordnet und nicht in Reihe mit den Transistoren N5' und N6'.
Wie bei der ersten Ausführungsform hängt die Signalverzögerung durch die Halteschaltung 60 von der Zeit ab, die erforderlich ist, um entweder Q' oder QB' auf den logisch niedrigen Pegel zu bringen. Wenn ein hochfrequentes Signal an CLK angelegt wird, haben außerdem die Transistoren N3' und N4' nicht immer die Zeit, vollständig zu öffnen oder vollständig zu schließen, sondern wirken irgendwie als variable Widerstände, deren Werte in Reaktion auf das Eingangssignal (CLK) fluktuieren. Als Ergebnis dieses fluktuierenden Widerstands wird die Zeit, die dazu erforderlich ist, um die Halteschaltung 60 in den jeweiligen Zustand zu bringen, moduliert, so daß die Signalverzögerung durch die Halteschaltung 60 moduliert wird. Bei dieser Ausführungsform moduliert daher im Endeffekt das Taktsignal die Signalverzögerung durch eine Modulation der Hysterese der Halteschaltungen.
Die 7a zeigt, wie die Halteschaltung der 1a modifiziert werden kann, um noch andere Logikfunktionen zu umfassen (ähnliche Modifikationen können an der Halteschaltung der 6 erfolgen). Soweit möglich, werden die gleichen Bezugszeichen wie in der 1a verwendet. Die 7a umfaßt einen p-Kanal-MOS-Transistor P1 und einen n-Kanal-MOS-Transistor N1, die einen ersten CMOS-Inverter 1 mit dem Eingang Q und dem Ausgang QB bilden, und einen p-Kanal-Transistor P2 und einen n-Kanal-Transistor N2, die einen zweiten Inverter 3 mit dem Eingang QB und dem Ausgang Q bilden. Wie bei der Halteschaltung der 1a sind die beiden Inverter 1 und 3 in der Art einer statischen Standard-Speicherzellenanordnung verbunden, wobei der Ausgang der einen mit dem Eingang der anderen verbunden ist, wie es in der 7b gezeigt ist. Die Halteschaltung umfaßt auch Transistoren N3, N6A und N6B, die zusammen eine Schaltung bilden, die eine drei-Eingangs-NAND-artige Funktion mit den Eingängen A, B und CLK und dem Ausgang QB ausführt und die in der 7b durch die NAND-Gatter 70 und 5 dargestellt wird. Die Schaltung umfaßt auch parallel die Transistoren N6A und N6B und in Reihe den Transistor N4 zu der Parallelkombination der Transistoren N6A und N6B. Die Parallelkombination der Transistoren N6A und N6B bildet eine Schaltung, die eine OR-artige Funktion ausführt und die in der 7b durch das OR-Gatter 71 dargestellt wird. Der Transistor N4 und die obige Parallelkombination bilden zusammen eine Schaltung, die eine NAND-artige Funktion ausführt und die in der 7b durch das NAND-Gatter 7 dargestellt wird.
Die in der 7a gezeigte Schaltung arbeitet wie folgt. Wenn QB auf dem hohen Pegel ist und auch die Eingänge A, B und CLK oben sind, wird QB auf den logisch niedrigen Pegel gedrückt. Gleichermaßen wird, wenn Q hoch ist und entweder (i) die Eingänge AB (das Komplement von A) und CLK hoch sind oder (ii) die Eingänge BB (das Kompliment von B) und CLK hoch sind, Q auf den logisch niedrigen Pegel gedrückt. Mit anderen Worten ist der Ausgang der Halteschaltung (Q) auf dem niedrigen Pegel, bis beide Eingänge A und B hoch sind, wenn CLK hoch ist. Die Halteschaltung der 7a umfaßt daher im Endeffekt eine Halteschaltung vom D-Typ, deren Dateneingang eine logische UND-Funktion der Eingänge A und B ist.
Der Fachmann erkennt, daß das Hinzufügen von zusätzlichen logischen Schaltungen das Prinzip der Arbeitsweise der Halteschaltung nicht beeinflußt, wenn sie in einer Frequenzteilerschaltung verwendet wird. Die Halteschaltung kann daher auch in komplexeren Zählschaltungen verwendet werden, wobei sie den Geschwindigkeitsvorteil gegenüber den bekannten Schaltungen behält.
Die 8 zeigt ein Beispiel für eine vorgeschaltete Frequenzteilerschaltung, die die Operation des Teilens durch vier oder des Teilens durch fünf ausführen, kann. Die gezeigte Schaltung umfaßt vier Halteschaltungen der in der 1a oder der 6 gezeigten Art (L2, L3, L4 und L6) und zwei Halteschaltungen von der in der 7a gezeigten UND-Gatter-Art (L1 und L5). Am B/BB-Eingang der Halteschaltung L5 befindet sich ein Steuereingang CTRL/CTRLB. Die Schaltung teilt durch vier, wenn CTRL auf dem niedrigen Pegel ist, und sie teilt durch fünf, wenn CTRL auf dem hohen Pegel ist. Sie kann mit dem 0,7 μm-Prozeß bei einer Spannungsversorgung von 3V mit Frequenzen bis zu etwa 450 MHz und bei SV bis zu 600 MHz betrieben werden. Das Prinzip der Arbeitsweise der Schaltung ist das gleiche wie bei der durch zwei teilenden Schaltung der 2 und wird daher nicht erneut beschrieben.
Die Halteschaltungen L1 bis L5 werden alle durch das Eingangssignal IN/INB getaktet, dessen Frequenz zu teilen ist. Alternativ kann die Zählschaltung eine Anzahl von durch zwei teilende Schaltungen enthalten, wie die in der 2 gezeigte Schaltung, wobei die teilenden Schaltungen in Reihe verbunden sind und der Ausgang der einen durch zwei teilenden Schaltungen an den Takteingang der nächsten durch zwei teilenden Schaltung geführt ist. Dies hat den Vorteil, daß spätere Stufen für geringere Geschwindigkeiten und einen niedrigeren Strom ausgelegt werden können, ist jedoch in der Wahl der Divisionsfaktoren auf die Potenzen von zwei beschränkt. Durch das Vorsehen der Divisionsfaktoren vier und fünf (2² und 2² + 1) und einer geeigneten Steuerlogik kann jeder ganzzahlige Divisionsfaktor größer als 4 × 5 erhalten werden.
Die 9 zeigt eine Anwendung für die neuen Frequenzteilerschaltungen in der Form eines frequenzmodulierten (FM) Simplex-Funksenders und -empfängers, generell mit dem Bezugszeichen 90 bezeichnet, für digitale Daten mit einer relativ geringen Bitrate. Anwendungen für ein solches Funkgerät umfassen mobile Personenrufempfänger und auch eine zukünftige Datenübertragung zum Steuern und zum Gebührenerfassen auf Gebieten wie der Gas- und Stromversorgung. Der allgemeine Aufbau des Senders/Empfängers ist von einer Art, die dem Fachmann wohl bekannt ist, und wird nicht genauer beschrieben.
Wie in der 9 gezeigt werden die zu übertragenden Daten zuerst im Modulationsblock 91 mittels einer Datenmodulationstechnik wie der quadratischen Phasenverschiebekodierung (QPSK) moduliert und dann zum Eingang eines spannungsgesteuerten Oszillators (VCO) 93 geführt. Das Ausgangssignal des VCO 93 ist ein Hochfrequenzsignal (HF-Signal), das mit dem QPSK-Signal moduliert ist und das dann durch einen Leistungsverstärker 95 verstärkt wird und über einen Sende/Empfangssteuerschalter 99 und einen Filter 101 von einer Antenne 97 ausgestrahlt wird.
Wenn Daten zu empfangen sind, werden die von der Antenne 97 aufgenommenen HF-Eingangssignale im Filter 101 gefiltert, um Rauschen zu entfernen, und von da über den Sende/Empfangssteuerschalter 99 zu einem HF-Verstärker 103 geführt. Die verstärkten Signale werden dann erneut in einem Filter 105 gefiltert, um unerwünschte Trägersignale zu entfernen, die in der ZF-Stufe zu "Spiegelsignalen" führen können. Ein Mischer 107 wandelt die HF-Eingangssignale mittels Multiplizieren der ankommenden HF-Signale mit einem lokal erzeugten Trägersignal in Zwischenfrequenzsignale (ZF-Signale) um. Die ZF-Signale am Ausgang des Mischers 107 werden dann erneut durch einen Keramikresonator oder einen ähnlichen Filter 109 gefiltert, der über die erforderliche Bandbreite einen flachen Frequenzgang und auf jeder Seite des Durchlassbandes eine große Abschwächung aufweist. Die empfangenen Daten werden dann durch Demodulieren des ZF-Signalausgangs am Keramikfilter 109 in einem Demodulationsblock 111 wiedergewonnen.
Als Filter ist er zwar sehr wirkungsvoll, die Mittenfrequenz des Filters 109 vom Keramiktyp hat jedoch einen festen Wert. Es ist nicht möglich, diese Mittenfrequenz zum Einstellen des Funkgeräts auf eine andere Trägerfrequenz zu verändern und gleichzeitig die geforderte Abschwächung auf beiden Seien des Durchlassbandes aufrechtzuerhalten. Die Lösung diese Problems ist es, sicherzustellen, daß die ZF-Signale am Ausgang des Mischers 107 immer auf die gleiche Frequenz zentriert sind. Um andere modulierte Trägersignale zu empfangen, muß daher das an den Mischer 107 angelegte lokale Trägersignal variabel sein, um die gewünschten HF-Signale auf die feste ZF-Frequenz herunterzubringen.
Dies wird konventionell durch die Verwendung des spannungsgesteuerten Oszillators (VCO) 93, eines vorgeschalteten Frequenzteilers 113 und eines digitalen Frequenzsynthesizers 115 erreicht, die wie in der 5 gezeigt zusammengeschaltet sind. Die Frequenz des Ausgangssignals vom VCO 93 wird durch die Eingangsspannung gesteuert, die vom Synthesizer 115 zugeführt wird, während der Synthesizer eine Version des VCO-Ausgangssignals aufnimmt, die vom vorgeschalteten Frequenzteiler 113 frequenzgeteilt ist.
Die Frequenzdivision wird konventionell als eine digitale Funktion betrachtet, und die maximale Frequenz, die der vorgeschaltete Frequenzteiler 113 reduzieren kann, hängt von der verwendeten digitalen Schaltungstechnik ab. Bei HF-Eingangssignalen wird in der Regel die bipolare Transistortechnologie verwendet, die für die hohen HF-Frequenzen geeignet ist. Wenn jedoch für den Synthesizer 115 (und möglicherweise auch für die Datendekodierung, die Datenverarbeitung und die Steueroperationen des Empfängers als Ganzes) ein billiger Low-Power-CMOS-Chip verwendet wird, führt dies zum Erfordernis nach einem zweiten Chip zum Ausführen der Frequenzdivision, wodurch die Kosten für und die Größe des Senders/Empfängers 90 ansteigen. Im Gegensatz dazu wird bei dem vorgeschalteten Frequenzteiler 103 des Senders/Empfängers der 9 der oben beschriebene, neue Frequenzteiler verwendet. Dadurch kann jeder Teil des Simplex-Sender/Empfängers 90, möglicherweise mit Ausnahme des Analogfilters, in einen einzigen integrierten MOS-Chip eingebaut werden, wodurch sich die Gesamtkosten und die Größe des Datensenders/empfängers 90 verringern. Der Mischer 107 kann mit MOSFET-Transistoren ausgeführt werden, die auch auf dem gleichen Chip integriert sind.

Claims

Frequenzteilerschaltung mit einem ersten Eingangsanschluß zur Entgegennahme eines ersten periodischen Signals; einem zweiten Eingangsanschluß zur Entgegennahme eines zweiten periodischen Signals, das sich in Gegenphase zum ersten periodischen Signal befindet; und mit einer geraden Anzahl von in Reihe geschalteten Verstärkerstufen (10), wobei ein Ausgang der letzten Verstärkerstufe (10b) mit einem Eingang der ersten Verstärkerstufe (10a) verbunden ist, und wobei jede Verstärkerstufe (10) aufweist: i) ein Paar kreuzgekoppelter Inverter (1, 3); und ii) ein Paar NAND-artiger Schaltungen (5, 7), die zwischen einen zugeordneten Eingangs-/Ausgangsknoten der kreuzgekoppelten Inverter und einen Bezugsanschluß geschaltet sind, wobei jede NAND-artige Schaltung (5, 7) eine Reihenschaltung aus einem ersten n-Kanal-FET (N5, N6), dessen Gate einen Eingangsanschluß der Verstärkerstufe (10) bildet, und einem zweiten n-Kanal-FET (N3, N4) umfaßt, dessen Gate in der oder jeder ungeraden Verstärkerstufe mit dem ersten Eingangsanschluß und in der oder jeder geraden Verstärkerstufe mit dem zweiten Eingangsanschluß verbunden ist; und wobei die Eingangs-/Ausgangsknoten der kreuzgekoppelten Inverter jeweils die Ausgangsanschlüsse der entsprechenden Verstärkerstufe bilden.
Frequenzteilerschaltung mit einem ersten Eingangsanschluß zur Entgegennahme eines ersten periodischen Signals; einem zweiten Eingangsanschluß zur Entgegennahme eines zweiten periodischen Signals, das sich in Gegenphase zum ersten periodischen Signal befindet; und mit einer geraden Anzahl von in Reihe geschalteten Verstärkerstufen (10), wobei ein Ausgang der letzten Verstärkerstufe (10b) mit einem Eingang der ersten Verstärkerstufe (10a) verbunden ist, und wobei jede Verstärkerstufe (10) aufweist: i) ein Paar kreuzgekoppelter Inverter (1, 3), die zwischen einen Versorgungsanschluß und einen Bezugsanschluß geschaltet sind; ii) ein erstes Paar n-Kanal-FETs, die jeweils zwischen einen zugeordneten Eingangs-/Ausgangsknoten der kreuzgekoppelten Inverter (1, 3) und den Bezugsanschluß geschaltet sind und deren Gate jeweils einen Eingangsanschluß der Verstärkerstufe (10) bildet; und iii) ein zweites Paar n-Kanal-FETs, die jeweils zwischen einen zugeordneten Inverter und den Bezugsanschluß eingefügt sind und deren Gate jeweils in der oder jeder ungeraden Verstärkerstufe mit dem ersten Eingangsanschluß und in der oder jeder geraden Verstärkerstufe mit dem zweiten Eingangsanschluß verbunden ist; wobei die Eingangs-/Ausgangsknoten der kreuzgekoppelten Inverter die Ausgangsanschlüsse der jeweiligen Verstärkerstufe bilden.
Schaltung nach Anspruch 1 oder 2, wobei zwei in Reihe geschaltete Verstärkerstufen (10a, 10b) vorhanden sind.
Schaltung nach Anspruch 1 oder 2, mit einer Anzahl von in Reihe geschalteten Frequenzteilerschaltungen.
Schaltung nach einem der vorhergehenden Ansprüche, wobei die Frequenzteilerschaltung eine CMOS-Schaltung ist, die mit CMOS-Logikschaltungen monolithisch integriert ist.
Schaltung nach Anspruch 1, wobei die NAND-artige Schaltung mindestens einer Verstärkerstufe außerdem einen zusätzlichen Transistor (N5B, N6A) zur Entgegennahme einer Steuereingabe aufweist, um andere Teilungsverhältnisse als einfache Potenzen von zwei zu bewirken.
Schaltung nach einem der vorhergehenden Ansprüche, in der jeder Inverter (1, 3) eine Reihenschaltung aus einem p-Kanal-Transistor (P1, P2) und einem n-Kanal-Transistor (N1, N2) beinhaltet.
Schaltung nach Anspruch 7, wobei das Breiten-Längen-Verhältnis des n-Kanal-Transistors (N1, N2) eines Inverters (1, 3) jeweils geringer ist als das der jeweiligen anderen n-Kanal-Transistoren (N3, N4, N5, N6).
Signalerzeugungsschaltung mit einer ersten Generatoreinrichtung zur Erzeugung eines ersten analogen periodischen Signals; einer zweiten Generatoreinrichtung zur Erzeugung eines zweiten analogen periodischen Signals, das sich in Gegenphase zum ersten periodischen Signal befindet; und mit einer Frequenzteilerschaltung nach einem der vorhergehenden Ansprüche, deren erster Eingangsanschluß mit der ersten Generatoreinrichtung und deren zweiter Eingangsanschluß mit der zweiten Generatoreinrichtung verbunden ist; wobei die erste und die zweite Generatoreinrichtung zur Erzeugung des entsprechenden ersten und zweiten analogen periodischen Signals mit einer Amplitude eingerichtet ist, die bewirkt, daß die mit den Eingangsanschlüssen verbundenen Transistoren nicht vollständig offen oder vollständig geschlossen sind, sondern als variable Widerstände dienen.
Verfahren zur Frequenzteilung, gekennzeichnet durch den Schritt der Verwendung der Frequenzteilerschaltung nach einem der Ansprüche 1 bis 8.