JPS60224319A - フリツプ・フロツプ回路 - Google Patents
フリツプ・フロツプ回路Info
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- JPS60224319A JPS60224319A JP59080959A JP8095984A JPS60224319A JP S60224319 A JPS60224319 A JP S60224319A JP 59080959 A JP59080959 A JP 59080959A JP 8095984 A JP8095984 A JP 8095984A JP S60224319 A JPS60224319 A JP S60224319A
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- Japan
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- signal
- circuit
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- flip
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、ＬＣＤ躯勤用ＩＣやＶＦＤ駆動用ＩＣのよう
な複数のフリップ・フロップ回路よりなるデータ転送機
能を有するＩＣや、複数の７リツプ・フロップ回路より
なるデータ拳ラッチ機能を有するＩＣや、複数の７リツ
プ・フロップ回路よりなるカウンタ機能を有する工Ｃに
関する。
な複数のフリップ・フロップ回路よりなるデータ転送機
能を有するＩＣや、複数の７リツプ・フロップ回路より
なるデータ拳ラッチ機能を有するＩＣや、複数の７リツ
プ・フロップ回路よりなるカウンタ機能を有する工Ｃに
関する。
０ＭＯ８構造のフリップ・フロップ回路に関しては、従
来よシ第１図に示されるような、クロックドｅゲー）１
を用いたものや、第２図に示されるような、トランスミ
ッション・ゲートを用いたものがあった。
来よシ第１図に示されるような、クロックドｅゲー）１
を用いたものや、第２図に示されるような、トランスミ
ッション・ゲートを用いたものがあった。
ここで信号り工Ｎはスリン１９フ０フ１回路の入力デー
タであ夛、信号Ｍはマスク側の記憶データ、信号ｙはそ
の反転信号であり、信号Ｑはスレーブ側の記憶データ、
信号可はその反転信号である。また信号ＣＬは転送りロ
ックであり、信号口はその反転信号である。
タであ夛、信号Ｍはマスク側の記憶データ、信号ｙはそ
の反転信号であり、信号Ｑはスレーブ側の記憶データ、
信号可はその反転信号である。また信号ＣＬは転送りロ
ックであり、信号口はその反転信号である。
第１図中のクロックド・ゲート１の素子構成は第８図（
６）のようになっている、第１図、第２図において、入
力データ信号り工Ｎは信号ＣＬがＩＨ″、信号口がｗＬ
ｌのとき、マスク側の記憶回路に書き込まれ、マスク側
に記憶されたデータは信号ＣＬがｗＬｔ、信号口がｔＨ
ｗになると、スレーブ側の記憶回路に転送される。
６）のようになっている、第１図、第２図において、入
力データ信号り工Ｎは信号ＣＬがＩＨ″、信号口がｗＬ
ｌのとき、マスク側の記憶回路に書き込まれ、マスク側
に記憶されたデータは信号ＣＬがｗＬｔ、信号口がｔＨ
ｗになると、スレーブ側の記憶回路に転送される。
このように、クロックド・ゲートを用いたフリップ・フ
ロップ回路や、トランスミッション・ゲートを用いたス
リップ・フロップ回路では、データ転送用のクロックと
して、信号ＣＬと信号ＣＬの２つの信号を用いなければ
動作しないという問題点があった。更に信号ＣＬと信号
ＣＬは、第５図に示されるように逆相信号であり、その
位相差ｔｌ＋ｔ２は極力小さくしなければ、フリップ・
フロップ回路が誤動作するという問題点があった。
ロップ回路や、トランスミッション・ゲートを用いたス
リップ・フロップ回路では、データ転送用のクロックと
して、信号ＣＬと信号ＣＬの２つの信号を用いなければ
動作しないという問題点があった。更に信号ＣＬと信号
ＣＬは、第５図に示されるように逆相信号であり、その
位相差ｔｌ＋ｔ２は極力小さくしなければ、フリップ・
フロップ回路が誤動作するという問題点があった。
特に第６図のように多数の従来のスリップ・フロップ回
路よルなるシフトｌレジスタの転送りロック信号ＣＬ、
信号ＣＬを発生するインバータ・バッファ８．５は、シ
フト脅レジスタを構成するフリップ・フロップ回路の数
をｎとすると、４ｘｎ個のＭＯＳ）ランジスタのゲート
を駆動することＫなり、能力の大きなＭＯＳ）ランジス
タが必要となる。（例えばｎを１００とすると、インバ
ータ台バッファ８．５が駆動するＭＯＳ）ランジスタの
数は４００となる。） 更に、信号ＣＬの位相を反転するインバータ４の能力も
、インバータ・バッファ５の大きさに比例して大きくし
ないと位相差ｊｌ＋ ｔ２を小さくできないという問題
があった。また、このよう（ＣＭＯＥ！）ランジスタの
能力を大きくするということは、大きな面積を必要とす
る為、ＩＣの面積が大きくな夛、工Ｃの単価が高くなり
てしまうとｂう問題点もあった。その上、ＭＯＳ）ラン
ジスタの能力が大きい為、各インバータ８，４．５の貫
通電流が多くな、ｖｌまたインバータ・バッファ４゜５
が駆動するＭＯＳ）ランジスタのゲート数が多す為、駆
動する静電容量も大きくなり、インバーターバッファ４
，６での充放電電流も多くなってしまｂｌ 工Ｃの消費
電流が多くなってしまうという問題があった。
路よルなるシフトｌレジスタの転送りロック信号ＣＬ、
信号ＣＬを発生するインバータ・バッファ８．５は、シ
フト脅レジスタを構成するフリップ・フロップ回路の数
をｎとすると、４ｘｎ個のＭＯＳ）ランジスタのゲート
を駆動することＫなり、能力の大きなＭＯＳ）ランジス
タが必要となる。（例えばｎを１００とすると、インバ
ータ台バッファ８．５が駆動するＭＯＳ）ランジスタの
数は４００となる。） 更に、信号ＣＬの位相を反転するインバータ４の能力も
、インバータ・バッファ５の大きさに比例して大きくし
ないと位相差ｊｌ＋ ｔ２を小さくできないという問題
があった。また、このよう（ＣＭＯＥ！）ランジスタの
能力を大きくするということは、大きな面積を必要とす
る為、ＩＣの面積が大きくな夛、工Ｃの単価が高くなり
てしまうとｂう問題点もあった。その上、ＭＯＳ）ラン
ジスタの能力が大きい為、各インバータ８，４．５の貫
通電流が多くな、ｖｌまたインバータ・バッファ４゜５
が駆動するＭＯＳ）ランジスタのゲート数が多す為、駆
動する静電容量も大きくなり、インバーターバッファ４
，６での充放電電流も多くなってしまｂｌ 工Ｃの消費
電流が多くなってしまうという問題があった。
本発明はこのような問題点を解決するもので、その目的
とするところは、１つの転送りロックで動作する０ＭＯ
８構造のフリップ・フロップ回路を提供することにある
。
とするところは、１つの転送りロックで動作する０ＭＯ
８構造のフリップ・フロップ回路を提供することにある
。
本発明の０ＭＯ８構造のフリップ・フロップ回路は、入
力データを一方のチャンネルのＭＯＳ）ランジスタより
なるスイッチ回路でマスク側データ記憶回路に書き込み
、マスク側の記憶データを他方のチャンネルのＭＯＳ）
ランジスタよりなるスイッチ回路でスレーブ側データ記
憶回路に転送し、更にマスク側の転送りロックとスレー
ブ側の転送りロックに同一の信号を用いることができる
ことを特徴とする。
力データを一方のチャンネルのＭＯＳ）ランジスタより
なるスイッチ回路でマスク側データ記憶回路に書き込み
、マスク側の記憶データを他方のチャンネルのＭＯＳ）
ランジスタよりなるスイッチ回路でスレーブ側データ記
憶回路に転送し、更にマスク側の転送りロックとスレー
ブ側の転送りロックに同一の信号を用いることができる
ことを特徴とする。
以下、本発明について実施例に基づき詳細に説明する。
第７図は本発明によるフリップ・フロップ回路の基本回
路の例であ）、マスク側のデータ記憶回路６の信号Ｍは
、入力データ信号ＤＩＮ（入力データ信号ＤＩＮの逆相
信号）が”Ｈ’（ＶＤＤレベル）で転送りロック信号Ｃ
ＬＩがＩＨ”のとき、ＮＭＯ８）ランジスタよりなるス
イッチ回路８がＯＮして強制的に”Ｌ” （Ｖ Ｓ Ｓ
レベル）になｐ１同様にＮＭＯＥＩトランジスタよ少な
るスイッチ回路７はＯＦＦして信号Ｖは１Ｈ１になる。
路の例であ）、マスク側のデータ記憶回路６の信号Ｍは
、入力データ信号ＤＩＮ（入力データ信号ＤＩＮの逆相
信号）が”Ｈ’（ＶＤＤレベル）で転送りロック信号Ｃ
ＬＩがＩＨ”のとき、ＮＭＯ８）ランジスタよりなるス
イッチ回路８がＯＮして強制的に”Ｌ” （Ｖ Ｓ Ｓ
レベル）になｐ１同様にＮＭＯＥＩトランジスタよ少な
るスイッチ回路７はＯＦＦして信号Ｖは１Ｈ１になる。
また入力データ信号り工Ｎが１Ｈ１の場合は、スイッチ
回路７がＯＷして信号ｙが強制的にＩＬｌになり、スイ
ッチ回路８はＯＦＦして信号Ｍ ｆ′１１Ｈ１に々る。
回路７がＯＷして信号ｙが強制的にＩＬｌになり、スイ
ッチ回路８はＯＦＦして信号Ｍ ｆ′１１Ｈ１に々る。
このように入力データＤＩＮは、転送りロック信号ＣＬ
１がｔＨｗのときマスタ側データ記憶回路６へ転送でき
る。ｔたマスタ側の記憶データをスレーブ側のデータ記
憶回路９に転送するには、信号ＣＬ２を１Ｌ″にすれば
よく、マスク側の信号ＭがＷＨＩで信号ｙがＩＬＩのと
き、スレーブ側のＰＭＯＢ）ランジスタよりなるスイッ
チ回路１１がＯＮして信号Ｑを強制的ＫＩｌｌにし、同
様ＫＰＭＯ８）ランジスタよりなるスイッチ回路１０が
０ＦＦ４．て信号互がＩＬｌになる。またマスク側の信
号Ｍが°Ｌ″で信号ｉがｗＨｗのときは、スイッチ回路
１０がＯＮし、スイッチ回路１１が０ＦＦＩ、て、信号
互を強制的にＩＨｆにして信号ＱがＬになる。
１がｔＨｗのときマスタ側データ記憶回路６へ転送でき
る。ｔたマスタ側の記憶データをスレーブ側のデータ記
憶回路９に転送するには、信号ＣＬ２を１Ｌ″にすれば
よく、マスク側の信号ＭがＷＨＩで信号ｙがＩＬＩのと
き、スレーブ側のＰＭＯＢ）ランジスタよりなるスイッ
チ回路１１がＯＮして信号Ｑを強制的ＫＩｌｌにし、同
様ＫＰＭＯ８）ランジスタよりなるスイッチ回路１０が
０ＦＦ４．て信号互がＩＬｌになる。またマスク側の信
号Ｍが°Ｌ″で信号ｉがｗＨｗのときは、スイッチ回路
１０がＯＮし、スイッチ回路１１が０ＦＦＩ、て、信号
互を強制的にＩＨｆにして信号ＱがＬになる。
このようにマスク側の記憶データは、転送りロック信号
ＣＬ２がＩＬｌのときスレーブ側データ記憶回路９へ転
送できる。
ＣＬ２がＩＬｌのときスレーブ側データ記憶回路９へ転
送できる。
以上述べたように第７図の回路では、信号ＣＬ１が＠Ｈ
ｗで入力データをマスク側のデータ記憶回路へ転送し、
信号ＣＬ２が１Ｌ′でマスク側の記憶データをスレーブ
側の記憶回路へ転送することができる。このように信号
ＣＬ１と信号ＣＬ２は１Ｈ１とｌＬｌで各々動作するの
で、同一の信号を用いることができる。
ｗで入力データをマスク側のデータ記憶回路へ転送し、
信号ＣＬ２が１Ｌ′でマスク側の記憶データをスレーブ
側の記憶回路へ転送することができる。このように信号
ＣＬ１と信号ＣＬ２は１Ｈ１とｌＬｌで各々動作するの
で、同一の信号を用いることができる。
第７図の場合、マスク側のデータ転送用のスイッチ回路
７，８の能力はデータ記憶回路６の論理ゲートの能力よ
り大きくなければならないが、第８図の抵抗１８を用い
ることＫよりスイッチ回路７．８の能力は第７図のそれ
に比べて小さくできる。またスレーブ側の場合もマスク
側の場合と同様である。
７，８の能力はデータ記憶回路６の論理ゲートの能力よ
り大きくなければならないが、第８図の抵抗１８を用い
ることＫよりスイッチ回路７．８の能力は第７図のそれ
に比べて小さくできる。またスレーブ側の場合もマスク
側の場合と同様である。
更に第８ 図のインバータ・バッファ１２はマスク側の
データ・バッファ用であり、能力を大きくすることで、
マスク側のデータを外部に取り出す際には、信号Ｍ、倍
信号を直接取力出すよシ能力的に有利である。
データ・バッファ用であり、能力を大きくすることで、
マスク側のデータを外部に取り出す際には、信号Ｍ、倍
信号を直接取力出すよシ能力的に有利である。
第９図は捧分局用のフリップ・フロップ回路の本発明に
よる例でちゃ、第７図の信号り工Ｎに信号可を、また信
号ＤＩＨに信号Ｑを接続したものである。従来例のクロ
ックド・ゲートを用いたフリップ・フロップ回路では、
第４図のように信号り工Ｎに信号可を接続することでＡ
分周用のフリップ・フロップ回路としていた。
よる例でちゃ、第７図の信号り工Ｎに信号可を、また信
号ＤＩＨに信号Ｑを接続したものである。従来例のクロ
ックド・ゲートを用いたフリップ・フロップ回路では、
第４図のように信号り工Ｎに信号可を接続することでＡ
分周用のフリップ・フロップ回路としていた。
第１０図はリセット機能付きのフリップ・フロップ回路
の本発明の例であり、マスク側データ記憶回路６とスレ
ーブ側データ記憶回路９の論理ゲートの一方を、２人力
ＮＡＮＤゲート１４としてリセット機能をもたせる。リ
セット信号ＲＢＢは１１１ｔ”Ｈ’テｉ、Ｗｌｌテ信号
π、信号可をｔＨｔ Ｋし、信号Ｍ、倍信号はＩｌｌ
ｌｃなル、マスク側データ記憶回路６１スレーブ側デー
タ記憶回路９がリセットされる。またマスク側スイッチ
回路７に直列接続されるＮＭＯ８）ランジスタ１５は、
マスク側の信号百が、転送りロック信号ＣＬＩが”Ｅｌ
で入力データ信号り工Ｎが１Ｈ１のときＩ Ｌ ｔにな
ることを禁止するためのものであるが、リセット信号Ｒ
ＢＢが１Ｌ１になるタイミングが信号ＣＬＩがＩＬＩの
ときか、または入力データ信号り工Ｎが１Ｌ″のときか
、または入力データ信号り工Ｎが”Ｌｌのときだけであ
れば不要である。
の本発明の例であり、マスク側データ記憶回路６とスレ
ーブ側データ記憶回路９の論理ゲートの一方を、２人力
ＮＡＮＤゲート１４としてリセット機能をもたせる。リ
セット信号ＲＢＢは１１１ｔ”Ｈ’テｉ、Ｗｌｌテ信号
π、信号可をｔＨｔ Ｋし、信号Ｍ、倍信号はＩｌｌ
ｌｃなル、マスク側データ記憶回路６１スレーブ側デー
タ記憶回路９がリセットされる。またマスク側スイッチ
回路７に直列接続されるＮＭＯ８）ランジスタ１５は、
マスク側の信号百が、転送りロック信号ＣＬＩが”Ｅｌ
で入力データ信号り工Ｎが１Ｈ１のときＩ Ｌ ｔにな
ることを禁止するためのものであるが、リセット信号Ｒ
ＢＢが１Ｌ１になるタイミングが信号ＣＬＩがＩＬＩの
ときか、または入力データ信号り工Ｎが１Ｌ″のときか
、または入力データ信号り工Ｎが”Ｌｌのときだけであ
れば不要である。
第１１図はリセット機能付きの７リツプ・フロップ回路
の本発明による別の例であシ、リセット信号ＲＢ ８
ヲ＃Ｌ” ［すルコと［よｐ、ＰＭＯＢ ）ランジスタ
１６をＯＮＩ、て、信号ｙ、信信号管強制的に：ｌＨＩ
にして、信号Ｍ、倍信号をｗＬｅにし、マスク側データ
記憶回路６とスレーブ側データ記憶回路９をリセットす
る。ここで第１１図のＮＭＯ８）ランジスタは第１０図
のそれと同じ機能を有するものである。
の本発明による別の例であシ、リセット信号ＲＢ ８
ヲ＃Ｌ” ［すルコと［よｐ、ＰＭＯＢ ）ランジスタ
１６をＯＮＩ、て、信号ｙ、信信号管強制的に：ｌＨＩ
にして、信号Ｍ、倍信号をｗＬｅにし、マスク側データ
記憶回路６とスレーブ側データ記憶回路９をリセットす
る。ここで第１１図のＮＭＯ８）ランジスタは第１０図
のそれと同じ機能を有するものである。
以上述べたように本発明によれば、フリップ・フロップ
回路のマスク側の転送りロックとスレーブ側の転送りロ
ックに同一の信号を用いることができ、従来の２相クロ
ツクのものと比べ信号を１つ少なくできるという効果を
有し、また２相クロツクの場合の位相差ｔｌ＋’ａによ
る誤動作もなくなるという効果がある。また信号を１つ
少なくすることによシエＣの面積が小さくなり、ＩＣの
単価を安くでき、更に消費電流も少なくできるという効
果を有する。その上本発明によれば、フリップ・フロッ
プ回路の素子数を従来のものに比べ少なくできるという
効果も有する。第１図の従来の場合、素子数２０個であ
り、第７図の本発明の場合、素子数は１６個である。
回路のマスク側の転送りロックとスレーブ側の転送りロ
ックに同一の信号を用いることができ、従来の２相クロ
ツクのものと比べ信号を１つ少なくできるという効果を
有し、また２相クロツクの場合の位相差ｔｌ＋’ａによ
る誤動作もなくなるという効果がある。また信号を１つ
少なくすることによシエＣの面積が小さくなり、ＩＣの
単価を安くでき、更に消費電流も少なくできるという効
果を有する。その上本発明によれば、フリップ・フロッ
プ回路の素子数を従来のものに比べ少なくできるという
効果も有する。第１図の従来の場合、素子数２０個であ
り、第７図の本発明の場合、素子数は１６個である。
尚本発明の説明では、マスク側のスイッチ回路をＮＭＯ
８）ランジスタで構成し、スレーブ側のスイッチ回路を
ＰＭＯ８）ランジスタで構成したが、マスク側のスイッ
チ回路をＰ Ｍ ＯＢ ）ランジスタワスレーブ側のス
イッチ回路をＮＭＯ８）ランジスタで構成してもよい。
８）ランジスタで構成し、スレーブ側のスイッチ回路を
ＰＭＯ８）ランジスタで構成したが、マスク側のスイッ
チ回路をＰ Ｍ ＯＢ ）ランジスタワスレーブ側のス
イッチ回路をＮＭＯ８）ランジスタで構成してもよい。
第１図はクロックド・ゲートを用いたクリップ・フロッ
プ回路の従来例。 第２図はトランスミッション・ゲートヲ用いたフリップ
・フロップ回路の従来例。 第８νＩ（α）はクロックド・ゲートのシンボル図であ
り、（ｂ）はクロックド・ゲートの素子構成を示したも
のである。 第４図はクロックド・ゲートを用いたＡ分周用の２リッ
プｅフロップ回路の従来例。 第５図は第１図、第２図に用いている信号ＣＬと信号Ｃ
Ｌの位相を示したタイミング図。 第６図は複数の従来のフリップ・フロップ回路をシフト
・レジスタとして用いたときの接続例である。 第７図は本発明による７９７１１７０７１回路の基本回
路の一例である。 第８図は本発明によるスリップ・７０ツブ回路の応用の
一例である。 第９図は本発明によるＡ分周用のフリップ・フロップ回
路の一例である。 第１０図、第１１図はリセット機能付きの本発明による
フリップ・フロップ回路の一例である。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最 上 務 ′ 〈ｊ屹にレノ マ ス タ イ９′ｊ ス し −７゛４饗喝１第１図 第２図 第３図 第４図 第５図 第６図 １００ａＵ 第９図
プ回路の従来例。 第２図はトランスミッション・ゲートヲ用いたフリップ
・フロップ回路の従来例。 第８νＩ（α）はクロックド・ゲートのシンボル図であ
り、（ｂ）はクロックド・ゲートの素子構成を示したも
のである。 第４図はクロックド・ゲートを用いたＡ分周用の２リッ
プｅフロップ回路の従来例。 第５図は第１図、第２図に用いている信号ＣＬと信号Ｃ
Ｌの位相を示したタイミング図。 第６図は複数の従来のフリップ・フロップ回路をシフト
・レジスタとして用いたときの接続例である。 第７図は本発明による７９７１１７０７１回路の基本回
路の一例である。 第８図は本発明によるスリップ・７０ツブ回路の応用の
一例である。 第９図は本発明によるＡ分周用のフリップ・フロップ回
路の一例である。 第１０図、第１１図はリセット機能付きの本発明による
フリップ・フロップ回路の一例である。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最 上 務 ′ 〈ｊ屹にレノ マ ス タ イ９′ｊ ス し −７゛４饗喝１第１図 第２図 第３図 第４図 第５図 第６図 １００ａＵ 第９図
Claims (1)
- （１）複数の論理ゲートよ、りなるマスク側のデータ記
憶回路６の各々の出力は、入力データを転送する少なく
とも２個の直列するＭＱＥ＋）ランジスタよりなるスイ
ッチ回路７，８を介して一方の電極に接続され、また複
数の論理ゲートよりなるスレーブ側のデータ９ｅ憶回路
９の各々の出力は、マスク側からスレーブ側へデータを
転送する少なくとも２個の直列するＭＯＳ）ランジスタ
よりなるスイッチ回路Ｉ１１ 、１１を介して他方の電
極に接続され、マスク側のデータ記憶回路６の各々の出
力は、スレーブ側のスイッチ回路１０ 、１１の各々の
直列するＭＯＳ）ランジスタの１つ以上のＭＯＳ）ラン
ジスタのゲートに直接、または論理グー） １２を介し
て接続されることを特徴とするＣＭＯＢ構造の７９７１
１７０７１回路。 （２、特許請求の範囲第（１）項記載の７リツプ・フロ
ップ回路にお込て、マスク側のデータ転送りロックとス
レーブ側のデータ転送りロックに同一の信号を用いるこ
とを特徴とするフリップ・フロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59080959A JPS60224319A (ja) | 1984-04-20 | 1984-04-20 | フリツプ・フロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59080959A JPS60224319A (ja) | 1984-04-20 | 1984-04-20 | フリツプ・フロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60224319A true JPS60224319A (ja) | 1985-11-08 |
| JPH0369447B2 JPH0369447B2 (ja) | 1991-11-01 |
Family
ID=13733046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59080959A Granted JPS60224319A (ja) | 1984-04-20 | 1984-04-20 | フリツプ・フロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224319A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1984
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