JPS6242313B2

JPS6242313B2 -

Info

Publication number: JPS6242313B2
Application number: JP56101587A
Authority: JP
Inventors: Tomotaka Saito; Kenichi Nagao
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-06-30
Filing date: 1981-06-30
Publication date: 1987-09-08
Also published as: JPS583053A; US4551716A

Description

【発明の詳細な説明】この発明は大規模集積回路（LSI）を用いた電
子装置における信号入出力制御を行なう電子装置
の入出力信号制御方式に関する。

LSIを用いた電子装置、たとえば電子式卓上計
算機は、近年、１チツプLSIを使用し、このLSI
の他にはキー入力装置、表示装置および電源装置
を必要とするだけの簡単な構成となつている。ま
た表示装置としては電力消費量の少ない液晶表示
素子を用いたものが一般的となつている。このよ
うな状況にあつて、組み立てコストの点からLSI
の信号入出力端子数は可能な限り少ない方がよ
い。

ところで、このLSIの端子数削減の一つの方式
として、表示装置のセグメント信号端子とキー入
力装置のキー信号端子とを共通接続し、セグメン
ト信号中に時分割的に挿入しているキー入力検出
信号によつてキー入力を検出し、キー入力検出後
にキーストローブ信号をLSIの同じ端子から出力
するものがある。すなわち、いままでのLSIでは
キーストローブ信号を出力する専用のキー信号出
力端子を必要としていたが、この方法によれば専
用の端子は必要となり、LSIの端子数を削減する
ことができる。

次に上記方式について詳しく説明する。第１図
は上記方式を採用した１チツプLSIを用いて構成
された従来の電子卓上計算機のブロツク構成図で
あり、LSI１、キー入力装置２および液晶表示素
子を用いた表示装置３から構成されている。上記
LSI１内部には、プログラムを記憶している読み
出し専用メモリ（ROM）、各種メモリあるいはレ
ジスタとして使用されるランダムアクセスメモリ
（RAM）および演算処理装置部等が設けられてい
る。キー入力装置２は複数のキースイツチがマト
リクス状に配置されて構成され、LSI１とはキー
ストローブ信号線KSとキー入力信号線KLとで結
合されている。また表示装置３は通常、ダイナミ
ツク駆動方式によつて表示駆動されるものであ
り、LSI１とはセグメント信号線SLと各セグメン
トを時分割駆動するためのバツクプレート信号線
BLとで結合されていて、上記キーストローブ線
KSは上記セグメント信号線SLを時分割的に使用
しているため、両線KS，SLは共通接続されてい
る。

いま表示装置３が第２図に示すように８桁の少
数点セグメント付で日の字状の表示セグメント構
成であり、キー入力装置２に27個のキースイツチ
が設けられている場合の例を第３図に示す。なお
第２図において、SL１，SL２，…SL１６は第１
図中のセグメント信号線SLに、BL１，BL２，
BL３，BL４は同じくバツクプレート信号線BLに
それぞれ対応する。また第３図中のKS１，KS
２，…KS９は第１図中のキーストローブ信号線
KSに対応し、またKL１，KL２，KL３はキー入
力信号線KLに対応し、さらにＫ１，Ｋ２，…Ｋ
２７はキースイツチである。

第４図は上記セグメント入力信号線KL１，KL
２，KL３のうちの一つが接続される、LSI１の
一つのキー入力信号端子の周辺回路の回路構成図
である。図において４０は上記キー入力信号端子
で、この端子４０は信号線４１を介してＮチヤネ
ルMOSトランジスタＮ４０のドレインに接続さ
れると共にＲ―Ｓフリツプフロツプ４２のセツト
入力端に接続されている。また上記トランジスタ
Ｎ４０のソースはグランドレベル（Ｌレベル）に
接続され、ゲートには後述する信号Ｋ_ioと信号Ｐ
とのオア信号Ｋ_io＋Ｐが与えられるようになつて
いる。また上記フリツプフロツプ４２のリセツト
入力端子にはリセツト信号KRが、クロツク入力
端には同期信号φ_ioがそれぞれ与えられるように
なつている。したがつて上記トランジスタＮ４０
は、キーストローブ信号が出力されている期間、
すなわち信号Ｋ_ioがＨレベルの期間または入力検
出信号ＰがＨレベルの期間オンし、このとき端子
４０および信号線４１はＬレベルに設定される。
また、キー入力装置２内のいずれか一つのキース
イツチが操作され、このキースイツチによつてキ
ーストローブ信号線KSとキー入力信号線KLとが
短絡されると、キー入力検出期間中ではキー入力
検出信号Ｐが、キーストローブ信号出力期間中で
はキーストローブ信号Ｄがそれぞれ端子４０に入
力され、端子４０はＨレベル（＋Ｅ（Ｖ）：LSI
１に供給される電源電圧レベル５に設定され、こ
の後フリツプフロツプ４２は同期信号φ_ioのタイ
ミングでセツトされる（なお、上記キー入力検出
信号Ｐおよびキーストローブ信号Ｄがキー信号で
ある。）。すなわち、フリツプフロツプ４２の出力
ＱがＨレベルとなり、これが信号線４３を介して
キー入力の処理回路に送られる。上記セツト後に
はリセツト信号KRによつて再びリセツトされる
ようになつている。

また第５図は上記セグメント信号線SLおよび
キーストローブ信号線KSが接続される、LSI１
の一つのセグメント信号端子の周辺回路の回路構
成図である。図において５０は上記ストローブ信
号端子で、この端子５０は信号線５１を介してＮ
チヤネルMOSトランジスタＮ５０のドレイン、
および２個のＰチヤネルMOSトランジスタＰ５
０，Ｐ５１の各ドレインにそれぞれ接続されてい
る。また上記トランジスタＮ５０のソースは、電
源＋Ｅ（Ｖ）から作られ前記表示装置３を駆動す
るための電位V₁印加点に、トランジスタＰ５０
のソースは同じく＋Ｅ（Ｖ）から作られる他の電
位V₂印加点に、またトランジスタＰ５１のソー
スは＋Ｅ（Ｖ）印加点にそれぞれ接続されてい
る。さらに上記Ｐチヤネルの両トランジスタＰ５
０，Ｐ５１の各基板電位（バツクゲート電位）は
＋Ｅ（Ｖ）に設定され、上記Ｎチヤネルのトラン
ジスタＮ５０の基板（バツクゲート）は所定の電
位が出力される信号線５２に接続されている。

また第５図において信号Ｓは図示しない表示デ
コーダからの出力信号であり、この信号Ｓは表示
装置３で表示すべき数字に対応して発生され、こ
の信号Ｓはノアゲート５３に入力される。また信
号Ｄはキー入力装置２で操作されたキースイツチ
を判別するためのキーストローブ信号であり、前
記キーストローブ信号線KS１，KS２，…KS９
からそれぞれ異なるタイミングで出力されるキー
ストローブ信号Ｄ１，Ｄ２，…Ｄ９のうちの一つ
で、この信号はインバータ５４に入力される。信
号Ｐはキー入力検出信号であり、表示装置３にお
ける表示中にセグメント信号端子５０を通じて外
部に周期的に出力されるようになつているため、
パルス幅は、表示セグメントに印加されても表示
に影響を与えない程度に十分短かく設定されてお
り、この信号Ｐの反転信号がアンドゲート５６
にそれぞれ入力される。

上記インバータ５４の出力ははアンドゲート
５７に入力され、このアンドゲート５７および前
記オアゲート５３には信号Ｋ_ioがそれぞれ入力さ
れる。そして上記ノアゲート５３およびアンドゲ
ート５７の出力信号に共にオアゲート５８に入力
され、このオアゲート５８に出力線５９は前記ア
ンドゲート５５および信号Ｋ_ioの反転信号_ioが
入力されているオアゲート６０に接続されてい
る。またアンドゲート５５の出力線６１は前記ト
ランジスタＮ５０，Ｐ５の各ゲートに接続されて
いる。上記オアゲート６０の出力線６２はアンド
ゲート５６に接続され、このアンドゲート５６の
出力線６３は前記トランジスタＰ５１のゲートに
接続されている。

信号ＢはトランジスタＮ５０の基板バイアス電
位を切り換えるための信号であり、この信号はイ
ンバータ６４を介してＮチヤネルMOSトランジ
スタＮ５１のゲートに入力されると共にこのトラ
ンジスタＮ５１と共にV₁印加点、アースとの間
に直列接続されているもう１個のＮチヤネル
MOSトランジスタＮ５２のゲートに直接入力さ
れる。そして上記両トランジスタＮ５１，Ｎ５２
の直列接続点から前記出力線５２が導びかれてい
る。

いま第５図において信号ＰがＨレベルになる
と、アンドゲート５５，５６の出力はともにＬレ
ベルとなる。このときのアンドゲート５５の出力
線６１の信号およびアンドゲート５６の出力線６
３の信号によつて、トランジスタＮ５０はオフ、
トランジスタＰ５０，Ｐ５１はオンする。信号Ｐ
がＨレベルの時、V₂は＋Ｅ（Ｖ）に設定されて
いるため、セグメント信号端子５０は＋Ｅ（Ｖ）
を出力し、この＋Ｅレベルがセグメント信号線
SL→キースイツチ→キー入力信号線KL→キー入
力端子４０なる径路で伝達され、この後、第４図
に示す回路によつてキー入力の検出が行なわれ
る。

信号Ｋ_ioはキー入力検出後のキーストローブ信
号Ｄの出力期間にのみＨレベルとなり、その他の
期間ではＬレベルであり、いまこの信号Ｋ_ioがＬ
レベルであればオアゲート５８の出力線５９には
セグメントの表示データである信号Ｓの反転信号
が出力される。このときオアゲート６０の出力
線６２はのレベルに依存せず、信号Ｋ_io によつ
てＨレベルに設定されている。したがつて信号Ｐ
がＬレベルであれば、アンドゲート５６の出力線
６３の信号はＨレベルとなり、トランジスタＰ５
１はオフする。一方、信号ＰがＬレベルであれ
ば、アンドゲート５５は出力線５９の信号を出
力するので、信号ＳがＨレベルであれば端子５０
にはV₂が、ＬレベルであればV₁レベルがそれぞ
れ表示信号として出力され、所望の表示を表示装
置３で実行される。

次に信号Ｋ_ioがＨレベルの場合には、ノアゲー
ト５３によつて信号Ｓの出力力線５９への出力が
禁止され、替わつてキーストローブ信号Ｄの反転
信号がアンドゲート５７を通じて出力線５９に
出力される。また信号Ｋ_ioがＨレベルの時に信号
Ｐの出力は禁止されているため、出力線５９の信
号はオアゲート６０、アンドゲート５６を介し
てトランジスタＰ５１のゲートに入力される。一
方、アンドゲート５５も信号を出力する。ここ
で信号Ｋ_io中はV₁は１／３Ｅ、V₂はＥに設定されるため、信号ＤがＬレベルであれば、トランジスタＰ
５０，Ｐ５１はオフ、トランジスタＮ５０はオン
し、セグメント信号端子５０には１／３Ｅのレベルが与えられる。信号ＤがＨレベルになると今度はト
ランジスタＰ５０，Ｐ５１がオン、トランジスタ
Ｎ５０がオフし、端子５０にはＥのレベルが与え
られる。

このように信号Ｋ_ioがＨレベルの期間中、セグ
メント信号端子５０→キーストローブ信号線KS
→キースイツチ→入力信号線KL→キー入力信号
端子４０なる径路でキーストローブ信号Ｄが伝達
される。そしてキーストローブ信号ＤがＬレベル
であれば、キー入力信号端子４０のレベルはトラ
ンジスタＮ５０とＮ４０のオン抵抗の比で決定さ
れ、このときのレベルは１／３ＥとＯとの中間レベルとなつて、前記Ｒ―Ｓフリツプフロツプ４２はセ
ツトされない。一方、信号ＤがＨレベルであれ
ば、上記端子４０のレベルはトランジスタＰ５０
のオン抵抗とトランジスタＰ５１のオン抵抗との
並列抵抗と、トランジスタＮ４０のオン抵抗との
抵抗比で決定されるが、トランジスタＰ５１のオ
ン抵抗はトランジスタＮ４０のオン抵抗よりも十
分に小さく設定されているため、端子４０のレベ
ルはほぼＥのレベルとなり、この場合にＲ―Ｓフ
リツプフロツプ４２はφ_ioのタイミングでセツト
される。

第６図は上記第５図回路で用いられ、信号装置
３を信号駆動るための表示信号のレベルV₁，V₂
を得るための回路の構成図である。この回路は通
常広く使用される液晶表示装置の駆動方式である
１／４デユーテイ、１／３プリバイアス方式における電
圧分割回路である。この回路は＋Ｅ（Ｖ）とグランド
との間に同一の抵抗値Ｒを有する４個の抵抗R₁
〜R₄を直列接続し、抵抗R₁とR₂との接続点、R₂
とR₃との接続点、R₃とR₄との接続点それぞれか
ら電位V₂，V₃，V₁を取り出すようにしたもので
ある。そしてＥとV₂間の抵抗R₁と並列にＰチヤ
ネルMOSトランジスタＰ６０を接続し、またV₁
とグランド間の抵抗R₄と並列にＮチヤネルMOS
トランジスタＮ６０を接続し、上記両トランジス
タＰ６０，Ｎ６０のゲートに信号＋_io＋を
入力するようにしたものである。

上記信号Ｗは液晶を交流駆動するためのいわゆ
る平均零電位印加のための電位の極性切り換え信
号であり、信号＋_io＋がＨレベルであれば
トランジスタＮ６０がオンして、 V₂＝２／３Ｅ V₃＝１／３Ｅ V₁＝Ｏとなり、これとは逆に信号＋_io＋がＬレベ
ルであればトランジスタＰ６０がオンして、 V₂＝Ｅ V₃＝２／３Ｅ V₁＝１／３Ｅとなる。なお、上記電位V₃はバツクプレート信
号用のものである。

第７図は上記のように構成された従来の電子式
卓上計算機の概略的な動作を示すフローチヤート
である。この計算機では次のようにして計算処理
が行なわれる。状態７０はキー待ちの状態であ
り、次のキー入力を待ち、過去のキー操作に対応
する結果を表示している。このときに、キー入力
検出信号Ｐが周期的にかつ時分割的にセグメント
信号とともにセグメント信号線SLに出力されて
いる。上記信号Ｐによつて前述のようにキー操作
が検出されると状態７１へ遷移する。この状態７
１では信号装置３は非表示状態となり、同時に信
号Ｋ_ioがＨレベルになつて、各セグメント信号回
路端子５０からキーストローブ信号Ｄが出力さ
れ、操作されキースイツチの判別を実行する。次
に操作されたキースイツチが数字キーが演算キー
かによつてそれぞれ状態７２および状態７３に遷
移し、それぞれの状態で置数、演算の処理を実行
する。なお、上記両状態７２，７３では原則とし
て、表示装置３は非表示状態に設定される。次に
状態７４に遷移し、この状態で操作されたキース
イツチに対する状態７２あるいは７３での処理結
果が表示される。そして表示が完了すると状態７
５へ遷移する。この状態７５ではキースイツチ操
作の継続の有無を判別し、継続している場合には
この状態にとどまり、継続していない場合には再
び状態７０に復帰する。

次に第８図のタイミングチヤートを用いて回路
動作を説明する。まず状態７０のキー待ち状態で
は、信号Ｋ_ioはＬレベルである。したがつて、セ
グメント信号端子５０は信号ＰがＬレベルの期間
t₂では表示セグメントに対応する表示信号を出力
し、表示装置３で数字表示が行なわれる。またこ
の時、いずれのキースイツチも操作されなければ
キー入力信号端子４０はフローテイング状態にあ
る。一方、信号ＰがＨレベルの期間t₁では、セグ
メント信号端子５０からは表示信号の出力が禁止
され、Ｈレベルの信号Ｐが出力される。この信号
ＰによつてキースイツチＫ１，Ｋ２，…Ｋ２７の
操作があるかをみている。すなわち、キースイツ
チが操作されていれば信号ＰはLSI１に入力し、
この信号Ｐが入力して所定の時間経過後にキース
トローブ信号D₁〜D₉がセグメント信号線LSI，
LSI２，…LSI９上にそれぞれ順次印加され、こ
れらのキーストローブ信号D₁〜D₉によつて操作
されたキースイツチがLSI１で判別される。第８
図中、キースイツチの操作開始から信号Ｋ_ioがＨ
レベルに立ち上るまでの期間t₃がキー入力検出期
間であり、上記キーストローブ信号D₁〜D₉の出
力期間、すなわち信号Ｋ_ioの期間t₄がキー判別期
間となる。上記期間t₄終了後に上記判別されたキ
ースイツチに対応する置数、演算処理が実行さ
れ、さらに表示処理が行なわれて第７図中の状態
７５に遷移し、ここで後処理が行なわれる。な
お、第８図中の端子４０における信号中の斜線を
付した部分は、端子５０からの表示信号が入力し
ていることを示す。

次に第５図中のトランジスタＮ５０の基板バイ
アス電位を切り換える意義について説明する。表
示装置３の各セグメントを駆動するトランジスタ
Ｐ５０，Ｎ５０それぞれの駆動能力は表示セグメ
ントを駆動するに必要な最小限に設定される。表
示装置駆動の点からみれば、トランジスタＰ５
０，Ｎ５０のオン抵抗Ｒ_P，Ｒ_Nは小さい方がよ
い。しかしながらキースイツチの操作期間（第８
図中のt₅の期間）がキー判別期間（t₄）後も継続し
ていたとすれば、LSI１は第７図中の状態７５に
とどまつて表示処理を実行し続ける。この状態７
５の時に他のキースイツチが同時に操作されてい
たとすると（キースイツチの多重操作）、前記第
６図に示す電圧分割回路では第９図に示すような
回路が形成される。第９図において５０_１，５０
_２，５０₃C，５０_９はそれぞれ異なるセグメン
ト信号端子、Ｐ５０_１，Ｐ５０_２，Ｐ５０_３，Ｐ
５０_９はそれぞれＰチヤネルMOSトランジス
タ、Ｎ５０_１，Ｎ５０_２，Ｎ５０_３，Ｎ５０_９は
それぞれＮチヤネルMOSトランジスタであり、
この回路は前記キー入力装置２内のキースイツチ
Ｋ１，Ｋ２，Ｋ３，Ｋ９が同時に操作された場合
に発生する。そして上記セグメント信号端子５０
_１，５０_２，５０_３，５０_９は同一キー入力信号
線KL１によつて接続されている。いまこのよう
な構成において、端子５０_９のみがV₂を、他の
端子５０_１，５０_２，５０_３がV₁をそれぞれ出
力しているような場合、すなわち、トランジスタ
Ｐ５０_９，Ｎ５０_１，Ｎ５０_２，Ｎ５０_３がオン
している場合、V₂とV₁との間には抵抗R₂，R₃間
の直流電流径路以外に、V₂→トランジスタＰ５
０_９→トランジスタＮ５０_１あるいはＮ５０_２あ
るいはＮ５０_３→V₁なる直流電流径路が存在
し、この径路はＲ_P＋Ｒ_Ｎ／３となる。したがつてV₂と V₁との間の全体的な抵抗R₁₂は次式のようにな
る。

R₁₂＝｛2R・（Ｒ_P＋Ｒ_Ｎ／３）｝／｛2R＋Ｒ_P＋Ｒ_Ｎ
／３｝このときV₂，V₁として１／３Ｅ、２／３Ｅのレベルが
正常に出力されるには2R〓R₁₂であればよく、した
がつて、2R≪Ｒ_P＋Ｒ_Ｎ／３を満足しなければならない。そして一般に（ｍ＋ｎ）個のキースイツチが
同時に操作され、このうちｍ個の端子５０がV₂
を、ｎ個の端子５０がV₁をそれぞれ出力してい
る場合には、 2R≪Ｒ_Ｐ／ｍ＋Ｒ_Ｎ／ｎを満足しなければならない。もし、この式を満足
しない場合、V₁＝１／３Ｅとなるべき時にV₁はＲとＲ_Ｐ／ｍ＋Ｒ_Ｎ／ｎの抵抗比で決定されるレベルになつてしまう。またV₂＝２／３Ｅの場合も同様である。そして V₂，V₁のレベルが正常に出力されないと、表示
装置３における表示もれや誤表示等の不具合が生
じてしまう。これを解決するには抵抗R₁〜R₄の
抵抗値Ｒを十分に小さく設定すればよいが、これ
は直接LSIの消費電流の増加と招き得策ではな
い。したがつてトランジスタＰ５０，Ｎ５０のオ
ン抵抗Ｒ_P，Ｒ_Nはともに、抵抗R₁〜R₄の抵抗値
Ｒに比較して十分大きくしておかねばならない。

このように従来では、トランジスタＰ５０，Ｎ
５０のオン抵抗Ｒ_P，Ｒ_Nは、表示中、キー操作な
しの場合には表示セグメントを駆動するために十
分小さくする必要があり、キー操作有りの場合に
は抵抗R₁〜R₄の抵抗値Ｒに比して十分大きくす
る必要があるという相反する要求を満足しなけれ
ばならない。これを実現するために、Ｒ_P，Ｒ_Nは
少なくとも表示セグメントが十分に駆動できる程
度に大きく設定し、キー操作有りの時の表示中に
おいてはトランジスタＮ５０のバツクゲートにＥ
のバイアスを与えることによつてV₂＝１／３Ｅの時のオン抵抗を大きくしている。一方、トランジスタ
Ｎ５０に関しては、第７図中の状態７０では信号
ＢをＬレベルに設定して、第５図中のトランジス
タＮ５１をオンさせ、出力線５３にV₁を出力さ
せる。このとき、トランジスタＮ５０のバツクゲ
ートバイアスは０であり、そのオン抵抗Ｒ_Nは十
分に小さく設定される。そしてこのとき、キース
イツチが操作されると、LSI１はキー入力検出期
間t₃を経て非表示状態のキーの判別の状態７１に
遷移する。この状態の遷移に同期して信号ＢがＨ
レベルに設定され、今度はトランジスタＮ５２が
オンしてトランジスタＮ５０のバツクゲート電位
は０（Ｖ）になる。これによりV₁＝１／３Ｅの時、トランジスタＮ５０は１／３Ｅのバツクゲートバイアスを受け、そのしきい値電圧が大となり、この結
果、そのオン抵抗Ｒ_Nは大きくなる。また信号Ｂ
は次のキー待ちの状態７０までＨレベルに保持さ
れる。なお第８図中の期間t₃中は、キースイツチ
の操作と表示の双方が存在する状態で、前述のよ
うなキースイツチの多重操作による表示の不具合
が生じる可能性があるが、t₃の期間は十分短かく
設定されているためにこのような不具合は生じな
い。したがつて後処理の状態７５における表示の
不具合は、トランジスタＮ５０にバツクゲートバ
イアスを与えることによつて解決される。

しかしながら、トランジスタＮ５０の駆動能力
は表示セグメントを駆動するに必要な最小限度に
設定されているため、このトランジスタＮ５０の
オン抵抗Ｒ_Nは、信号ＢのＨレベル期間中、非常
に大きなものとなり、LSI１製造時の製造パラメ
ータのぶれがあつた場合に表示セグメントを駆動
することができなくなる場合がある。そしてこれ
はトランジスタＮ５０のしきい値電圧が大であれ
ばある程顕著なものとなる。したがつてLSI製造
時のことを考えると、表示信号とキー信号とを共
通の端子（端子５０）から出力させる方式を採用
するLSIは、同方式を採用しないものに比較し
て、しきい値電圧等の製造パラメータに対する制
約がより厳しいものとなる。たとえばしきい値電
圧の許容範囲を通常のLSIのそれに比較して非常
に狭く規定したり、あるいは許容範囲を０（Ｖ）
側に平行移動させたりしなければならない。いず
れにせよ、これは製造留りの低下やLSIの製造コ
ストアツプにつながつてしまう。

これはキースイツチ操作有りの状態でかつ表示
状態である前記第７図中の状態７４，７５におい
て、V₂とV₁との間に抵抗R₂，R₃なる直流電流径
路以外にキー入力信号線KLを通して他の電流径
路が存在するためである。したがつて、この後者
の電流径路の発生を防げば、しきい値電圧の範囲
の制限、移動の必要性はなくなる。

この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、キー信
号を発生しこの信号をキー入力装置に与えて操作
されたたキースイツチを判別しこの判別結果に基
づいて所定の演算処理を行ないさらにこの演算結
果に応じた表示信号を容量性の表示装置の各セグ
メントに与える１チツプ集積化された演算処理装
置に設けられている、キー信号および表示信号出
力用の複数の各共通端子が、表示装置の表示期間
内の所定期間に高インピーダンス状態を有するよ
うにすることによつて、上記１チツプ集積化され
た演算処理装置の製造歩留りの低下、製造コスト
のアツプを防止することができる電子装置の入出
力信号制御方式を提供することにある。

以下図面を参照してこの発明の一実施例を説明
する。第１０図はこの発明に係る電子装置の入出
力信号制御方式を、従来と同様に電子式卓上計算
機に実施した場合の、前記第５図に示す従来回路
に対応するセグメント信号端子の周辺回路の回路
構成図であり、第５図と対応する箇所には同じ符
号を付してその説明は省略する。したがつて第５
図と異なる箇所のみを説明する。

第１０図においてオアゲート５８の出力線５９
はオアゲート６０に接続されていると共にもう１
個のオアゲート６５およびアンドゲート６６に接
続されている。上記オアゲート６５にはまた信号
Ｘが入力され、このオアゲート６５の出力線６７
はＰチヤネルMOSトランジスタＰ５０のゲート
に接続されている。また上記アンドゲート６６に
はキー入力検出信号Ｐの反転信号と信号Ｙとが
入力され、このアンドゲート６６の出力線６８は
ＮチヤネルMOSトランジスタＮ５０のゲートに
接続されている。またインバータ６４よびＮチヤ
ネルMOSトランジスタＮ５２のゲートには、前
記信号Ｂの代りに信号Ｋ_ioが入力されるようにな
つている。そしてすべての端子５０の周辺回路は
これと同じ構成になつている。

次に回路動作を第１１図のタイミングチヤート
および前記第７図に示すフローチヤートを用いて
説明する。まずLSI１が状態７０にあつてキー待
ち状態のとき、信号ＸはＬレベルになつていて、
オアゲート６２の出力線６７は出力線５９の信号
を出力する。一方、このとき信号ＹはＨレベルで
あり、信号ＰがＬレベルであればアンドゲート６
６の出力線６８は出力線５９の信号を出力し、信
号ＰがＨレベルであれば出力線６８はＬレベルと
なる。すなわち、キー待ち状態のときで信号Ｐが
Ｌレベルになる期間t₂では、トランジスタＰ５
０，Ｎ５０のいずれか一方がオンして端子５０か
らは信号Ｓに応じた表示信号が出力される。また
このとき、信号Ｋ_ioはＬレベルであるから、トラ
ンジスタＮ５２はオフ、トランジスタＮ５１がオ
ンし、信号線５２にはV₁が出力される。したが
つて、トランジスタＮ５０のソース・基板間の電
位差は０となり、このトランジスタＮ５０のオン
抵抗は小さく押さえられ、トランジスタＮ５０は
表示セグメントを十分に駆動することができる。

信号ＰがＨレベルになる期間t₁にあつては、ト
ランジスタＮ５０はオフ、Ｐ５１はオンしてい
る。一方、トランジスタ５０にあつては、そのゲ
ートには出力線５０の信号が入力されるため、こ
のトランジスタＰ５０はそのレベルに応じてオ
ン、オフの状態が定まる。ところで、信号ＰのＰ
のＨレベル期間t₁ではV₂はＥとなるから、トラン
ジスタＰ５０のオンオフにかかわらず端子５０か
らはＥレベルが出力される。

ここであるタイミングで一つのキースイツチが
操作されたとすると、キー入力検出信号Ｐによつ
てキー入力の検出が行なわれ、キー入力検出後、
信号Ｋ_ioがＨレベルになる。すると出力線５９に
はキーストローブ信号が出力され、一方、信号
Ｘ，ＹはまだそれぞれＬレベル、Ｈレベルに設定
されているので、オアゲート６５の出力線６７に
は信号チヤネルが出力され、さらにオアゲート
６０の出力線６２にも信号が出力される。ここ
で信号ＰはＬレベルであるから、アンドゲート６
６の出力線６８も信号が出力され、またアンド
ゲート５６の出力線６３にも信号が出力され
る。したがつて、キーストローブ信号ＤがＨレベ
ル期間中ではトランジスタＮ５０はオフ、Ｐ５
０，Ｐ５１はオンし、端子５０からはＥのレベル
が出力される。他方、キーストローブ信号ＤがＬ
レベルの期間では、トランジスタＮ５０はオン、
Ｐ５０，Ｐ５１はオフする。したがつて、このと
き、端子５０からはV₁すなわち１／３Ｅのレベルが出力される。これは信号Ｋ_ioのＨレベル期間中は、
前記第６図に示す回路によつて、V₁が１／３Ｅに、V₂ がＥにそれぞれ強制的に設定されるためである。
すなわち、キースイツチが操作されている場合に
は、信号Ｋ_ioのＨレベル期間中において、キース
トローブ信号ＤのＨレベル期間、端子５０からＥ
を出力し、信号ＤのＬレベル期間では端子５０か
ら１／３Ｅを出力するからである。ここで信号線５２に注目すると、トランジスタＮ５１はオフ、Ｎ５
２はオンであるから、信号線５２には０（Ｖ）が
出力され、このときトランジスタＮ５０では、
V₁＝１／３Ｅの時、ソース・基板間の電位差は１／３Ｅ
となる。したがつて、このトランジスタＮ５０のし
きい値電圧は、バツグゲートバイアス効果によつ
て、バツクゲートバイアスＯ（Ｖ）の場合にくら
べて大きくなつている。すなわち、この時のトラ
ンジスタＮ５０のオン抵抗Ｒ_Nは大きく設定され
る。これはキースイツチ操作時における消費電流
を低減するためであり、消費電流が問題とならな
い場合にはトランジスタＮ５０の基板電位は常時
V₁に設定してもよい。

次に状態７４の表示処理期間、すなわち第１１
図中の非表示期間t₁₃から状態７４の後処理期
間、すなわち表示期間t₁₄に遷移すると、信号
Ｘ，Ｙはそれぞれ所定周期の矩形波となり、両信
号Ｘ，Ｙ間には、信号ＸがＬレベルで信号ＹがＨ
レベルとなる期間t₁₀、信号Ｘ，Ｙが共にＬレベ
ルとなる期間t₁₁、信号Ｘ，Ｙが共にＨレベルと
なる期間t₁₂それぞれが存在する。

まず上記t₁₁の期間では、アンドゲート６６は
信号Ｙによつて禁止されてその出力線６８の信号
はＬレベルとなり、トランジスタＮ５０は信号Ｓ
とは無関係にオフしている。一方、信号ＸもＬレ
ベルであるから、オアゲート６５の出力線６７に
は信号が出力れ、したがつて、トランジスタＰ
５０は信号Ｓのレベルによつて、オン、オフのう
ずれか一方の状態となる。すなわち、信号ＳがＨ
レベルであれば、端子５０からはV₂レベルが出
力れ、信号ＳがＬレベルであれば端子５０からは
いずれのレベルも出力されず高インピーダンス状
態となる。

次にt₁₂の期間では、オアゲート６５はＨレベ
ルとなつている信号Ｙによつて禁止され、その出
力線６７の信号はＨレベルとなり、したがつてト
ランジスタＰ５０はオフしている。一方、アンド
ゲート６６の出力線６８には信号が出力され、
信号ＳがＬレベルであればトランジスタＮ５０が
オンして端子５０からはV₁レベルが出力れ、信
号ＳがＨレベルであればトランジスタＮ５０はオ
フして端子５０からはいずれのレベルも出力され
ず高インピーダンス状態となる。

またt₁₀の期間では前述のキー待ちの状態７０
と同じで、信号ＳがＨレベルであれば、トランジ
スタＰ５０がオンして端子５０からはV₂レベル
が出力れ、信号ＳがＬレベルであれば、トランジ
スタＮ５０がオンして端子５０からはV₁レベル
が出力される。

すなわち期間t₁₁では、トランジスタＰ５０の
みが動作可能な状態にあつて、V₁レベルを出力
制御するトランジスタＮ５０はオフし、端子５０
からはV₂レベルのみが出力可能である。また、
期間t₁₂では、トランジスタＮ５０のみが動作可
能な状態にあつて、V₂レベルを出力制御するト
ランジスタＰ５０はオフし、端子５０からはV₁
レベルのみが出力可能である。これは、期間t₁₁
では、表示装置３の各表示セグメントはV₂レベ
ルのみをスタテイツクに保持するが、V₁レベル
はセグメントの容量によつてダイナミツクに保持
される。一方、期間t₁₂では、各表示セグメント
はV₁レベルのみをスタテイツクに保持するが、
V₂レベルはセグメントの容量によつてダイナミ
ツクに保持される。ここでV₁，V₂のいずれか一
方のレベルがダイナミツクに保持されている期間
に、バツクプレート信号のレベルが変化すれば、
液晶素子を用いた表示装置３は等価的に容量とし
て作用するから、バツクプレート信号のレベルと
のカツプリングによつて端子５０のレベルは変化
してしまう。なお、表示セグメントがV₂レベル
をダイナミツクに保持している期間中にV₂が２／３ＥからＥに変化する場合、この変化時にはトランジ
スタＰ５０はオンしていないから、このセグメン
トは２／３Ｅのレベルを保持したままでありＥのレベルに遷移しない。上記端子５０のレベル変化ある
いは同端子５０のレベルが所望のタイミングで変
化し得ないことは表示に悪影響を与えるために望
しくない。したがつてこれを防ぐために、端子５
０のレベルあるいはバツクプレート信号のレベル
が変化する時に期間t₁₀を設けている。ここで信
号線５３に注目すると、信号Ｋ_ioはＬレベルであ
るから信号線５２にはV₁レベルが出力され、ト
ランジスタＮ５０の基板・ソース間の電位差はＯ
となつて、トランジスタＮ５０はバツクゲートバ
イアス効果を受けずそのオン抵抗は小さなものと
なる。このとき、キースイツチの多重操作があつ
たとすると、前記第６図に示す電圧分割回路にお
けるV₂とV₁との間の定常的な直流電流径路は、
抵抗R₂，R₃による径路のみであるから、従来の
ようにV₁，V₂のレベルに異常は生じない。な
お、各期間t₁₀のみにおいては従来のようにキー
入力信号線KLを介してV₂とV₁との間に直流電流
径路が形成されるのが、この期間t₁₀は他の期間
t₁₁，t₁₂にくらべて短かいものであるために表示
に悪影響を与えることはない。

このように上記実施例では、共通端子を表示期
間内の所定期間に高インピーダンス状態とするこ
とによつて、不要な直流電流径路が形成されない
ようにしたものであり、このためにしきい値電圧
の許容範囲を狭く規定したりまた平行移動させた
りする必要なく、通常のLSIと同様の製造パラメ
ータ許容範囲を確保することができる。したがつ
て高い製造歩留りを期待することができる。

なお、この発明は上記実施例に限定されるもの
ではなく、たとえば信号Ｘ，Ｙはすべての端子５
０に関してすべて共通である場合について説明し
たが、これは信号Ｘ，Ｙの間に期間t₁₀を考慮し
たＸ＝なる関係を導入し、さらに各端子毎に異
なるタイミングを有する信号Ｘを与え、ある期間
では一つの端子５０のみがあるレベルを出力し、
この時他の端子５０はすべて高インピーダンス状
態に設定され、次の期間では上記とは異なる一つ
の端子５０のみからレベルを出力させるようにし
てもよい。この場合には端子５０が時分割的に高
インピーダンス状態を有することになり、上記実
施例を同様に不要な直流電流径路の形成が防止さ
れる。

以上説明したようにこの発明によれば、セグメ
ント選択式で容量性の表示装置と、複数のキース
イツチをマトリツクス状に配置したキー入力装置
と、キー信号を発生しこの信号を上記キー入力装
置に与えて操作されたキースイツチを判別しこの
判別結果に基づいて所定の演算処理を行ないさら
にこの演算結果に応じた表示信号を上記表示装置
の各セグメントに与える１チツプ集積化された演
算処理装置とを具備し、上記キー信号および表示
信号を上記演算処理装置に設けられた複数の各共
通端子から出力するようにした電子装置におい
て、上記表示装置の表示期間内の所定期間に上記
各共通端子が高インピーダンス状態を有するよう
にしたことによつて、１チツプ集積化された演算
処理装置の製造パラメータの許容範囲を確保して
不要な直流電流の発生を防止でき、もつて演算処
理装置の製造歩留りの低下、製造コストのアツプ
を防止することができる電子装置の入出力信号制
御方式を提供することができる。

【図面の簡単な説明】

第１図は従来の電子式卓上計算機のブロツク構
成図、第２図ないし第６図は上記計算機の各部分
の詳細図、第７図は同計算機の概略的な動作を示
すフローチヤート、第８図は同計算機の動作を示
すタイミングチヤート、第９図は同計算機におけ
るキースイツチの多重操作時の回路図、第１０図
はこの発明の一実施例の回路構成図、第１１図は
同実施例回路の動作を示すタイミングチヤートで
ある。１…LSI、２…キー入力装置、３…表示装置、
KS…キーストローブ線、KL…キー入力信号線、
SL…セグメント信号線、BL…バツクプレート信
号線、４０…キー入力信号端子、４２…Ｒ―Ｓフ
リツプフロツプ、５０…セグメント信号端子、５
３…ノアゲート、５４，６４…インバータ、５
６，５７，６６…アンドゲート、５８，６０，６
５…オアゲート、Ｎ４０，Ｎ５０，Ｎ５１，Ｎ５
２，Ｎ６０…ＮチヤネルMOSトランジスタ、Ｐ
５０，Ｐ５１，Ｐ６０…ＰチヤネルMOSトラン
ジスタ、R₁〜R₄…抵抗。

Claims

【特許請求の範囲】１セグメント選択式で容量性の表示装置と、複
数のキースイツチをマトリクス状に配置したキー
入力装置と、キー信号を発生しこの信号を上記キ
ー入力装置に与えて操作されたキースイツチを判
別しこの判別結果に基づいて所定の演算処理を行
ないさらにこの演算結果に応じた表示信号を上記
表示装置の各セグメントに与える１チツプ集積化
された演算処理装置とを具備し、上記キー信号お
よび表示信号を上記演算処理装置に設けられた複
数の各共通端子から出力するようにした電子装置
において、上記表示装置の表示期間内の所定期間
に上記各共通端子が高インピーダンス状態を有す
ることを特徴とする電子装置の入出力信号制御方
式。２前記複数の各共通端子にはスイツチ素子を介
して異なる二つの電位が与えられるようになつて
おり、この両電位それぞれを時分割的に一つの共
通端子に与えない期間を設けることによつて高イ
ンピーダンス状態を得るようにした特許請求の範
囲第１項に記載の電子装置の入出力信号制御方
式。３前記複数の共通端子が時分割的に高インピー
ダンス状態を有する特許請求の範囲第１項に記載
の電子装置の入出力制号制御方式。