KR100294009B1 - 아날로그 및 디지탈 겸용포트 - Google Patents
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Abstract
본 발명은 액정디스플레이 판넬을 구동하기 위한 세그먼트와 콤온 출력포트로만 사용하는 아날로그 출력포트를 통상적인 디지탈 입력이나 출력포트 및 테스트를 위한 디지탈 입력이나 출력포트로도 사용할 수 있는 아날로그 및 디지탈 겸용포트에 관한 것이다.
이를 위하여 아날로그 모드인지 디지탈 모드인지를 가르키는 아날로그/디지탈 선택 레지스터, 아날로그 모드시 아날로그 데이타를 출력하는 아날로그 출력버퍼회로, 디지탈 모드시 디지탈 입력 또는 출력을 가르키는 입력/출력선택 레지스터, 디지탈 출력모드시 디지탈 데이타를 출력하는 디지탈 출력버퍼회로, 디지탈 입력모드시 디지탈 데이타가 입력되는 트라이-스테이트 버퍼로 구성된 아날로그 및 디지탈 겸용포트이다.
Description
제1도는 아날로그 포트로만 사용할 수 있는 종래의 회로도,
제2도는 본 발명에 따라 아날로그포트와 디지탈포트 모두로 사용할 수 있는 실시예이다.
본 발명은 아날로그 및 디지탈 겸용포트에 관한 것으로서, 특히 액정디스플레이 판넬을 구동하기 위한 마이크로 콘트롤러에 있어 아날로그 출력포트를 아날로그 출력포트 및 디지탈 입력 또는 출력포트로도 사용할 수 있는 아날로그 및 디지탈 겸용 포트에 관한 것이다.
액정디스플레이 판넬을 구동하기 위한 마이크로 콘트롤러의 LCD 콘트롤러/드라이브는 디스플레이 데이타를 저장하기 위한 디스플레이 램(RAM), 콤온 출력포트(Common Output Port), 세그먼트 출력포트(Segment Output Port) 및 다수의 전압공급 소스로 구성된다.
예를들어 16디지트 액정디스플레이 판넬을 구동하기 위해서 LCD 콘트롤러/드라이버는 디스플레이 RAM, 4개의 콤온 출력포트들, 32개의 세그먼트 출력포트들 및 6개의 공급전압(VLC0~VLC5)으로 구성된다.
일반적으로 액정디스플레이 판넬을 구동하기 위한 아날로그 출력포트인 상기의 세그먼트 출력포트들 및 콤온 출력포트들은 액정디스플레이 판넬을 구동하는 디지트의 수가 많을 수록 또는 높은 해상도의 캐릭터를 지원해 주기 위해서 많은 수의 아날로그 출력포트들이 요구된다.
그러나 액정디스플레이 판넬을 구동하기 위한 마이크로 콘트롤러에 있어 상기의 아날로그 출력포트들 이외에 많은 수의 다른 디지탈 전용의 핀들 및 테스트를 위한 테스터용의 디지탈 핀들이 필요하다.
따라서 상기의 아날로그 출력핀들의 수의 증가로 인하여 반도체 칩의 패드수가 증가하게 되어 핀수가 많은 패키지를 사용하여야 하므로 반도체 칩의 면적도 커지게 되므로 원가상승의 요인이 되는 문제점을 가지고 있다.
따라서 본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여 아날로그 출력포트로만 사용하는 포트들을 통상의 디지탈 압력이나 출력포트로도 사용할 수 있는 아날로그 및 디지탈 겸용포트를 제공함에 있다.
본 발명의 다른 목적은 상기의 디지탈 입력이나 출력포트를 반도체 칩의 정상동작을 검증하기 위한 테스트 핀으로 사용함으로써 테스트를 용이하게 할 수 있으며 테스트 시간을 절약함으로써 반도체 칩의 원가를 낮출 수 있는 아날로그 및 디지탈 겸용포트를 제공함에 있다.
상기 목적들을 달성하기 위하여 본 발명인 아날로그 및 디지탈 겸용포트는 중앙처리장치의 데이타버스 및 주소버스를 통하여 아날로그 모드인지 디지탈 모드인지를 가르키는 제 1 선택신호를 발생하는 아날로그/디지탈 선택 레지스터 수단, 상기의 제 1 선택신호와 디스플레이 램데이타를 수신하여 상기의 제 1 선택신호가 논리값 로우인 경우 아날로그 데이타를 출력하며 상기의 제 1 선택신호가 논리값 하이인 경우 하이임피던스를 출력하는 아날로그출력 버퍼 수단, 중앙처리장치의 데이타버스 및 주소버스를 통하여 디지탈 모드시 입력 또는 출력인지를 가르키는 제 2 선택신호를 발생하는 입력/출력 선택 레지스터 수단, 상기의 제 1 선택신호, 제 2 선택신호 및 디지탈 출력데이타를 수신하여 상기의 제 1 선택신호가 논리값 로우이거나 상기의 제 2 선택신호가 논리값 로우인 경우 하이임피던스를 출력하며 상기의 제 1 선택신호가 논리값 하이이고 상기의 제 2 선택신호가 논리값 하이인 경우 디지탈 출력데이타를 출력하는 디지탈 출력버퍼수단, 상기의 제 1 선택신호 및 제 2 선택신호를 수신하여 제 1 제어신호를 발생하는 디지탈 입력제어신호 발생수단 및 상기의 제 1 제어신호에 따라 디지탈 입력모드의 경우 디지탈 입력데이타를 출력하는 트라이-스테이트 버퍼수단을 구비한 것을 특징으로 한다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제 1 도는 액정디스플레이 판넬을 드라이브하기 위한 아날로그 출력포트인 세그먼트 출력포트 또는 콤온 출력포트로만 사용할 수 있는 종래의 아날로그 출력포트로서 세그먼트 출력포트인 경우 드레인, 게이트, 소스를 가진 P모스트랜지스터 P1, N모스트랜지스터 N1의 게이트 입력으로서 디스플레이 램데이타인 세그먼트 데이타가 입력되며 콤온 출력포트인 경우 콤온 데이타가 입력된다. P모스트랜지스터 P1의 소스에는 각각 트랜스미션 게이트 T1, T2, T3의 출력과 연결되어 있고 트랜스미션 게이트 입력으로는 각각 VLC0~VLC2가 입력된다. N모스트랜지스터 N1의 소스에는 각각 트랜스미션 게이트 T4, T5, T6의 출력과 연결되어 있고 트랜스미션 게이트 입력으로는 각각 VLC3~VLC5가 입력된다. P모스트랜지스터 P1의 드레인과 N모스트랜지스터 N1의 드레인은 공통으로 연결되어 아날로그 출력신호인 세그먼트 구동신호나 콤온 구동신호인 OUT신호를 출력한다. 마이크로 콘트롤러의 LCD 콘트롤러/드라이버회로는 VLC0~VLC5의 전압공급소스를 제공하며 VLC0는 5V, VLC1은 4V, VLC2는 3V, VLC3는 2V, VLC4는 1V, VLC5는 0V의 전압을 갖으며 트랜스미션 게이트 T1~T6의 제어신호 1~6에 따라 아날로그 출력포트인 OUT 출력신호는 0V, 1V, …, 5V의 전압을 갖게된다.
제 2 도는 본 발명을 수행하는 구체적인 실시예의 도면으로서, 아날로그 및 디지탈 겸용포트는 중앙처리장치 10의 데이타버스 및 주소버스를 통하여 중앙처리장치 10으로 부터의 데이타가 기록되는 아날로그/디지탈 선택 레지스터 20, 입력/출력 선택 레지스터 30, 디지탈 출력모드시 디지탈 데이타를 래치하기 위한 출력데이타 래치회로 40, 아날로그 모드시 디스플레이 램데이타를 수신하여 아날로그 데이타를 출력하는 아날로그출력 버퍼회로 50, 디지탈 출력모드시 출력데이타 래치회로 40의 출력인 출력데이타를 수신하여 출력하는 디지탈 출력버퍼회로 80, 디지탈 입력모드시 디지탈 입력모드를 제어하기 위한 디지탈 입력제어신호 발생회로 90 및 트라이-스테이트 입력버퍼 100으로 구성되어 있다.
아날로그/디지탈 선택 레지스터 20, 입력/출력 선택 레지스터 30은 1비트의 데이타를 저장하는 레지스터로서 통상적인 플립플롭으로 구성되어 있으며 아날로그/디지탈 선택 레지스터 20, 입력/출력 선택 레지스터 30, 출력데이타 래치회로 40은 초기화를 위해 리세트신호가 입력된다.
아날로그 출력버퍼 회로 50은 아날로그/디지탈 선택 레지스터 20의 출력인 제 1 선택신호와 디스플레이 램데이타를 수신하여 제 1 게이트 제어신호 A, 제 2 게이트 제어신호 B를 출력하는 아날로그데이타 패스회로 60과 제 1 도에 도시한 아날로그 출력포트 70으로 구성되어 있다.
아날로그데이타 패스회로 60은 제 1 인버터 51, 제 1 낸드게이트 52, 제 1 노아게이트 53으로 구성되어 있다. 아날로그/디지탈 선택 레지스터 20의 출력인 제 1 선택신호는 제 1 인버터 51의 입력과 제 1 노아게이트 53의 하나의 입력단자에 연결되어 있으며 디스플레이 램데이타인 입력신호는 제 1 낸드게이트 52의 하나의 입력단자와 제 1 노아게이트 53의 다른 입력단자에 연결되어 있으며 제 1 인버터 51의 출력은 제 1 낸드게이트 52의 다른 입력단자에 연결되어 있다. 제 1 낸드게이트 52, 제 1 노아게이트 53은 제 1 게이트 제어신호 A, 제 2 게이트 제어신호 B를 출력한다.
아날로그 출력포트 70은 제 1 도에 도시된 바와 같으나 다만 P모스트랜지스터 P2와 N모스트랜지스터 N2의 게이트 입력으로서 각각 A,B 신호가 입력되며 P모스트랜지스터 P2, N모스트랜지스터 N2의 드레인들은 공통으로 연결되어 OUT1 신호를 출력하며 OUT1 출력신호는 패드 110에 연결되어 있다.
디지탈 출력버퍼회로 80은 제 2 인터버 81, 제 3 인버터 82, 제 2 낸드게이트 83, 제 2 노아게이트 84, 드레인, 게이트, 소스를 가진 P모스트랜지스터 P3, N모스트랜지스터 N3로 구성되어 있다.
상기의 제 1 선택신호는 제 2 인버터 81의 입력과 제 2 낸드게이트 83의 하나의 입력단자에 연결되어 있으며 입력/출력 선택 레지스터 30의 출력인 제 2 선택신호는 제 3 인버터 82의 입력과 제 2 낸드게이트 83의 다른 입력단자에 연결되어 있으며, 출력데이타 래치회로 40의 출력신호인 디지탈 출력데이타는 각각 제 2 낸드게이트 83의 또 다른 입력단자와 제 2 노아게이트 84의 하나의 입력단자에 연결되어 있다.
제 2 인버터 81의 출력은 제 2 노아게이트 84의 다른 입력단자에 연결되어 있고 제 3 인버터 82의 출력은 제 2 노아게이트 84의 또 다른 입력단자에 연결되어 있다. 제 2 낸드게이트 83, 제 2 노아게이트 84는 각각 제 3 게이트 제어신호 C, 제 4 게이트 제어신호 D를 출력한다.
P모스트랜지스터 P3, N모스트랜지스터 N3의 게이트들은 각각 상기의 제 3 게이트 제어신호 C, 제 4 게이트 제어신호 D에 연결되어 있으며 P모스트랜지스터 P3의 소스는 Vdd 전압에 연결되어 있고 N모스트랜지스터 N3의 소스는 Vss 전압에 연결되어 있고 P모스트랜지스터 P3의 드레인과 N모스트랜지스터 N3의 드레인은 공통으로 연결되어 OUT2를 출력하며 OUT2 신호는 패드 110에 연결되어 있다.
디지탈 입력제어신호 발생회로 90은 제 4 인버터 91, 제 3 낸드게이트 92로 구성되어 있다.
상기 제 1 선택신호는 제 3 낸드게이트 92의 하나의 입력단에 연결되어 있으며 상기의 제 2 선택신호는 제 4 인버터 91의 입력단에 연결되어 있고 제 4 인버터 91의 출력은 제 3 낸드게이트 92의 다른 입력단에 연결되어 있으며 제 3 낸드게이트 92는 제 1 제어신호 E를 출력한다. 트라이-스테이트 버퍼 100의 입력단자는 패드 110에 연결되어 있으며 디지탈 입력데이타를 출력한다.
상술한 제 2 도의 구성에 의거 본 발명인 아날로그 및 디지탈 겸용포트의 동작은 다음과 같다.
아날로그/디지탈 선택 레지스터 20, 입력/출력 선택 레지스터 30, 출력데이타 래치회로 40은 중앙처리장치 10의 데이타버스와 주소버스를 통하여 데이타가 기록된다.
아날로그/디지탈 선택 레지스터 20의 데이타가 로우논리값인 경우 제 1 선택신호는 로우논리값을 출력하며 제 1 인버터 51의 출력은 하이가 되어 아날로그 데이타 패스회로 60의 출력인 제 1 게이트 제어신호 A, 제 2게이트 제어신호 B는 디스플레이 램데이타의 반전된 데이타를 갖게된다.
상기의 로우논리값을 갖는 제 1 선택신호에 의해 디지탈 출력버퍼회로 80의 제 2 낸드게이트 83의 출력인 제 3 게이트 제어신호 C는 하이논리값을 갖게되고, 제 2 인버터 81의 출력은 하이가 되어 제 2 노아게이트 84의 출력인 제 4 게이트 제어신호 D는 로우논리값을 갖게 되어 P3, N3 트랜지스터들은 오프되어 OUT2 출력은 하이임피던스가 된다.
디지탈 입력제어신호 발생회로 90의 출력인 제 1 제어신호 E는 상기의 로우논리값을 갖는 제 1 선택신호에 의해 하이논리값을 갖게 되어 디지탈 입력 버퍼인 트라이-스테이트 버퍼 100은 디스에이블(Disable)되어 트라이-스테이트 버퍼의 출력은 하이임피던스가 된다.
따라서, 아날로그 출력포트 70의 출력인 OUT1은 상술한 제 1 도의 동작과 동일하게 T1~T6의 트랜스미션 게이트의 제어신호에 따라 0V~5V의 아날로그 출력인 세그먼트 또는 콤온 데이타를 출력하며 패드 110을 통하여 액정디스플레이 판넬을 구동하기 위한 세그먼트 또는 콤온 데이타를 출력하게 되어 본 발명인 아날로그 및 디지탈 겸용포트는 아날로그 출력포트로만 사용된다.
아날로그/디지탈 선택 레지스터 20이 하이논리값을 가지며 입력/출력 선택 레지스터 30이 로우논리값인 경우에는 제 1 선택신호는 하이이고 제 2 선택신호는 로우가 되므로 아날로그 데이타 패스회로 60의 출력인 제 1 게이트 제어신호 A, 제 2 게이트 제어신호 B는 각각 하이논리값과 로우논리값을 출력하여 아날로그 출력포트 70의 P2, N2 트랜지스터들은 오프되어 아날로그 출력포트 70의 출력인 OUT1은 하이임피던스가 된다. 즉 아날로그 출력버퍼회로 50의 출력인 OUT1은 하이임피던스가 된다.
디지탈 출력버퍼회로 80의 제 3 게이트 제어신호 C, 제 4 게이트 제어신호 D는 각각 하이논리값과 로우논리값이 되므로 P3, N3 트랜지스터들이 오프되어 디지탈 출력버퍼회로 80의 출력인 OUT2는 하이임피던스가 된다. 디지탈 입력 제어신호 발생회로 90의 출력인 제 1 제어신호 E는 로우논리값을 출력하므로 디지탈 입력버퍼인 트라이-스테이트버퍼 100은 인에이블(enable)되어 패드 110으로 부터 디지탈 입력데이타가 입력될 수 있다. 즉 본 발명인 아날로그 및 디지탈 겸용포트는 디지탈 입력포트로 사용될 수 있으므로 통상적인 입력포트나 테스트를 위한 인스트럭션(Instruction)입력포트로 사용할 수 있다.
아날로그/디지탈 선택 레지스터 20이 하이논리값을 가지며 입력/출력 선택 레지스터 30이 하이논리값인 경우에는 제 1 선택신호는 하이이고 제 2 선택신호는 하이가 되므로 아날로그 데이타 패스회로 60의 출력인 제 1 게이트 제어신호 A, 제 2 게이트 제어신호 B는 각각 하이논리값과 로우논리값을 출력하여 아날로그 출력포트 70의 P2, N2 트랜지스터들이 오프되므로 아날로그 출력포트 70의 출력인 OUT1은 하이임피던스가 된다. 즉 아날로그 출력버퍼회로 50의 출력은 하이임피던스가 된다.
디지탈 입력제어신호 발생회로 90의 출력인 제 1 제어신호 E는 하이논리값이 되어 디지탈 입력버퍼인 트라이-스테이트버퍼 100은 디스에이블(Disable)되어 트라이-스테이트버퍼 100의 출력은 하이임피던스가 된다. 디지탈 출력 버퍼회로 80의 제 3 게이트 제어신호, C, 제 4 게이트 제어신호 D는 출력데이타 래치회로 40에 기록된 디지탈 출력데이타의 반전된 데이타가 되므로 디지탈 출력버퍼회로 80의 P3, N3 트랜지스터의 출력인 OUT2는 디지탈 데이타를 출력하여 패드 110을 통하여 외부로 디지탈 데이타를 출력한다. 즉 본 발명인 아날로그 및 디지탈 겸용포트는 디지탈 출력포트로 사용될 수 있으므로 램에 저장된 데이타들의 연산결과를 출력데이타 래치회로에 저장하고 저장된 디지탈 데이타를 출력하여 램에 저장된 데이타들이 올바르게 기록되었는지를 테스트할 수 있다.
상술한 바와 같이 본 발명인 아날로그 및 디지탈 겸용포트는 액정디스플레이 판넬을 구동하기 위한 세그먼트나 콤온 출력포트로만 사용하는 아날로그 출력포트를 통상적인 디지탈 입력이나 출력포트 및 테스트를 위한 디지탈 입력이나 출력포트로도 사용할 수 있도록 함으로써 테스트를 용이하게 함은 물론 반도체 칩의 패드 수의 감소 및 적은 핀 수의 패키지를 사용할 수 있다.
본 발명에 따른 실시예에 있어서 사용된 각 구성요소들과 동일한 기능을 가지며 다르게 변형된 구성요소들을 사용하는 것은 본 발명의 기술분야에 있어서 통상의 지식을 가진자에게는 용이한 것이다.
Claims (6)
- 중앙처리장치의 데이타버스 및 주소버스를 통하여 아날로그 모드인지 디지탈 모드인지를 가르키는 제 1 선택신호를 발생하는 아날로그/디지탈 선택 레지스터 수단; 상기의 제 1 선택신호와 디스플레이 램데이타를 수신하여 상기의 제 1 선택신호가 논리값 로우인 경우 아날로그 데이타를 출력하며 상기의 제 1 선택신호가 논리값 하이인 경우 하이임피던스를 출력하는 아날로그 출력 버퍼수단; 중앙처리장치의 데이타버스 및 주소버스를 통하여 디지탈 모드시 입력 또는 출력인지를 가르키는 제 2 선택신호를 발생하는 입력/출력 선택 레지스터 수단; 상기의 제 1 선택신호, 제 2 선택신호 및 디지탈 출력데이타를 수신하여 상기의 제 1 선택신호가 논리값 로우이거나 상기의 제 2 선택신호가 논리값 로우인 경우 하이임피던스를 출력하며 상기의 제 1 선택신호가 논리값 하이이고 상기의 제 2 선택신호가 논리값 하이인 경우 디지탈 출력데이타를 출력하는 디지탈 출력버퍼수단; 상기의 제 1 선택신호 및 제 2 선택신호를 수신하여 제 1 제어신호를 발생하는 디지탈 입력제어신호 발생수단; 및 상기의 제 1 제어신호에 따라 디지탈 입력모드의 경우 디지탈 입력데이타를 출력하는 트라이-스테이트버퍼수단을 구비한 것을 특징으로 하는 아날로그 및 디지탈 겸용포트.
- 제1항에 있어서, 디지탈 출력데이타를 출력하기 위해 중앙처리장치의 데이타버스 및 주소버스를 통하여 디지탈 출력데이타를 저장하기 위한 출력데이타 래치회로를 더 구비한 것을 특징으로 하는 아날로그 및 디지탈 겸용포트.
- 제1항 또는 제2항에 있어서, 상기의 아날로그 출력버퍼수단은 상기의 제 1 선택신호와 디스플레이 램데이타를 수신하여 제 1 게이트 제어신호 및 제 2 게이트 제어신호를 발생하며 상기의 제 1 선택신호가 논리값 로우인 경우 상기의 제 1 게이트 제어신호와 제 2 게이트 제어신호는 반전된 디스플레이 램데이타를 출력하며 상기의 제 1 선택신호가 논리값 하이인 경우 상기의 제 1 게이트 제어신호는 논리값 하이를 출력하고, 상기의 제 2 게이트 제어신호는 논리값 로우를 출력하는 아날로그 데이타 패스회로 및 상기의 제 1 게이트 제어신호와 제 2 게이트 제어신호를 수신하여 아날로그 모드인 경우 아날로그 데이타를 출력하며 디지탈 모드인 경우 하이임피던스를 출력하는 아날로그 출력포트로 구성된 것을 특징으로 하는 아날로그 및 디지탈 겸용포트.
- 제3항에 있어서, 상기의 아날로그 데이타 패스회로는 상기의 제 1 선택신호를 수신하여 이를 반전하는 제 1 인버터, 상기의 디스플레이 램데이타를 수신하는 제 1 입력과 상기의 제 1 인버터의 출력과 연결된 제 2 입력을 가진 제 1 낸드게이트, 상기의 제 1 선택신호를 수신하는 제 1 입력과 상기의 디스플레이 램데이타를 수신하는 제 2 입력을 가진 제 1 노아게이트로 구성된 것을 특징으로 하는 아날로그 및 디지탈 겸용포트.
- 제1항 또는 제2항에 있어서, 상기의 디지탈 출력버퍼수단은 상기의 제 1 선택신호를 수신하는 제 1 입력, 상기의 제 2 선택신호를 수신하는 제 2 입력, 상기의 디지탈 출력데이타를 수신하는 제 3 입력을 가진 제 2 낸드게이트, 상기의 제 1 선택신호를 수신하여 이를 반전시키는 제 2 인버터, 상기의 제 2 선택신호를 수신하여 이를 반전시키는 제 3 인버터, 상기의 제 2 인버터의 출력을 수신하는 제 1 입력, 상기의 제 3 인버터 출력을 수신하는 제 2 입력, 상기의 디지탈 입력데이타를 수신하는 제 3 입력을 가진 제 2 노아게이트, 상기의 제 2 낸드게이트의 출력이 P모스트랜지스터 게이트에 연결되어 있고 P모스트랜지스터의 소스는 제 1 전압에 연결되어 있으며 상기의 제 2 노아게이트의 출력이 N모스트랜지스터의 게이트에 연결되어 있고 N모스트랜지스터의 소스는 제 2 전압에 연결되어 있으며 상기의 P모스, N모스트랜지스터의 드레인은 공통으로 연결되어 패드로 출력하는 것을 특징으로 하는 아날로그 및 디지탈 겸용포트.
- 제1항 또는 제2항에 있어서, 상기의 디지탈 입력제어신호 발생수단은 상기의 제 2 선택신호를 수신하여 이를 반전하는 제 4 인버터, 상기의 제 4 인버터의 출력을 수신하는 제 1 입력과 상기의 제 1 선택 신호를 수신하는 제 2 입력을 가진 제 3 낸드 게이트로 구성된 것을 특징으로 하는 아날로그 및 디지탈 겸용포트.
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| KR100379417B1 (ko) * | 2000-03-30 | 2003-04-10 | 엘지전자 주식회사 | Ｌｃｄ 모니터의 입력신호 선택 제어장치 및 방법 |
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1994
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