JPH10134591A - ダィナミックレジスタを含む半導体集積回路 - Google Patents
ダィナミックレジスタを含む半導体集積回路Info
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- JPH10134591A JPH10134591A JP8285154A JP28515496A JPH10134591A JP H10134591 A JPH10134591 A JP H10134591A JP 8285154 A JP8285154 A JP 8285154A JP 28515496 A JP28515496 A JP 28515496A JP H10134591 A JPH10134591 A JP H10134591A
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- G11C—STATIC STORES
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【課題】映像信号処理用いる多数のレジスタを含む半導
体集積回路の構成に関し、回路規模の縮小と低消費電力
化、テスト時間の短縮を図ることを目的とする。 【解決手段】本発明のダィナミックレジスタを含む半導
体集積回路は、ダィナミック型非スキャンレジスタとダ
ィナミック型スキャンレジスタとが複数段少なくとも直
列に接続され、かつ隣接して配置され、複数の特殊なク
ロックを用いてこれを動作することにより、レジスタを
全てスキャン化することなく、スキャンテストが可能で
チップ面積の小さいレジスタ群を構成することができ
る。またクロックバッファ回路を前記レジスタ群に隣接
配置することにより、更に半導体集積回路のチップ面積
の縮小と低消費電力化に寄与することができる。
体集積回路の構成に関し、回路規模の縮小と低消費電力
化、テスト時間の短縮を図ることを目的とする。 【解決手段】本発明のダィナミックレジスタを含む半導
体集積回路は、ダィナミック型非スキャンレジスタとダ
ィナミック型スキャンレジスタとが複数段少なくとも直
列に接続され、かつ隣接して配置され、複数の特殊なク
ロックを用いてこれを動作することにより、レジスタを
全てスキャン化することなく、スキャンテストが可能で
チップ面積の小さいレジスタ群を構成することができ
る。またクロックバッファ回路を前記レジスタ群に隣接
配置することにより、更に半導体集積回路のチップ面積
の縮小と低消費電力化に寄与することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、映像信号処理に多
用されるダィナミックレジスタの回路構成に係り、特に
映像信号処理装置のＬＳＩ化において、回路規模の縮小
と低消費電力化及びテスト時間の短縮に寄与することが
できる、ダィナミックレジスタを含む半導体集積回路に
関するものである。
用されるダィナミックレジスタの回路構成に係り、特に
映像信号処理装置のＬＳＩ化において、回路規模の縮小
と低消費電力化及びテスト時間の短縮に寄与することが
できる、ダィナミックレジスタを含む半導体集積回路に
関するものである。
【０００２】
【従来の技術】映像信号処理用ＬＳＩの場合、回路全体
の１／３以上がレジスタで占められることが多く、レジ
スタの回路規模がＬＳＩチップの集積度に与える影響は
極めて大きい。また組合わせ回路からなる複数の論理ゲ
ートと、順序回路からなる複数のレジスタとが複雑に接
続された映像信号処理用ＬＳＩの機能を、外部からテス
トすることは通常極めて困難である。
の１／３以上がレジスタで占められることが多く、レジ
スタの回路規模がＬＳＩチップの集積度に与える影響は
極めて大きい。また組合わせ回路からなる複数の論理ゲ
ートと、順序回路からなる複数のレジスタとが複雑に接
続された映像信号処理用ＬＳＩの機能を、外部からテス
トすることは通常極めて困難である。
【０００３】従来このような場合に、テストデータの故
障検出率を高めるため、ＬＳＩの機能テストに際し外部
から制御信号を用いて前記ＬＳＩに含まれる複数のレジ
スタをチェーン状に接続することにより、前記複数のレ
ジスタをスキャン可能のものとし、これに外部からスキ
ャンデータを設定して、複雑な状態遷移を行う順序回路
をテストデータ作成が容易な組み合わせ回路として扱え
るようにし、コンピュータによる前記ＬＳＩのテストデ
ータの自動発生を可能とする手法が一般に用いられるよ
うになった。
障検出率を高めるため、ＬＳＩの機能テストに際し外部
から制御信号を用いて前記ＬＳＩに含まれる複数のレジ
スタをチェーン状に接続することにより、前記複数のレ
ジスタをスキャン可能のものとし、これに外部からスキ
ャンデータを設定して、複雑な状態遷移を行う順序回路
をテストデータ作成が容易な組み合わせ回路として扱え
るようにし、コンピュータによる前記ＬＳＩのテストデ
ータの自動発生を可能とする手法が一般に用いられるよ
うになった。
【０００４】従来ＡＳＩＣ（Application Specific Int
grated Circuit）技術を用いて設計される映像信号処理
用ＬＳＩのレジスタには、スタティック型レジスタが使
用されてきた。まず、前記テスト容易化のためのスキャ
ン機能を具備しない、スタティック型非スキャンレジス
タの回路構成と、その動作について説明する。
grated Circuit）技術を用いて設計される映像信号処理
用ＬＳＩのレジスタには、スタティック型レジスタが使
用されてきた。まず、前記テスト容易化のためのスキャ
ン機能を具備しない、スタティック型非スキャンレジス
タの回路構成と、その動作について説明する。
【０００５】従来の１ビットスタティック型非スキャン
レジスタの代表的な回路構成を図７に示す。図７（ａ）
は非スキャンレジスタ回路、図７（ｂ）は非スキャンレ
ジスタへのデータの書き込みと読み出しに用いるクロッ
クバッファ回路である。前記非スキャンレジスタは、イ
ンバータ３７、３８、３９、４０、４１とクロックドイ
ンバータ４２、４３、４４、４５から構成される。クロ
ックドインバータは、制御端子にクロック“１”が入力
すればインバータとして動作し、“０”が入力すればイ
ンバータはハイ・インピーダンス状態となる。
レジスタの代表的な回路構成を図７に示す。図７（ａ）
は非スキャンレジスタ回路、図７（ｂ）は非スキャンレ
ジスタへのデータの書き込みと読み出しに用いるクロッ
クバッファ回路である。前記非スキャンレジスタは、イ
ンバータ３７、３８、３９、４０、４１とクロックドイ
ンバータ４２、４３、４４、４５から構成される。クロ
ックドインバータは、制御端子にクロック“１”が入力
すればインバータとして動作し、“０”が入力すればイ
ンバータはハイ・インピーダンス状態となる。
【０００６】図７（ｂ）に示すクロックドライバの入力
端子ＣＰにクロックを入力し、インバータ４０を介して
データ書き込み用の反転クロック（φバー）が出力さ
れ、またインバータ４０、４１を介してデータ読み出し
用のクロックφが出力される。
端子ＣＰにクロックを入力し、インバータ４０を介して
データ書き込み用の反転クロック（φバー）が出力さ
れ、またインバータ４０、４１を介してデータ読み出し
用のクロックφが出力される。
【０００７】図７（ａ）に示すスタティック型非スキャ
ンレジスタのデータ入力端子Ｄから入力したデータは、
クロックドインバータ４２の制御端子（φバー）が
“１”であればインバータ３７に送られ、（φバー）が
“０”で、クロックドインバータ４３の制御端子φが
“１”となることによりインバータ３７送られたデータ
が保持され書き込み状態となる。
ンレジスタのデータ入力端子Ｄから入力したデータは、
クロックドインバータ４２の制御端子（φバー）が
“１”であればインバータ３７に送られ、（φバー）が
“０”で、クロックドインバータ４３の制御端子φが
“１”となることによりインバータ３７送られたデータ
が保持され書き込み状態となる。
【０００８】次にクロックドインバータ４４の制御信号
端子φが“１”になれば書き込まれたデータが、クロッ
クドインバータ４４、インバータ３８を介して出力端子
Ｑから読み出されると同時に、出力データはインバータ
３９に送られる。４４のφが“０”、４５の（φバー）
が“１”になることにより読み出されたデータが保持さ
れる。
端子φが“１”になれば書き込まれたデータが、クロッ
クドインバータ４４、インバータ３８を介して出力端子
Ｑから読み出されると同時に、出力データはインバータ
３９に送られる。４４のφが“０”、４５の（φバー）
が“１”になることにより読み出されたデータが保持さ
れる。
【０００９】図７の１ビットスタティック型非スキャン
レジスタの特徴は、図７（ｂ）に示すように、クロック
ドバッファ回路が前記レジスタの近傍の、破線で囲まれ
た領域に内蔵されていることと、図７（ａ）に示す前記
レジスタに使用されるトランジスタ数が２６個であり、
クロックバッファ回路の出力φ、（φバー）が、それぞ
れ４個のトランジスタをドライブすることである。
レジスタの特徴は、図７（ｂ）に示すように、クロック
ドバッファ回路が前記レジスタの近傍の、破線で囲まれ
た領域に内蔵されていることと、図７（ａ）に示す前記
レジスタに使用されるトランジスタ数が２６個であり、
クロックバッファ回路の出力φ、（φバー）が、それぞ
れ４個のトランジスタをドライブすることである。
【００１０】次に、テスト容易化のためのスキャン機能
を付加したスタティック型スキャンレジスタの回路構成
と、その動作について説明する。従来の１ビットスタテ
ィック型スキャンレジスタの代表的な回路構成を図８に
示す。図８（ａ）はスキャンレジスタ回路、図８（ｂ）
はクロックバッファ回路、図８（ｃ）はスキャン用のク
ロックバッファ回路である。前記スキャンレジスタはイ
ンバータ４６、４７、４８、４９、５０、５１、５２、
５３、５４と、クロックドインバータ５５、５６、５
７、５８、５９と、トランスファゲート６０、６１とか
ら構成される。
を付加したスタティック型スキャンレジスタの回路構成
と、その動作について説明する。従来の１ビットスタテ
ィック型スキャンレジスタの代表的な回路構成を図８に
示す。図８（ａ）はスキャンレジスタ回路、図８（ｂ）
はクロックバッファ回路、図８（ｃ）はスキャン用のク
ロックバッファ回路である。前記スキャンレジスタはイ
ンバータ４６、４７、４８、４９、５０、５１、５２、
５３、５４と、クロックドインバータ５５、５６、５
７、５８、５９と、トランスファゲート６０、６１とか
ら構成される。
【００１１】図８（ｂ）に示すクロックバッファの入力
端子ＣＰから入力したクロックは、インバータ５１を介
してデータ書き込み用の反転クロック（φバー）を出力
し、インバータ５１、５２を介してデータ読み出し用ク
ロックφを出力する。
端子ＣＰから入力したクロックは、インバータ５１を介
してデータ書き込み用の反転クロック（φバー）を出力
し、インバータ５１、５２を介してデータ読み出し用ク
ロックφを出力する。
【００１２】図８（ｃ）に示すスキャン用クロックバッ
ファの入力端子Ａから入力したスキャン用クロックＡ
は、インバータ５３を介してスキャンデータ書き込み用
クロック（Ａバー）を出力する。またＡはそのままスキ
ャンデータ保持のためのクロックとして用いる。スキャ
ン用クロックＢは、そのままスキャンデータの読み出し
に用いられる。
ファの入力端子Ａから入力したスキャン用クロックＡ
は、インバータ５３を介してスキャンデータ書き込み用
クロック（Ａバー）を出力する。またＡはそのままスキ
ャンデータ保持のためのクロックとして用いる。スキャ
ン用クロックＢは、そのままスキャンデータの読み出し
に用いられる。
【００１３】次にスタティック型スキャンレジスタの通
常動作に対応する、動作モードについて説明する。動作
モードにおいては（Ａバー）とＢは“０”に設定され
る。Ｄから入力したデータは、クロッドインバータ５５
の制御信号端子（φバー）が“１”であればインバータ
４６に送られる。次に（φバー）が“０”となり、同時
にトランスファゲート６０の制御端子φが“１”とな
り、トランスファゲート６０が“オン”となれば、クロ
ックドインバータ５８の制御端子Ａは“１”であるか
ら、４６送られたデータは書き込まれ保持される。
常動作に対応する、動作モードについて説明する。動作
モードにおいては（Ａバー）とＢは“０”に設定され
る。Ｄから入力したデータは、クロッドインバータ５５
の制御信号端子（φバー）が“１”であればインバータ
４６に送られる。次に（φバー）が“０”となり、同時
にトランスファゲート６０の制御端子φが“１”とな
り、トランスファゲート６０が“オン”となれば、クロ
ックドインバータ５８の制御端子Ａは“１”であるか
ら、４６送られたデータは書き込まれ保持される。
【００１４】クロックドインバータ５６の制御端子φが
“１”となれば、書き込まれたデータはクロックドイン
バータ５６、インバータ４７を介してＱから読み出され
ると同時にインバータ４８に送られ、クロックドインバ
ータ５９の制御端子（φバー）が“１”となることによ
り読み出されたデータが保持される。このときトランス
ファゲート６１の制御端子Ｂは“０”であるからＳＯ端
子には出力されない。
“１”となれば、書き込まれたデータはクロックドイン
バータ５６、インバータ４７を介してＱから読み出され
ると同時にインバータ４８に送られ、クロックドインバ
ータ５９の制御端子（φバー）が“１”となることによ
り読み出されたデータが保持される。このときトランス
ファゲート６１の制御端子Ｂは“０”であるからＳＯ端
子には出力されない。
【００１５】次に前記レジスタのスキャンテスト時にお
ける動作に対応する、スキャンモードについて説明す
る。図８（ａ）のスキャンデータの入力端子ＳＩに入力
したスキャンデータは、クロックドインバータ５７の制
御端子（Ａバー）とトランスファゲート６０の制御端子
φが“１”であればインバータ４６に送られ、クロック
ドインバータ５８の制御端子Ａが“１”となれば書き込
み状態が保持される。
ける動作に対応する、スキャンモードについて説明す
る。図８（ａ）のスキャンデータの入力端子ＳＩに入力
したスキャンデータは、クロックドインバータ５７の制
御端子（Ａバー）とトランスファゲート６０の制御端子
φが“１”であればインバータ４６に送られ、クロック
ドインバータ５８の制御端子Ａが“１”となれば書き込
み状態が保持される。
【００１６】次にクロックドインバータ５６の制御端子
φとトランスファゲート６１の制御端子Ｂが“１”であ
れば、書き込まれたスキャンデータはクロックドインバ
ータ５６、インバータ４８、４９、トランスファゲート
６１及びインバータ５０を介して、スキャンデータ出力
端子ＳＯと、インバータ４７を介して出力端子Ｑに読み
出され、クロックドインバータ５９の（φバー）が
“１”となることにより読み出されたスキャンデータが
保持される。
φとトランスファゲート６１の制御端子Ｂが“１”であ
れば、書き込まれたスキャンデータはクロックドインバ
ータ５６、インバータ４８、４９、トランスファゲート
６１及びインバータ５０を介して、スキャンデータ出力
端子ＳＯと、インバータ４７を介して出力端子Ｑに読み
出され、クロックドインバータ５９の（φバー）が
“１”となることにより読み出されたスキャンデータが
保持される。
【００１７】図８に示す１ビットスタティック型スキャ
ンレジスタの特徴は、図８（ｂ）、図８（ｃ）のクロッ
クバッファが、図８に破線で示す前記レジスタ近傍の領
域内に内蔵されていることと、前記レジスタに使用され
るトランジスタ数は４２個とスキャン機能が追加された
分増加しており、クロックバツファは前記スタティック
型非スキャンレジスタと同様、合計して８個のトランジ
スタをドライブすることである。
ンレジスタの特徴は、図８（ｂ）、図８（ｃ）のクロッ
クバッファが、図８に破線で示す前記レジスタ近傍の領
域内に内蔵されていることと、前記レジスタに使用され
るトランジスタ数は４２個とスキャン機能が追加された
分増加しており、クロックバツファは前記スタティック
型非スキャンレジスタと同様、合計して８個のトランジ
スタをドライブすることである。
【００１８】このように、従来映像信号処理用ＬＳＩに
用いてきたスタティックレジスタをスキャン可能のもの
にすれば、図８で説明したように回路規模が増大し、こ
れに伴いチップ面積が増大するため、チップの低コスト
化の障害となっていた。
用いてきたスタティックレジスタをスキャン可能のもの
にすれば、図８で説明したように回路規模が増大し、こ
れに伴いチップ面積が増大するため、チップの低コスト
化の障害となっていた。
【００１９】
【発明が解決しようとする課題】上記したように従来の
映像信号処理用大規模ＬＳＩに多用するスタティック型
スキャンレジスタは回路規模が大きいため、ＬＳＩのチ
ップ面積が増大し、低コスト化の妨げとなっていた。近
年映像信号処理用大規模ＬＳＩの低コスト化、低消費電
力化、テスト時間の短縮等が強く要求されようになって
きたが、従来技術ではこれに対応することができず、実
用化の大きな障害になるという問題があった。
映像信号処理用大規模ＬＳＩに多用するスタティック型
スキャンレジスタは回路規模が大きいため、ＬＳＩのチ
ップ面積が増大し、低コスト化の妨げとなっていた。近
年映像信号処理用大規模ＬＳＩの低コスト化、低消費電
力化、テスト時間の短縮等が強く要求されようになって
きたが、従来技術ではこれに対応することができず、実
用化の大きな障害になるという問題があった。
【００２０】本発明は上記の問題点を解決すべくなされ
たものであり、映像信号処理に多用されるレジスタの構
成に関して、特に回路規模の縮小と低消費電力化、これ
を搭載した映像用大規模ＬＳＩのテスト時間の短縮を目
的としている。
たものであり、映像信号処理に多用されるレジスタの構
成に関して、特に回路規模の縮小と低消費電力化、これ
を搭載した映像用大規模ＬＳＩのテスト時間の短縮を目
的としている。
【００２１】
【課題を解決するための手段】本発明のダィナミックレ
ジスタを含む半導体集積回路は、クロック発生回路と、
クロックバッファ回路と、クロックバッファ回路を介し
て出力される複数のクロック信号と、複数のクロック信
号により動作する、複数の直列接続されたレジスタを含
むレジスタ群と、レジスタ群に接続された少なくとも１
の組合わせ回路と、レジスタ群の動作モードとスキャン
テストモードとを選択する手段を有する半導体集積回路
において、クロック発生回路は、システムクロックＣＰ
INとスキャンテストモード選択信号ＳMODEN とクロック
ＣＰＳINを入力とし、前記ＳMODEN により“１”の期間
が重複しないように制御されたクロックφ及び（φ1 バ
ー）と、スキャンテストモードにおける書き込みクロッ
クＣＰＳを出力とするものであり、クロックバッファ回
路はレジスタ群に隣接して配置されたものであり、レジ
スタ群はダィナミック型スキャンレジスタとダィナミッ
ク型非スキャンレジスタとが混在して隣接配置されたも
のであり、ダィナミック型スキャンレジスタは、データ
入力端子Ｄとデータ出力端子Ｑ、及びスキャンデータ入
力端子ＳＩとスキャンデータ出力端子ＳＯを備え、動作
モードに際して、データ入力端子Ｄへのデータ書き込み
クロックを（φ1 バー）、データ出力端子Ｑへのデータ
読み出しクロックをφとして、データがダィナミック型
スキャンレジスタに設定され、スキャンテストモードに
際して、スキャンデータ入力端子ＳＩへのスキャンデー
タの書き込みクロックをＣＰＳ、スキャンデータの出力
端子Ｓ０及び前記データ出力端子Ｑへの読み出しクロッ
クをφとして、スキャンデータがダィナミック型スキャ
ンレジスタに設定され、前記レジスタ群に複数のダィナ
ミック型スキャンレジスタが含まれる場合、前段のスキ
ャンデータ出力端子ＳＯと後段のスキャンデータ入力端
子ＳＩとが直列に接続され、スキャンモードにおいて、
クロックＣＰＳとφにより複数のスキャンレジスタに所
定のスキャンデータが設定された後、クロック（φ1 バ
ー）を“１”としてデータをスキャンレジスタに書き込
むものであり、ダィナミック型非スキャンレジスタは、
データ入力端子Ｄとデータ出力端子Ｑとを備え、データ
入力端子Ｄへのデータ書き込みクロックを（φバー）、
データ出力端子Ｑへのデータの読み出しクロックをφと
して、ダィナミック型非スキャンレジスタにデータが設
定されるものであることを特徴とするものである。
ジスタを含む半導体集積回路は、クロック発生回路と、
クロックバッファ回路と、クロックバッファ回路を介し
て出力される複数のクロック信号と、複数のクロック信
号により動作する、複数の直列接続されたレジスタを含
むレジスタ群と、レジスタ群に接続された少なくとも１
の組合わせ回路と、レジスタ群の動作モードとスキャン
テストモードとを選択する手段を有する半導体集積回路
において、クロック発生回路は、システムクロックＣＰ
INとスキャンテストモード選択信号ＳMODEN とクロック
ＣＰＳINを入力とし、前記ＳMODEN により“１”の期間
が重複しないように制御されたクロックφ及び（φ1 バ
ー）と、スキャンテストモードにおける書き込みクロッ
クＣＰＳを出力とするものであり、クロックバッファ回
路はレジスタ群に隣接して配置されたものであり、レジ
スタ群はダィナミック型スキャンレジスタとダィナミッ
ク型非スキャンレジスタとが混在して隣接配置されたも
のであり、ダィナミック型スキャンレジスタは、データ
入力端子Ｄとデータ出力端子Ｑ、及びスキャンデータ入
力端子ＳＩとスキャンデータ出力端子ＳＯを備え、動作
モードに際して、データ入力端子Ｄへのデータ書き込み
クロックを（φ1 バー）、データ出力端子Ｑへのデータ
読み出しクロックをφとして、データがダィナミック型
スキャンレジスタに設定され、スキャンテストモードに
際して、スキャンデータ入力端子ＳＩへのスキャンデー
タの書き込みクロックをＣＰＳ、スキャンデータの出力
端子Ｓ０及び前記データ出力端子Ｑへの読み出しクロッ
クをφとして、スキャンデータがダィナミック型スキャ
ンレジスタに設定され、前記レジスタ群に複数のダィナ
ミック型スキャンレジスタが含まれる場合、前段のスキ
ャンデータ出力端子ＳＯと後段のスキャンデータ入力端
子ＳＩとが直列に接続され、スキャンモードにおいて、
クロックＣＰＳとφにより複数のスキャンレジスタに所
定のスキャンデータが設定された後、クロック（φ1 バ
ー）を“１”としてデータをスキャンレジスタに書き込
むものであり、ダィナミック型非スキャンレジスタは、
データ入力端子Ｄとデータ出力端子Ｑとを備え、データ
入力端子Ｄへのデータ書き込みクロックを（φバー）、
データ出力端子Ｑへのデータの読み出しクロックをφと
して、ダィナミック型非スキャンレジスタにデータが設
定されるものであることを特徴とするものである。
【００２２】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。本発明の第１の実施の形態に
係る映像信号処理用ＬＳＩは、スタティック型回路に比
べて素子数の少ないダィナミック型回路をレジスタとし
て用い、更に素子数の少ないダィナミック型非スキャン
レジスタと、スキャンテスト機能を付加したダィナミッ
ク型スキャンレジスタとを混在させて、複数の特殊なク
ロックを用いてこれを動作させることにより、前記ＬＳ
Ｉの通常動作に対応する動作モードと、スキャンテスト
動作に対応するスキャンモードとを外部選択信号により
選択することができるようにしたレジスタ群を有するも
のである。
の形態を詳細に説明する。本発明の第１の実施の形態に
係る映像信号処理用ＬＳＩは、スタティック型回路に比
べて素子数の少ないダィナミック型回路をレジスタとし
て用い、更に素子数の少ないダィナミック型非スキャン
レジスタと、スキャンテスト機能を付加したダィナミッ
ク型スキャンレジスタとを混在させて、複数の特殊なク
ロックを用いてこれを動作させることにより、前記ＬＳ
Ｉの通常動作に対応する動作モードと、スキャンテスト
動作に対応するスキャンモードとを外部選択信号により
選択することができるようにしたレジスタ群を有するも
のである。
【００２３】なお本発明の第１の実施の形態は、必ずし
も映像信号処理用ＬＳＩに限らず、一般に順序回路から
なるレジスタ群と、少なくとも１の組み合わせ回路から
なる論理ゲートが接続された半導体集積回路について同
様に実施することができるので、以下前記映像信号処理
用ＬＳＩを、ダィナミックレジスタを含む半導体集積回
路として説明することにする。
も映像信号処理用ＬＳＩに限らず、一般に順序回路から
なるレジスタ群と、少なくとも１の組み合わせ回路から
なる論理ゲートが接続された半導体集積回路について同
様に実施することができるので、以下前記映像信号処理
用ＬＳＩを、ダィナミックレジスタを含む半導体集積回
路として説明することにする。
【００２４】図１、図２にそれぞれ本発明の第１の実施
の形態に係るダィナミック型非スキャンレジスタと、ダ
ィナミック型スキャンレジスタの回路構成の一例を示
す。図１に示すように、ダィナミック型非スキャンレジ
スタは、インバータ回路１、２、Ｎチャネルトランジス
タ３、４、Ｐチャネルトランジスタ５、６から構成され
る。
の形態に係るダィナミック型非スキャンレジスタと、ダ
ィナミック型スキャンレジスタの回路構成の一例を示
す。図１に示すように、ダィナミック型非スキャンレジ
スタは、インバータ回路１、２、Ｎチャネルトランジス
タ３、４、Ｐチャネルトランジスタ５、６から構成され
る。
【００２５】Ｎチャネルトランジスタ３のゲート端子に
クロック（φバー）を接続し、３の一方のドレイン端子
をデータ入力端子Ｄとする。３の他方のソース端子はイ
ンバータ１の入力に接続し、インバータ１の出力をＰチ
ャネルトランジスタ４の一方のドレイン端子に接続す
る。
クロック（φバー）を接続し、３の一方のドレイン端子
をデータ入力端子Ｄとする。３の他方のソース端子はイ
ンバータ１の入力に接続し、インバータ１の出力をＰチ
ャネルトランジスタ４の一方のドレイン端子に接続す
る。
【００２６】また、インバータ１の出力にＰチャネルト
ランジスタ５のゲート端子を接続し、Ｐチャネルトラン
ジスタ５の一方のドレイン端子を電源に接続し、Ｐチャ
ネルトランジスタ５の他方のソース端子をインバータ１
の入力に接続する。
ランジスタ５のゲート端子を接続し、Ｐチャネルトラン
ジスタ５の一方のドレイン端子を電源に接続し、Ｐチャ
ネルトランジスタ５の他方のソース端子をインバータ１
の入力に接続する。
【００２７】このように構成された回路により、クロッ
ク（φバー）が“１”の時に、データ入力端子ＤからＮ
チャネルトランジスタ３を介してインバータ１に送られ
たデータがＰチャネルトランジスタ５により保持され
る。
ク（φバー）が“１”の時に、データ入力端子ＤからＮ
チャネルトランジスタ３を介してインバータ１に送られ
たデータがＰチャネルトランジスタ５により保持され
る。
【００２８】さらにダィナミック型非スキャンレジスタ
は、Ｎチャネルトランジスタ４の他方のソース端子がイ
ンバータ２の入力に接続され、２の出力がダィナミック
型非スキャンレジスタの出力端子Ｑに接続される。また
インバータ２の出力はＰチャネルトランジスタ６のゲー
ト端子に接続され、Ｐチャネルトランジスタ６の一方の
ソース端子がインバータ２の入力に接続され、他方のド
レイン端子は電源に接続される。
は、Ｎチャネルトランジスタ４の他方のソース端子がイ
ンバータ２の入力に接続され、２の出力がダィナミック
型非スキャンレジスタの出力端子Ｑに接続される。また
インバータ２の出力はＰチャネルトランジスタ６のゲー
ト端子に接続され、Ｐチャネルトランジスタ６の一方の
ソース端子がインバータ２の入力に接続され、他方のド
レイン端子は電源に接続される。
【００２９】このように構成された回路により、クロッ
クφが“１”の時にインバータ１の出力からＮチャネル
トランジスタ４を介してインバータ２に送られたデータ
が出力端子Ｑから読み出され、Ｐチャネルトランジスタ
６により保持される。
クφが“１”の時にインバータ１の出力からＮチャネル
トランジスタ４を介してインバータ２に送られたデータ
が出力端子Ｑから読み出され、Ｐチャネルトランジスタ
６により保持される。
【００３０】このようにして、データ入力端子Ｄに入力
したデータは、書き込みクロック（φバー）が“１”と
なる時にインバータ１を含む保持回路に書き込まれ、読
み出しクロックφが“１”となる時にインバータ２を含
む保持回路から出力端子Ｑに読み出される。
したデータは、書き込みクロック（φバー）が“１”と
なる時にインバータ１を含む保持回路に書き込まれ、読
み出しクロックφが“１”となる時にインバータ２を含
む保持回路から出力端子Ｑに読み出される。
【００３１】図１に示した１ビットダィナミック型非ス
キャンレジスタの特徴は、図１の破線で示す前記１ビッ
トレジスタの近傍にクロックバッファを内蔵していない
こと、前記１ビットレジスタに使用するトランジスタ数
は８個と少なく、またクロックがドライブするトランジ
スタ数は、φ、（φバー）共に各１個と極めて少ないこ
とである。
キャンレジスタの特徴は、図１の破線で示す前記１ビッ
トレジスタの近傍にクロックバッファを内蔵していない
こと、前記１ビットレジスタに使用するトランジスタ数
は８個と少なく、またクロックがドライブするトランジ
スタ数は、φ、（φバー）共に各１個と極めて少ないこ
とである。
【００３２】図２は本発明の第１の実施の形態に係るダ
ィナミック型スキャンレジスタの回路構成を示す図であ
る。この回路は、図１に示すダィナミック型非スキャン
レジスタにスキャン機能を加えた回路構成であり、イン
バータ７、８、Ｎチャネルトランジスタ９、１０、１１
及びＰチャネルトランジスタ１２、１３から構成され
る。
ィナミック型スキャンレジスタの回路構成を示す図であ
る。この回路は、図１に示すダィナミック型非スキャン
レジスタにスキャン機能を加えた回路構成であり、イン
バータ７、８、Ｎチャネルトランジスタ９、１０、１１
及びＰチャネルトランジスタ１２、１３から構成され
る。
【００３３】Ｎチャネルトランジスタ１０の一方のドレ
イン端子をスキャンデータ入力端子ＳＩとし、１０のゲ
ートにスキャンデータ書き込みクロックＣＰＳを接続す
る。１０の他方のソース端子は、データ書き込みクロッ
ク（φ1 バー）がゲートに接続され、一方のドレイン端
子がデータ入力端子Ｄに接続されたＮチャネルトランジ
スタ９の他方のソース端子と並列に、インバータ７の入
力に接続される。
イン端子をスキャンデータ入力端子ＳＩとし、１０のゲ
ートにスキャンデータ書き込みクロックＣＰＳを接続す
る。１０の他方のソース端子は、データ書き込みクロッ
ク（φ1 バー）がゲートに接続され、一方のドレイン端
子がデータ入力端子Ｄに接続されたＮチャネルトランジ
スタ９の他方のソース端子と並列に、インバータ７の入
力に接続される。
【００３４】また本ダィナミック型スキャンレジスタの
出力端子Ｑには、これと並列にスキャンデータ出力端子
ＳＯが接続されている。その他の回路構成は、図１と同
様であるため説明を省略する。
出力端子Ｑには、これと並列にスキャンデータ出力端子
ＳＯが接続されている。その他の回路構成は、図１と同
様であるため説明を省略する。
【００３５】通常動作に対応する動作モードにおいて、
図２に示すダィナミック型スキャンレジスタは図１と同
様、書き込みクロック（φ1 バー）が“１”となる時に
データ入力端子Ｄから送られたデータが書き込まれ、読
み出しクロックφが“１”となる時に出力端子Ｑから読
み出される。
図２に示すダィナミック型スキャンレジスタは図１と同
様、書き込みクロック（φ1 バー）が“１”となる時に
データ入力端子Ｄから送られたデータが書き込まれ、読
み出しクロックφが“１”となる時に出力端子Ｑから読
み出される。
【００３６】次にスキャンテスト動作に対応するスキャ
ンモードにおいて、スキャンデータ入力端子ＳＩから入
力したスキャンデータは、スキャンデータ書き込み用ク
ロックＣＰＳが“１”の時にインバータ７とＰチャネル
トランジスタ１２からなる保持回路に書き込まれ、読み
出しクロックφが“１”の時に書き込まれたスキャンデ
ータがＮチャネルトランジスタ１１、インバータ８を介
してスキャンデータ出力端子ＳＯとデータ出力端子Ｑに
出力し、インバータ８とＰチャネルトランジスタ１３か
らなる保持回路により保持される。
ンモードにおいて、スキャンデータ入力端子ＳＩから入
力したスキャンデータは、スキャンデータ書き込み用ク
ロックＣＰＳが“１”の時にインバータ７とＰチャネル
トランジスタ１２からなる保持回路に書き込まれ、読み
出しクロックφが“１”の時に書き込まれたスキャンデ
ータがＮチャネルトランジスタ１１、インバータ８を介
してスキャンデータ出力端子ＳＯとデータ出力端子Ｑに
出力し、インバータ８とＰチャネルトランジスタ１３か
らなる保持回路により保持される。
【００３７】図２に示す１ビットダィナミック型スキャ
ンレジスタの特徴は、図２の破線で示す前記１ビットレ
ジスタの近傍にクロックバッファを内蔵していないこ
と、前記１ビットレジスタに使用するトランジスタ数は
９個と少なく、またクロックがドライブするトランジス
タ数はφ、（φ1 バー）共に各１個と極めて少ないこと
である。
ンレジスタの特徴は、図２の破線で示す前記１ビットレ
ジスタの近傍にクロックバッファを内蔵していないこ
と、前記１ビットレジスタに使用するトランジスタ数は
９個と少なく、またクロックがドライブするトランジス
タ数はφ、（φ1 バー）共に各１個と極めて少ないこと
である。
【００３８】次に図３に基づき、本発明の第１の実施の
形態に係るダィナミックレジスタを含む半導体集積回路
のブロック構成の一例について説明する。図３に示すよ
うに、本発明のダィナミックレジスタは、ダィナミック
型スキャンレジスタ１４、１５及びダィナミック型非ス
キャンレジスタ１６、１７…からなるレジスタ群１０１
と、前記レジスタ群１０１に読み出しクロックφ及び書
き込みクロック（φバー）、（φ1 バー）、ＣＰＳを分
配するクロックバッファ回路１０２と、前記クロック
φ、（φ1 バー）、ＣＰＳを発生するクロック発生回路
１０３とを備えている。
形態に係るダィナミックレジスタを含む半導体集積回路
のブロック構成の一例について説明する。図３に示すよ
うに、本発明のダィナミックレジスタは、ダィナミック
型スキャンレジスタ１４、１５及びダィナミック型非ス
キャンレジスタ１６、１７…からなるレジスタ群１０１
と、前記レジスタ群１０１に読み出しクロックφ及び書
き込みクロック（φバー）、（φ1 バー）、ＣＰＳを分
配するクロックバッファ回路１０２と、前記クロック
φ、（φ1 バー）、ＣＰＳを発生するクロック発生回路
１０３とを備えている。
【００３９】本発明のダィナミックレジスタを含む半導
体集積回路は、前記１０１、１０２、１０３からなるダ
ィナミックレジスタと、少なくとも１つの組合わせ回路
１０４から構成される。
体集積回路は、前記１０１、１０２、１０３からなるダ
ィナミックレジスタと、少なくとも１つの組合わせ回路
１０４から構成される。
【００４０】図３の構成例では、レジスタ群として初段
と終段にそれぞれダィナミック型スキャンレジスタ１
４、１５が、その中間に複数のダィナミック型非スキャ
ンレジスタ１６，１７，…が直列に接続され、これに対
して１つの組み合わせ回路１０４の出力データが配線１
８を介して初段のダィナミック型スキャンレジスタ１４
のデータ入力端子Ｄから前記レジスタに書き込まれ、デ
ータ出力端子Ｑに読み出されたデータが配線１９を介し
て前記組み合わせ回路１０４の入力に返される場合が示
されている。
と終段にそれぞれダィナミック型スキャンレジスタ１
４、１５が、その中間に複数のダィナミック型非スキャ
ンレジスタ１６，１７，…が直列に接続され、これに対
して１つの組み合わせ回路１０４の出力データが配線１
８を介して初段のダィナミック型スキャンレジスタ１４
のデータ入力端子Ｄから前記レジスタに書き込まれ、デ
ータ出力端子Ｑに読み出されたデータが配線１９を介し
て前記組み合わせ回路１０４の入力に返される場合が示
されている。
【００４１】終段のダィナミック型スキャンレジスタ１
５の出力端子Ｑは半導体集積回路の出力端子の１つであ
っても良いし、前記出力端子Ｑに読み出されたデータが
他の組み合わせ回路（図示されていない）の入力として
送り込まれても良い。
５の出力端子Ｑは半導体集積回路の出力端子の１つであ
っても良いし、前記出力端子Ｑに読み出されたデータが
他の組み合わせ回路（図示されていない）の入力として
送り込まれても良い。
【００４２】本第１の実施の形態では、レジスタ群の初
段と終段にダィナミック型スキャンレジスタを配置して
いるが、以下の説明では必ずしも初段と終段である必要
はなく、一般にレジスタ群の中で、それぞれ前段と後段
に位置するダィナミック型スキャンレジスタについて、
同様の動作をさせることができる。
段と終段にダィナミック型スキャンレジスタを配置して
いるが、以下の説明では必ずしも初段と終段である必要
はなく、一般にレジスタ群の中で、それぞれ前段と後段
に位置するダィナミック型スキャンレジスタについて、
同様の動作をさせることができる。
【００４３】レジスタ群１０１に隣接配置されたクロッ
クバッファ回路１０２は、インバータ２０、２１とバッ
ファ２３、２４からなっている。クロック発生回路１０
３から送られたクロックφは、インバータ２０により反
転され、ノード２２においてクロック（φバー）とな
り、ダィナミック型非スキャンレジスタ１６、１７…に
供給される。ノード２２の（φバー）はさらにインバー
タ２１によりクロックφに再生され、ダィナミック型ス
キャンレジスタ１４、１５及びダィナミック型非スキャ
ンレジスタ１６、１７…に供給される。
クバッファ回路１０２は、インバータ２０、２１とバッ
ファ２３、２４からなっている。クロック発生回路１０
３から送られたクロックφは、インバータ２０により反
転され、ノード２２においてクロック（φバー）とな
り、ダィナミック型非スキャンレジスタ１６、１７…に
供給される。ノード２２の（φバー）はさらにインバー
タ２１によりクロックφに再生され、ダィナミック型ス
キャンレジスタ１４、１５及びダィナミック型非スキャ
ンレジスタ１６、１７…に供給される。
【００４４】クロック発生回路１０３から送られたクロ
ック（φ1 バー）とＣＰＳは、それぞれバッファ回路２
３、２４を介してダィナミック型スキャンレジスタ１
４、１５に供給される。
ック（φ1 バー）とＣＰＳは、それぞれバッファ回路２
３、２４を介してダィナミック型スキャンレジスタ１
４、１５に供給される。
【００４５】スキャンテストモードにおいて、外部から
供給されるスキャンテストデータは、初段のダィナミッ
ク型スキャンレジスタ１４のスキャンデータ入力端子Ｓ
Ｉから１４に書き込まれ、１４の出力端子ＳＯに読み出
されたスキャンデータが終段のダィナミック型スキャン
レジスタ１５の入力端子ＳＩから１５に書き込まれる。
１５に書き込まれたスキャンデータは１５の出力端子Ｓ
Ｏから読み出される。
供給されるスキャンテストデータは、初段のダィナミッ
ク型スキャンレジスタ１４のスキャンデータ入力端子Ｓ
Ｉから１４に書き込まれ、１４の出力端子ＳＯに読み出
されたスキャンデータが終段のダィナミック型スキャン
レジスタ１５の入力端子ＳＩから１５に書き込まれる。
１５に書き込まれたスキャンデータは１５の出力端子Ｓ
Ｏから読み出される。
【００４６】クロック発生回路１０３は、システムクロ
ックＣＰIN、及び動作モードとスキャンモードを選択す
るＳMODEN 、クロックＣＰＳINを入力とし、前記クロッ
クバッファ回路１０２に入力するクロックφ、（φ1 バ
ー）、ＣＰＳを発生させる回路である。
ックＣＰIN、及び動作モードとスキャンモードを選択す
るＳMODEN 、クロックＣＰＳINを入力とし、前記クロッ
クバッファ回路１０２に入力するクロックφ、（φ1 バ
ー）、ＣＰＳを発生させる回路である。
【００４７】前記クロック発生回路１０３の回路構成の
一例を図４に示す。クロック発生回路１０３は、インバ
ータ２５、２６、２７、２８と、ＮＡＮＤ回路２９、３
０と、バッファ回路３１、３２、３３、３４、３５と、
３６の遅延回路τD から構成される。
一例を図４に示す。クロック発生回路１０３は、インバ
ータ２５、２６、２７、２８と、ＮＡＮＤ回路２９、３
０と、バッファ回路３１、３２、３３、３４、３５と、
３６の遅延回路τD から構成される。
【００４８】次に図４の回路構成と、図５、図６に示す
タイムチャートを用いて、クロック発生回路１０３の動
作の詳細を説明する。本発明のダィナミックレジスタを
含む半導体集積回路の通常動作に相当する、動作モード
時における、クロック発生回路１０３の主要部の電圧波
形を図５に示す。前記スキャンレジスタは動作モードに
おいて、書き込みクロック（φ1 バー）、読み出しクロ
ックφにより動作し、非スキャンレジスタは書き込みク
ロック（φバー）、読み出しクロックφで動作する。
タイムチャートを用いて、クロック発生回路１０３の動
作の詳細を説明する。本発明のダィナミックレジスタを
含む半導体集積回路の通常動作に相当する、動作モード
時における、クロック発生回路１０３の主要部の電圧波
形を図５に示す。前記スキャンレジスタは動作モードに
おいて、書き込みクロック（φ1 バー）、読み出しクロ
ックφにより動作し、非スキャンレジスタは書き込みク
ロック（φバー）、読み出しクロックφで動作する。
【００４９】本クロック発生回路は動作モードにおい
て、ＳMODEN 端子を“１”、ＣＰＳIN端子を“０”とす
る。図５のＣＰINに示すように、図４のＣＰIN端子に入
力されたクロック信号は、バッファ回路３１を経て２入
力ＮＡＮＤ回路２９の一方の入力端子に送られる。
て、ＳMODEN 端子を“１”、ＣＰＳIN端子を“０”とす
る。図５のＣＰINに示すように、図４のＣＰIN端子に入
力されたクロック信号は、バッファ回路３１を経て２入
力ＮＡＮＤ回路２９の一方の入力端子に送られる。
【００５０】またバッファ回路３１の出力は、遅延時間
τD の遅延回路３６を介して２入力ＮＡＮＤ回路２９の
他方の入力に接続されているので、図５のタイムチャー
トＣＰD に示されるように、前記ＣＰINからτD だけ遅
れた信号が前記２入力ＮＡＮＤ回路２９に送られる。２
入力ＮＡＮＤ回路２９の出力にはインバータ２６とバッ
ファ回路３２が接続されているので、バッファ回路３２
の出力には、図５に示すようにＣＰINに比べて立ち上が
りがτD だけ遅れ、立ち下がりがＣＰINと同期したクロ
ックφが発生する。
τD の遅延回路３６を介して２入力ＮＡＮＤ回路２９の
他方の入力に接続されているので、図５のタイムチャー
トＣＰD に示されるように、前記ＣＰINからτD だけ遅
れた信号が前記２入力ＮＡＮＤ回路２９に送られる。２
入力ＮＡＮＤ回路２９の出力にはインバータ２６とバッ
ファ回路３２が接続されているので、バッファ回路３２
の出力には、図５に示すようにＣＰINに比べて立ち上が
りがτD だけ遅れ、立ち下がりがＣＰINと同期したクロ
ックφが発生する。
【００５１】遅延回路３６の出力は、インバータ２７を
介して３入力ＮＡＮＤ回路３０の第１の入力に接続さ
れ、また遅延回路３６の入力から、並列に接続されたイ
ンバータ２５を介して３入力ＮＡＮＤ回路３０の第２の
入力に接続される。更に前記３入力ＮＡＮＤ回路３０の
第３の入力には、バッファ回路３４を介して“１”に設
定されたＳMODEN が入力されるので、３入力ＮＡＮＤ回
路３０の出力に接続されたインバータ２８、バッファ回
路３３の出力には、図５に示すようなクロック（φ1 バ
ー）が発生する。
介して３入力ＮＡＮＤ回路３０の第１の入力に接続さ
れ、また遅延回路３６の入力から、並列に接続されたイ
ンバータ２５を介して３入力ＮＡＮＤ回路３０の第２の
入力に接続される。更に前記３入力ＮＡＮＤ回路３０の
第３の入力には、バッファ回路３４を介して“１”に設
定されたＳMODEN が入力されるので、３入力ＮＡＮＤ回
路３０の出力に接続されたインバータ２８、バッファ回
路３３の出力には、図５に示すようなクロック（φ1 バ
ー）が発生する。
【００５２】このとき３入力ＮＡＮＤ回路３０により、
クロック（φ1 バー）の立ち下がりはインバータ２５を
介して３入力ＮＡＮＤ回路３０の第２の入力端子に入力
されるクロックＣＰINの立ち上がりに同期し、クロック
（φ1 バー）の立ち上りはインバータ２７を介して３入
力ＮＡＮＤ回路３０の第１の入力端子に入力されるクロ
ック信号ＣＰD の立ち下がりに同期する。
クロック（φ1 バー）の立ち下がりはインバータ２５を
介して３入力ＮＡＮＤ回路３０の第２の入力端子に入力
されるクロックＣＰINの立ち上がりに同期し、クロック
（φ1 バー）の立ち上りはインバータ２７を介して３入
力ＮＡＮＤ回路３０の第１の入力端子に入力されるクロ
ック信号ＣＰD の立ち下がりに同期する。
【００５３】すなわちＳMODEN 端子を“１”とすること
により、図５に破線で示されるように、ダィナミック型
スキャンレジスタの読み出し用のクロックφと、書き込
み用のクロック（φ1 バー）とは、互いに“１”の期間
が重ならない反転クロックとして出力される。
により、図５に破線で示されるように、ダィナミック型
スキャンレジスタの読み出し用のクロックφと、書き込
み用のクロック（φ1 バー）とは、互いに“１”の期間
が重ならない反転クロックとして出力される。
【００５４】このよう“１”の期間が重ならないクロッ
クφと（φ1 バー）を用いることにより、動作モードに
おける前記ダィナミック型スキャンレジスタへのデータ
Ｄの読み出しと書き込みを確実にすることができる。
クφと（φ1 バー）を用いることにより、動作モードに
おける前記ダィナミック型スキャンレジスタへのデータ
Ｄの読み出しと書き込みを確実にすることができる。
【００５５】次に図６によりスキャンモードにおけるク
ロック発生回路１０３の主要部のタイムチャートについ
て説明する。スキャンモードにおいては、ＳMODEN を
“０”、（φ1 バー）を“０”とし、クロックＣＰＳと
クロックφを用いてスキャンデータのＳＩ端子からの書
き込みとＳＯ端子からの読み出しを２回繰り返し、スキ
ャンデータをシフトすることにより、図３の前段および
後段のダィナミック型スキャンレジスタ１４，１５の出
力Ｑにそれぞれデータを設定する。
ロック発生回路１０３の主要部のタイムチャートについ
て説明する。スキャンモードにおいては、ＳMODEN を
“０”、（φ1 バー）を“０”とし、クロックＣＰＳと
クロックφを用いてスキャンデータのＳＩ端子からの書
き込みとＳＯ端子からの読み出しを２回繰り返し、スキ
ャンデータをシフトすることにより、図３の前段および
後段のダィナミック型スキャンレジスタ１４，１５の出
力Ｑにそれぞれデータを設定する。
【００５６】引き続き図６に示すようにＳMODEN 端子を
“１”として、クロックφと“１”の期間が重ならない
（φ1 バー）を発生させ、ＣＰＳINを“０”としてクロ
ックＣＰＳを“０”とすれば、組合わせ回路の出力デー
タが１４に書き込まれる。このとき非スキャンレジスタ
１６、１７…は、書き込みクロック（φバー）と読み出
しクロックφを用いて動作させることにより、クロック
がとぎれてダィナミックレジスタの動作が停止すること
がないようにする。
“１”として、クロックφと“１”の期間が重ならない
（φ1 バー）を発生させ、ＣＰＳINを“０”としてクロ
ックＣＰＳを“０”とすれば、組合わせ回路の出力デー
タが１４に書き込まれる。このとき非スキャンレジスタ
１６、１７…は、書き込みクロック（φバー）と読み出
しクロックφを用いて動作させることにより、クロック
がとぎれてダィナミックレジスタの動作が停止すること
がないようにする。
【００５７】このように、本発明のダィナミックレジス
タを含む半導体集積回路のレジスタ群１０１に、あらか
じめ所定のデータを設定したのち、前記半導体集積回路
の機能テストを行えば、前記レジスタ群１０１は実効的
に組合わせ回路の一部と同等になるので、前記レジスタ
群を含む半導体集積回路を機能テストをするためのテス
トパターンを、コンピュータを用いて容易に作成するこ
とができる。
タを含む半導体集積回路のレジスタ群１０１に、あらか
じめ所定のデータを設定したのち、前記半導体集積回路
の機能テストを行えば、前記レジスタ群１０１は実効的
に組合わせ回路の一部と同等になるので、前記レジスタ
群を含む半導体集積回路を機能テストをするためのテス
トパターンを、コンピュータを用いて容易に作成するこ
とができる。
【００５８】本発明により、レジスタ群１０１が素子数
の少ないダィナミックレジスタで構成され、更に前記レ
ジスタ群が組合わせ回路の入出力に接続される部分の
み、スキャン機能を付加したダィナミック型スキャンレ
ジスタとすることにより、前記レジスタ群を含む半導体
集積回路の素子数と消費電力を大幅に削減することがで
きる。この効果は多数のレジスタ群を有する映像信号処
理用ＬＳＩの場合には特に顕著である。
の少ないダィナミックレジスタで構成され、更に前記レ
ジスタ群が組合わせ回路の入出力に接続される部分の
み、スキャン機能を付加したダィナミック型スキャンレ
ジスタとすることにより、前記レジスタ群を含む半導体
集積回路の素子数と消費電力を大幅に削減することがで
きる。この効果は多数のレジスタ群を有する映像信号処
理用ＬＳＩの場合には特に顕著である。
【００５９】またこのようにダィナミック型スキャンレ
ジスタと非スキャンレジスタとを混在させたレジスタ群
の設計において、上記のようにテストクロックをシステ
ムクロックＣＰINと共用し、自動配置配線設計に際して
特にクロックバッフア回路１０２を、レジスタ群１０１
に隣接するよう、図３の破線領域１０５内に強制配置さ
せれば、スキャン動作用回路の追加の影響を最小限に抑
えることができる。
ジスタと非スキャンレジスタとを混在させたレジスタ群
の設計において、上記のようにテストクロックをシステ
ムクロックＣＰINと共用し、自動配置配線設計に際して
特にクロックバッフア回路１０２を、レジスタ群１０１
に隣接するよう、図３の破線領域１０５内に強制配置さ
せれば、スキャン動作用回路の追加の影響を最小限に抑
えることができる。
【００６０】本発明は上記の第１の実施の形態に限定さ
れることはない。例えばダィナミック型スキャンレジス
タ、非スキャンレジスタ、及び組合わせ回路の接続につ
いて、すでに説明したように、図３に示すものの他種々
の組み合わせが可能である。機能ブロックとしてマクロ
化されるレジスタ群は、直列接続されたものに限らず、
並列接続されたスキャンレジスタが含まれていても良
い。このようにレジスタ群を分割し並列化することによ
りデータ転送時間が短縮されるので、テスト時間の短縮
に寄与することができる。
れることはない。例えばダィナミック型スキャンレジス
タ、非スキャンレジスタ、及び組合わせ回路の接続につ
いて、すでに説明したように、図３に示すものの他種々
の組み合わせが可能である。機能ブロックとしてマクロ
化されるレジスタ群は、直列接続されたものに限らず、
並列接続されたスキャンレジスタが含まれていても良
い。このようにレジスタ群を分割し並列化することによ
りデータ転送時間が短縮されるので、テスト時間の短縮
に寄与することができる。
【００６１】前記クロックバッファ回路は、マクロ化さ
れたレジスタ群に隣接することが好ましいが、ＬＳＩの
レイアウト的に問題があれば、レジスタ群の中央部分に
配置することも可能である。クロック発生回路について
も図４に示すもののほか、多くの回路構成が考えられ
る。その他、本発明の要旨を逸脱しない範囲で、種々に
変形して実施することができる。
れたレジスタ群に隣接することが好ましいが、ＬＳＩの
レイアウト的に問題があれば、レジスタ群の中央部分に
配置することも可能である。クロック発生回路について
も図４に示すもののほか、多くの回路構成が考えられ
る。その他、本発明の要旨を逸脱しない範囲で、種々に
変形して実施することができる。
【００６２】
【発明の効果】上述したように本発明のダィナミックレ
ジスタを含む半導体集積回路によれば、スタティックレ
ジスタを用いて前記半導体集積回路のスキャンテストを
可能とする従来の回路に比べて、半導体集積回路のチッ
プ面積の縮小と低消費電力化を達成することができる。
自動配置配線設計に際して、ダィナミックレジスタから
なるレジスタ群のクロックバッファ回路を、前記レジス
タ回路に隣接するよう強制配置することにより、半導体
集積回路の回路規模を縮小し、クロックラインの低消費
電力化を図ることができる。特にレジスタ面積とレジス
タ及びクロック系の消費電力は、スタティックレジスタ
を用いる場合に比べてそれぞれ１／３程度にすることが
できる。
ジスタを含む半導体集積回路によれば、スタティックレ
ジスタを用いて前記半導体集積回路のスキャンテストを
可能とする従来の回路に比べて、半導体集積回路のチッ
プ面積の縮小と低消費電力化を達成することができる。
自動配置配線設計に際して、ダィナミックレジスタから
なるレジスタ群のクロックバッファ回路を、前記レジス
タ回路に隣接するよう強制配置することにより、半導体
集積回路の回路規模を縮小し、クロックラインの低消費
電力化を図ることができる。特にレジスタ面積とレジス
タ及びクロック系の消費電力は、スタティックレジスタ
を用いる場合に比べてそれぞれ１／３程度にすることが
できる。
【００６３】また特殊なクロック発生回路を用いること
により、ダィナミック型非スキャンレジスタと、ダィナ
ミック型スキャンレジスタとを混在させたレジスタ群を
使用することが可能となり、非スキャンレジスタのテス
ト前後のスキャンレジスタ間の接続テストもＡＴＰＧ
（自動テストプログラム生成）のＣＡＤソフトを手直し
することにより可能である。
により、ダィナミック型非スキャンレジスタと、ダィナ
ミック型スキャンレジスタとを混在させたレジスタ群を
使用することが可能となり、非スキャンレジスタのテス
ト前後のスキャンレジスタ間の接続テストもＡＴＰＧ
（自動テストプログラム生成）のＣＡＤソフトを手直し
することにより可能である。
【００６４】本発明のダィナミックレジスタの構成を、
特にレジスタを多用する映像信号処理用ＬＳＩに用いる
ことにより、前記ＬＳＩの高集積化、低消費電力化、機
能テストの容易性等に伴う大幅な低コスト化を達成する
ことができる。
特にレジスタを多用する映像信号処理用ＬＳＩに用いる
ことにより、前記ＬＳＩの高集積化、低消費電力化、機
能テストの容易性等に伴う大幅な低コスト化を達成する
ことができる。
【図１】本発明の第１の実施の形態に係るダィナミック
型非スキャンレジスタの構成を示す図。
型非スキャンレジスタの構成を示す図。
【図２】本発明の第１の実施の形態に係るダィナミック
型スキャンレジスタの構成を示す図。
型スキャンレジスタの構成を示す図。
【図３】本発明のダィナミックレジスタを含む半導体集
積回路の構成の一例を示す図。
積回路の構成の一例を示す図。
【図４】本発明のダィナミックレジスタにクロックを供
給するクロック発生回路の構成を示す図。
給するクロック発生回路の構成を示す図。
【図５】動作モードにおけるクロック発生回路の主要部
のタイムチャートを示す図。
のタイムチャートを示す図。
【図６】スキャンモードにおけるクロック発生回路の主
要部のタイムチャートを示す図。
要部のタイムチャートを示す図。
【図７】従来のスタティック型非スキャンレジスタの構
成を示す図。
成を示す図。
【図８】従来のスタティック型スキャンレジスタの構成
を示す図。
を示す図。
１、２…インバータ ３、４…Ｎチャネルトランジスタ ５、６…Ｐチャネルトランジスタ ７、８…インバータ ９、１０、１１…Ｎチャネルトランジスタ １２、１３…Ｐチャネルトランジスタ １４、１５…ダィナミック型スキャンレジスタ １６、１７…ダィナミック型非スキャンレジスタ １８…組合わせ回路の出力配線 １９…組合わせ回路の入力配線 ２０、２１…インバータ ２２…（φバー）を取り出すノード ２３、２４…バッファ ２５〜２８…インバータ ２９…２入力ＮＡＮＤ ３０…３入力ＮＡＮＤ ３１〜３５…バッファ ３６…遅延回路 ３７〜４１…インバータ ４２〜４５…クロックドインバータ ４６〜５４…インバータ ５５〜５９…クロックドインバータ ６０、６１…トランスファーゲート １０１…レジスタ群 １０２…クロックバッファ回路 １０３…クロック発生回路 １０４…組合わせ回路 １０５…レジスタ群とこれに隣接して強制配置されたク
ロックバッファ回路 Ｄ…データ入力端子 Ｑ…データ出力端子 ＳＩ…スキャンデータ入力端子 ＳＯ…スキャンデータ出力端子 （φバー）、（φ1 バー）、ＣＰＳ、（Ａバー）…書き
込みクロック φ、Ｂ…読み出しクロック ＣＰIN、ＣＰＳIN…クロック入力 ＳMODEN …モード選択信号 τD …遅延時間
ロックバッファ回路 Ｄ…データ入力端子 Ｑ…データ出力端子 ＳＩ…スキャンデータ入力端子 ＳＯ…スキャンデータ出力端子 （φバー）、（φ1 バー）、ＣＰＳ、（Ａバー）…書き
込みクロック φ、Ｂ…読み出しクロック ＣＰIN、ＣＰＳIN…クロック入力 ＳMODEN …モード選択信号 τD …遅延時間
Claims (1)
- 【請求項１】 クロック発生回路と、クロックバッファ
回路と、前記クロックバッファ回路を介して出力される
複数のクロック信号と、 前記複数のクロック信号により動作する、複数のレジス
タであって直列接続されたレジスタを有するレジスタ群
と、 前記レジスタ群に接続された少なくとも１の組合わせ回
路と前記レジスタ群の動作モードとスキャンテストモー
ドとを選択する手段を有する半導体集積回路において、 前記クロック発生回路は、システムクロックＣＰINとス
キャンテストモード選択信号ＳMODEN とクロックＣＰＳ
INを入力とし、 前記ＳMODEN により“１”の期間が重複しないように制
御されたクロックφ及び（φ1 バー）と、スキャンテス
トモードにおける書き込みクロックＣＰＳを出力とする
ものであり、 前記クロックバッファ回路は、前記レジスタ群に隣接し
て配置されたものであり、 前記レジスタ群は、ダィナミック型スキャンレジスタと
ダィナミック型非スキャンレジスタとが混在して隣接配
置されたものであり、 前記ダィナミック型スキャンレジスタは、データ入力端
子Ｄとデータ出力端子Ｑ、及びスキャンデータ入力端子
ＳＩとスキャンデータ出力端子ＳＯを備え、 前記動作モードに際して、前記データ入力端子Ｄへのデ
ータ書き込みクロックを（φ1 バー）、前記データ出力
端子Ｑへのデータ読み出しクロックをφとして、データ
が前記ダィナミック型スキャンレジスタに設定され、 前記スキャンテストモードに際して、前記スキャンデー
タ入力端子ＳＩへのスキャンデータの書き込みクロック
をＣＰＳ、前記スキャンデータの出力端子Ｓ０及び前記
データ出力端子Ｑへの読み出しクロックをφとして、ス
キャンデータが前記ダィナミック型スキャンレジスタに
設定され、 前記レジスタ群に複数のダィナミック型スキャンレジス
タが含まれる場合、前段のスキャンデータ出力端子ＳＯ
と後段のスキャンデータ入力端子ＳＩとが直列に接続さ
れ、 前記スキャンモードにおいて、前記クロックＣＰＳとφ
により、前記複数のスキャンレジスタに所定のスキャン
データが設定された後、前記クロック（φ1 バー）を
“１”としてデータをスキャンレジスタに書き込むもの
であり、 前記ダィナミック型非スキャンレジスタは、データ入力
端子Ｄとデータ出力端子Ｑとを備え、 前記データ入力端子Ｄへのデータ書き込みクロックを
（φバー）、前記データ出力端子Ｑへのデータの読み出
しクロックをφとして、前記ダィナミック型非スキャン
レジスタにデータが設定されるものであることを特徴と
するダィナミックレジスタを含む半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8285154A JPH10134591A (ja) | 1996-10-28 | 1996-10-28 | ダィナミックレジスタを含む半導体集積回路 |
| US08/956,396 US5926519A (en) | 1996-10-28 | 1997-10-23 | Semiconductor integrated circuit including dynamic registers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8285154A JPH10134591A (ja) | 1996-10-28 | 1996-10-28 | ダィナミックレジスタを含む半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10134591A true JPH10134591A (ja) | 1998-05-22 |
Family
ID=17687798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8285154A Abandoned JPH10134591A (ja) | 1996-10-28 | 1996-10-28 | ダィナミックレジスタを含む半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5926519A (ja) |
| JP (1) | JPH10134591A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3000961B2 (ja) * | 1997-06-06 | 2000-01-17 | 日本電気株式会社 | 半導体集積回路 |
| US7255173B2 (en) | 2002-11-05 | 2007-08-14 | Weatherford/Lamb, Inc. | Instrumentation for a downhole deployment valve |
| JP4892044B2 (ja) * | 2009-08-06 | 2012-03-07 | 株式会社東芝 | 半導体装置 |
| US9985611B2 (en) * | 2015-10-23 | 2018-05-29 | Intel Corporation | Tunnel field-effect transistor (TFET) based high-density and low-power sequential |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528289A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | レジスタ制御回路 |
| JPH0528789A (ja) * | 1991-07-25 | 1993-02-05 | Sharp Corp | 論理回路 |
| JP3557640B2 (ja) * | 1993-12-14 | 2004-08-25 | ソニー株式会社 | 同期回路 |
-
1996
- 1996-10-28 JP JP8285154A patent/JPH10134591A/ja not_active Abandoned
-
1997
- 1997-10-23 US US08/956,396 patent/US5926519A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5926519A (en) | 1999-07-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040610 |
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|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20040816 |