JP2003519802A - ３ステートドライバーを有する回路の試験方法及び試験に用いる回路 - Google Patents

３ステートドライバーを有する回路の試験方法及び試験に用いる回路

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ナド−ドティ、ブノワ
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ロジックヴィジョン インコーポレイテッド
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Abstract

(57)【要約】 各ドライバーに対してドライバー選択信号を発させ、かつ各ドライバーに対して回路機能イネーブル信号とともにドライバー選択信号をゲート制御してドライバーイネーブル信号を発生させることにより、走査間隔中にすべてのドライバーをディスエーブルし、かつ捕獲間隔中に多くとも１つの選択されたドライバーをイネーブルする、３ステートバスドライバーを有する回路の走査試験方法であり、ドライバー選択信号は捕獲間隔中に多くとも１つの選択されたドライバーが活動状態であることにより発生される。選択される１つのドライバーは、スキャンインシーケンス中にドライバー選択符号を記憶素子中にロードし、ドライバー選択符号を復号化してドライバー選択信号を発生させることにより選択される。ドライバー制御回路は、ドライバー選択コードを記憶する記憶素子、コードを復号化しドライバー選択信号を発生させるデコーダー回路、およびドライバー選択信号とドライバーイネーブル信号を発生させるドライバー機能イネーブル信号とをゲート制御するゲート制御回路から成る。ドライバー制御回路は、走査動作中に非活動状態であり捕獲動作中に活動状態である制御信号により制御される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般にはデジタル回路の試験に関し、より詳細には３ステートバス
ドライバーを有する集積回路の試験および試験に用いるドライバー制御回路に関
するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】
集積回路のコアロジックのようなデジタルシステムの試験は、一般的に試験パ
ターンや試験刺激をシステムの走査可能な記憶素子にロードし、少なくともシス
テムクロックの１クロック周期中に通常モードでシステムを動作し、試験刺激に
対するシステムからの応答を捕獲し、システムからの試験応答をアンロードして
、その後試験で得られた応答とシステムが設計に従って動作している場合に得ら
れるべき応答と比較することにより行われる。試験中の回路が、３ステートバス
ドライバーを含む場合に問題が発生する。３ステートドライバーは、デジタル回
路に用いられ、イネーブル（使用可能）信号の制御を受けて共通バスにデータ信
号を接続する。適正な回路動作を行うためには、いかなる場合にも２つ以上の活
動状態にあるドライバーがあってはならない。しかし、ランダム試験刺激の値は
通常走査連鎖中にシフトインしており、かつイネーブル信号を駆動する回路連結
ロジックはイネーブル信号が排他的であることを常に補償するというわけではな
いため、走査試験方法に基づく自己試験環境においては、これは多くの場合満た
すことが不可能な要件である。
【０００３】 この問題に対する様々な解決法が提案されてきた。米国特許第５，５２８，６
０１号の“Ｓｃａｎｎａｂｌｅ Ｌａｔｃｈ ｆｏｒ Ｍｕｌｔｉｐｌｅｘｏｒ
Ｃｏｎｔｒｏｌ”は、３ステートバスイネーブル信号が走査可能な素子からす
べて制御される状況に関するものである。この発明は、試験ベクトルのスキャン
インの間にエンコーダー／デコーダーの組合せによりバスの競合を防ぐものであ
る。しかし、この提案では捕獲周期中のバスの競合を防止できない。これはこの
提案の重大な制約であり、組込み型自己試験（ＢＩＳＴ）中では致命的である。
【０００４】 米国特許第５，５１３，１９０号の“Ｂｕｉｌｔ−ｉｎ Ｓｅｌｆ−ｔｅｓｔ
Ｔｒｉ−ｓｔａｔｅ Ａｒｃｈｉｔｅｃｔｕｒｅ”は、バスの競合を防止する
構成に関するものである。供給されるＩＮＨＩＢＩＴ信号の直列接続がＢＩＳＴ
中の動作周波数を制限し、この方法の重大な欠点である。さらに、直列接続の終
り近傍の最後のドライバーを試験する確率は、直列接続の開始近傍のドライバー
を試験する確率よりずっと低いため、潜在的に試験されない欠陥が存在する。
【０００５】 米国特許第５，４０４，３５９号の“Ｆａｉｌ−ｓａｆｅ Ｆａｕｌｔ Ｔｏ
ｌｅｒａｎｔ Ｃｉｒｃｕｉｔ ｆｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｔｅｓ
ｔ Ｌｏｇｉｃ ｏｎ Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅ
ｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ”は、折悪く活動状態になった試験回路システ
ムが故障した場合、通常動作中にバス上での競合が起ることを防ぐ技術を提供す
るものである。しかし、この特許では、特許明細書中に説明されたバスドライバ
ーを試験する方法が開示されていない。
【０００６】 米国特許第５，１３６，１８５号の“Ｌｏｃａｌ Ｔｒｉｓｔａｔｅ Ｃｏｎ
ｔｒｏｌ Ｃｉｒｃｕｉｔ”は、前述した米国特許第５，５１３，１９０号と同
様なものであり、そのため同じ欠点を有する。この特許は、上流のどのドライバ
ーが使用可能（イネーブル）かを示して、１つのバスドライバーから次のドライ
バーへの直列接続を提供する。この特許は、最後のバスドライバーが処理される
ところが、米国特許第５，５１３，１９０号とは異なる。使用可能な上流のドラ
イバーがない場合、コアロジックによる機能イネーブル信号出力の状態に関わり
なく、最後のドライバーは強制的にイネーブルとされる。この方法では、プルア
ップあるいはドライバーは、バスが０または１の値を携帯することを保証する必
要はない。この方法は米国特許第５，５１３，１９０号と同じ欠点を有しており
、さらに最後のドライバーのイネーブル信号のタイミングは、他の提案されてい
る方法の場合よりも影響が重大である。この特許は、ただ１つのドライバーが常
にイネーブルであることを保証するデコーダーを使用することは公知であること
を示唆している。しかし、機能モードでバスドライバーイネーブル信号を発生さ
せるロジックの試験は、この方法の制約のため全く行われない。他の欠点は、こ
の方法は機能イネーブル信号の経路に沿ってさらに遅延が発生することである。
【０００７】 米国特許第５，２８５，１１９号の“Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｔｅ
ｇｒａｔｅｄ Ｔｒｉ−ｓｔａｔｅ Ｃｉｒｃｕｉｔｒｙ ｗｉｔｈ Ｔｅｓｔ
Ｍｅａｎｓ”では、３ステート回路を修正する方法が開示されており、試験モ
ード中にネットワーク結合のような挙動をする。この方法は、バスドライバー中
の欠陥が試験されず、試験速度が遅いという欠点がある。
【０００８】
【課題を解決するための手段】
本発明は、各ドライバーに対してドライバー選択信号を発生させ、かつドライ
バー選択信号を各ドライバーに対する回路機能イネーブル信号とともにゲート制
御してドライバーイネーブル信号を発生させることにより、走査間隔中にすべて
のドライバーを使用不能（ディスエーブル）にし、捕獲間隔中に多くとも１つの
選択されたドライバーを使用可能（イネーブル）にし、ドライバー選択信号は捕
獲シーケンス中に多くとも１つの選択されたドライバーが活動状態であることに
より発生する方法で、以上に概説した従来技術の諸欠点を解決するためになされ
たものである。選択されたドライバーの１つとは、スキャンインシーケンス中に
ドライバー選択コードを記憶素子中にロードし、ドライバー選択コードを復号化
してドライバー選択信号を発生させることにより選択されるものである。
【０００９】 本発明の方法は、使用不能にする機構がデータを記憶素子に走査中に３ステー
トドライバーを通常必要であるという利点をもつ。本発明は、この方法を実施す
るための試験専用のデコーダー回路を提供する。デコーダー回路は、シーケンス
をロードする試験刺激の最後に、多くとも１つのドライバーをイネーブルとする
ように動作する。機能ロジックにより発生され、ドライバーに接続するイネーブ
ル信号と試験専用のデコーダーロジックドライバー選択信号が両方とも活動状態
（アクティブ）である場合にのみ、ドライバーはイネーブルにされる。本発明は
様々な走査方式に対応できる。クロックスキャンによる方式においては、スキャ
ンシーケンスは比較的低速で行われ、デコーダーの信号が異なる３ステートドラ
イバーへ伝播する時間は十分にあるため、チップ全体に伝えることができる。ド
ライバー制御回路は、たとえ多重機能イネーブル信号が活動状態の値を有してい
ても、１つのドライバーのみをイネーブルにする。この方式は、バスの競合がな
く、適切なツールにより発生する確定的なパターンを用いた方法と比較して遅延
が増加しない速度で試験を行うことが可能である。本方法では、機能回路は試験
モードにおいて復号化を実施するための修正が不要であり、集積回路中への試験
回路の挿入を自動的に行うことができる。
【００１０】 本発明の１つの態様は、２つ以上の３ステートバスドライバーを有する回路の
試験方法の改良として一般的に定義されるものであり、各３ステートバスドライ
バーはデータ入力、イネーブル入力およびデータ出力を有し、データ出力はとも
に接続されてバスを形成し、回路はコアロジックおよび複数の走査可能な記憶素
子を有し、各記憶素子はクロック入力、コアロジックの出力に接続される入力お
よび／またはコアロジックの入力に接続される出力を有し、かつ記憶素子が接続
されて１つ以上の走査連鎖を定義する走査モードおよび記憶素子が通常動作モー
ド中のコアロジックに接続される通常モードに設定可能であり、コアロジックは
各３ステートバスドライバーに対してデータ入力および機能イネーブル信号を発
生させ、バスはコアロジックに入力を供給する回路の試験方法であり、本方法は
、記憶素子中に試験刺激をクロックインするためのシフトインシーケンス、試験
刺激に対するコアロジックの応答を捕獲するための捕獲動作および解析用の素子
から捕獲した応答をクロックアウトするためのシフトアウトシーケンスを含むも
のであって、 ドライバー選択コード信号をバスドライバーに接続し走査可能な記憶素子中に
記憶し、ドライバー選択コード信号は通常モード中に活動状態である多くとも１
つのドライバーを認識し、 接続された走査可能な記憶素子の出力を復号化し、かつ各バスドライバーに対
して復号化されたドライバー選択信号を発生させ、 復号化された各ドライバー選択信号を各ドライバーに対する機能ドライバーイ
ネーブル信号とともにゲート制御してドライバーイネーブル信号を発生させ、か
つドライバーイネーブル信号をドライバーのイネーブル入力に印加し、 複数の記憶素子が走査モードに設定されている場合、各バスドライバーに対し
て非活動状態（インアクティブ）のドライバー選択信号を発生させることにより
すべてのドライバーを使用不能にし、 複数の記憶素子が通常モードに設定されている場合、ドライバーイネーブル信
号を各バスドライバーに印加することから成る回路の試験方法である。
【００１１】 本発明の別の態様は、コアロジックおよび２つ以上の３ステートバスドライバ
ーを有する集積回路に用いるドライバー制御回路として一般的に定義されるもの
であり、各３ステートバスドライバーはデータ入力、イネーブル入力およびデー
タ出力を有し、データ出力はともに接続されてバスを形成し、回路はコアロジッ
クおよび複数の走査可能な記憶素子を有し、各記憶素子はクロック入力、コアロ
ジックの出力に接続される入力および／またはコアロジックへの入力に接続され
る出力を有し、かつ記憶素子が接続されて１つ以上の走査連鎖を定義する走査モ
ードおよび記憶素子が通常動作モード中のコアロジックに接続される通常モード
に設定可能であり、コアロジックは各３ステートドライバーに対してデータ入力
および機能イネーブル信号を発生させ、バスはコアロジックに入力を供給するド
ライバー制御回路であり、 通常モード中は活動状態である多くとも１つのドライバーを認識するドライバ
ー選択コード信号を記憶するバスドライバーに接続する記憶手段と、 ドライバー選択コード信号を復号化して各バスドライバーに対して復号化され
たドライバー選択信号を発生させる復号化手段と、 各復号化されたドライバー選択信号を機能ドライバーイネーブル信号とともに
各ドライバーに印加し、ドライバーイネーブル信号を発生させ、かつドライバー
イネーブル信号をドライバーのイネーブル入力に印加するゲート制御手段とを備
え、 復号化手段は、複数の記憶素子が走査モードに設定されている場合、各バスド
ライバーに対して非活動状態のドライバー選択信号を発生させることによりすべ
てのドライバーを使用不能にする活動状態のドライバー制御信号に応答し、複数
の記憶素子が通常モードに設定されている場合、各バスドライバーにドライバー
イネーブル信号を印加することにより非活動状態のドライバー制御信号に応答す
ることから成るドライバー制御回路である。
【００１２】
【発明の実施の形態】
図１〜５は、本発明の好適な実施形態による集積回路とバスドライバー制御ま
たはディスエーブル回路を示す。最初に回路を説明し、次に本発明の方法の好適
な実施形態および別の実施形態について説明する。
【００１３】 図１は集積回路１０の一部を示す。集積回路はコアロジック１２、複数の走査
可能な記憶素子１４および試験動作を制御する組込み型自己試験（ＢＩＳＴ）制
御器と呼ばれる試験制御器１６から成る。本発明の原理を利用可能な集積回路で
あっても、試験制御器を含まない集積回路もある。図を見易くするため、コアロ
ジックは２つの部分に分けて示す。
【００１４】 記憶素子１４は当技術分野においてよく知られているため、詳細な説明はしな
い。図１に示す記憶素子は、「マックススキャン（ｍｕｘｅｄ−ｓｃａｎ）」使
用される素子である。さらに、図を単純化しかつ本発明の理解を容易にするため
、記憶素子と結合するマルチプレクサーは表示していない。この方法に関して後
で説明するように、本発明は他の環境、例えば「クロックスキャン」環境を含む
環境において使用することが可能である。
【００１５】 一般に、各記憶素子はコアロジックからの入力および／または出力と接続して
いる。これらの素子は、直列に接続されてシフトレジスタ、あるいはコアロジッ
クに試験データをロードして結合し、かつ解析する回路からの試験データに対す
るコアロジックの応答をアンロードするための走査連鎖を形成する。
【００１６】 各記憶素子は、クロック入力１８、コアロジックの出力と接続されるデータ入
力Ｄおよび／またはコアロジックの入力と接続される出力Ｑ、他の記憶素子の出
力Ｑに接続される直列入力ＳＩ、および記憶素子をシフトモードあるいは通常モ
ードに設定する動作を行うシフトイネーブル信号を受信するためのスキャンイネ
ーブル入力ＳＥを有する。シフトイネーブル信号は、試験制御器１６から発生さ
れ、すべての走査可能な記憶素子と接続される。配線は図面を単純化するため表
示していない。活動状態のシフトイネーブル信号は、記憶素子をシフトモードに
設定する。このモードにおいて、記憶素子は直列に接続され、試験刺激を記憶素
子中にシフトインし、かつ試験信号に対するコアロジック応答を記憶素子の外に
シフトするための１つ以上の走査連鎖を定義する。図１は２つの走査連鎖を示す
。１つの走査連鎖２０は、試験制御器１６のＳＩ１出力で発生され、記憶素子２
２のＳＩ入力に接続される。走査連鎖２０は、記憶素子２２、２４，２６，２８
，３０および３２を含む。連鎖の最後の記憶素子３２のＱ出力は、試験制御器１
６へのＳＯ１入力に接続される。もう１つの走査連鎖３４は、試験制御器１６の
出力ＳＩ２と入力ＳＯ２の間で直列に接続される記憶素子３６、３８および４０
を含む。非活動状態のシフトイネーブル信号は、記憶素子を通常モードに設定す
る。このモードにおいて、記憶素子は、コアロジックへおよびコアロジックから
のデータを結合するための通常動作モードでコアロジックに接続する。記憶素子
が通常モードに設定されている間隔は、ここでは「捕獲間隔」と呼ぶ。
【００１７】 本発明は、２つ以上の３ステートバスドライバーを有する回路に関するもので
ある。例示のため、図１はコアロジックに接続される４つの３ステートバスドラ
イバー５０を示す。各ドライバーは、データ入力５２、イネーブル入力５４およ
びデータ出力５６を有する。データ出力はまとめて接続され、６２のようにコア
ロジックへ入力を供給するバス６０を形成する。コアロジックは、各３ステート
バスドライバーに対してデータ出力６４および機能イネーブル出力６６を供給す
る。回路は、任意の補助ドライバー７０を含んでもよい。ドライバー７０および
それの回路への接続は、点線で表示されており、後で説明される。さらに、回路
は、後で説明するプルアップ、プルダウンあるいはバスホルダー７２のような機
構を含む。
【００１８】 本発明は、どちらも試験制御器１６から出力される試験モード信号とデコーダ
ーイネーブル信号であるドライバー制御信号により制御される、ドライバー制御
あるいは使用不能回路８０を提供する。試験モードは、試験動作中は活動状態で
あり、集積回路の通常操作中は非活動状態にある。集積回路の通常動作（試験モ
ードは非活動状態である）において、回路８０はすべてのドライバー選択信号を
活動状態の値に設定する。また、試験モード（試験モードは活動状態である）に
おいて、デコーダーイネーブル信号は、バスドライバー選択信号を制御する作動
状態にある。より具体的には、デコーダーイネーブル信号が非活動状態の場合、
制御回路はすべての３ステートドライバー５０を使用不能（ディスエーブル）に
する。データが走査連鎖中でシフトインまたはシフトアウトされている場合、す
なわちシフトイネーブル信号が活動状態の場合、信号は非活動状態である。デコ
ーダーイネーブル信号が活動状態の場合、制御回路は多くとも１つのドライバー
をイネーブルにし、他のすべての３ステートドライバーを使用不能にする。
【００１９】 制御回路８０は、図１において記憶素子２８および３０から成る複数の走査可
能な記憶素子、デコーダー回路８２およびゲート制御回路８４を含む。記憶素子
２８および３０は、試験データのシフトインシーケンス中に記憶素子中にロード
されるドライバー選択コードを記憶するための記憶手段として機能する。記憶素
子２８および３０の出力Ｑはデコーダー回路８２の対応する入力に接続される。
それらの出力はそれぞれのデータ入力Ｄへフィードバックされるので、記憶素子
は試験刺激のシフトインシーケンスにリセットされるまで、それぞれの出力は一
定に保たれる。ドライバー選択コードは、複数のドライバー５０がある場合に、
次の捕獲間隔中にイネーブルであるドライバーを識別する。これらの記憶素子は
、前に述べた記憶素子と同様のものである。各記憶素子は、ＳＥ入力、ＳＩ入力
、データ入力Ｄおよびデータ出力Ｑを含み、前述のように走査連鎖２０の一部を
形成する。
【００２０】 デコーダー回路８２は、デコーダーイネーブル信号を受信するイネーブル入力
８６および前述の試験モード信号を受信する入力８８を備える。一般にデコーダ
ーイネーブル信号は、シフトイネーブル信号の反転である。図に示される実施形
態において、デコーディング回路は、２：４デコーダーであるので、２つの入力
を受信し４つの出力を供給する。２つの入力のビット数は、各ドライバーを識別
するのに十分である。一般に、デコーダー回路は、ｍの入力と各バスドライバー
５０への１つの出力を有するｎの出力を有するｍ：ｎデコーダーである。入力数
が十分であれば、各ドライバーを識別することが可能である。バスラインへ接続
するバスドライバーの数が２の整数乗でない場合には、デコーダーのいくつかの
出力は使用されず、いくつかの入力コードはすべてのドライバーを使用不能する
ために用いることができる。本発明は、未使用のデコーダー出力を他のデコーダ
ー出力と組み合せて、少なくとも１つのドライバーが条件付で確実にイネーブル
されることを目的としている。一例として２つの出力を組み合せてＯＲゲートと
した。組み合せは、他のドライバーよりイネーブルでありそうなドライバーを用
いることができる。これは検査のためこれらのドライバーのファンイン（ｆａｎ
ｉｎ）に接続されたロジックが、他のドライバーのファンインに接続されたロジ
ックよりも多くのパターンが必要な場合に有用である。
【００２１】 １つのドライバーを選択する確率を変える方法は、次のようなものである。５
つのバスドライバーを想定する。ドライバーを選択するコードを定義するために
少なくとも３ビットが必要である。３入力ビットにより８つのコードが用意でき
る（すなわち、０００、００１、０１０、０１１、１００、１０１、１１０、１
１１）。５つのコードのみが必要なので、設計者は残り３つのコードの処理を選
択可能である。設計者が３つのコードを使用しないことを決めると、これらのコ
ードが記憶素子中にロードされてもドライバーは選択されない。この方法では、
機能イネーブル信号によるゲート制御の結果、イネーブルなドライバーがない場
合が頻繁にあるので、そのようにする優位性はない。余ったコードを用いるより
適切な方法は、試験可能なロジックの総数のため、より頻繁にイネーブルになる
ドライバーと余ったコードを結合させることである。設計者はデコーダーを配列
することが出来るので、コード０００と００１の場合第１のドライバーを選択し
（すなわち、ドライバー選択１信号＝１）、コード０１０の場合第２のドライバ
ーを選択し（すなわち、ドライバー選択２信号＝１）、コード０１１の場合第３
のドライバーを選択し（すなわち、ドライバー選択３信号＝１）、コード１００
の場合第４のドライバーを選択し（すなわち、ドライバー選択４信号＝１）、コ
ード１０１、１１０および１１１の場合第５のドライバーを選択する（すなわち
、ドライバー選択５信号＝１）。これは多くの可能なコード割当ての１つにすぎ
ない。当業者は、そのような簡単なデコーダーの設計方法を知っている。
【００２２】 図１において、ゲート制御回路８４は、３ステートドライバーと接続されたＡ
ＮＤゲート９０を含む。各ＡＮＤゲートは、コアロジックにより出力される機能
イネーブル信号を受信する第１の入力９２と、それぞれの接続されたドライバー
に対するデコーダー回路からのドライバー選択信号９６を受信する第２の入力９
４、およびそれぞれの接続されるドライバー５０のイネーブル入力５４に接続さ
れる出力を有する。ＡＮＤゲートへの両方の入力が活動状態のとき、ＡＮＤゲー
トの出力は活動状態であり、これによりドライバーはＡＮＤゲートとデータ接続
が可能になる。ＡＮＤゲートのどちらかの入力が非活動状態のとき接続されたド
ライバーは使用不能である。
【００２３】 従来の試験方法では、活動状態シフトイネーブル信号はすべての記憶素子のシ
フトイネーブル入力ＳＥに印加される。これにより記憶素子は走査モードに設定
され、試験刺激のクロックが各走査連鎖中の記憶素子に入る。すべての試験刺激
ビットが走査連鎖中にロードされ終わると、シフトイネーブル信号は非活動状態
になる。これにより記憶素子を通常モードに設定し、少なくとも１つの活動状態
のクロックエッジが記憶素子により試験刺激に対するコアロジックの応答を捕獲
するために印加される間に捕獲間隔を初期化する。シフトイネーブル信号は、記
憶素子を走査モードに設定するように再び活動状態にされ、捕獲されたデータは
検査のため記憶素子からクロック出力される。
【００２４】 図２は、集積回路の通常動作時にドライバー試験回路を使用不能にするために
用いる使用不能回路を概略的に示す。
【００２５】 ドライバー制御／使用不能回路は集積回路の通常動作時には必要ないため、高
速伝搬遅延が必要な場合、バスドライバーの伝搬遅延の影響を減らすための機構
を提供することが望ましい。図３および４は、２つの具体的な本発明の目的を達
成する使用不能回路の構成を示す。図３の回路はバスラインの負荷が大きい場合
に特に有用であり、図４の回路は軽い負荷のバスラインに有用である。従来技術
の回路との唯一の違いは、１つの信号の変わりに２つの信号が動作してドライバ
ーをイネーブル／使用不能にすることである。設計は機能入力（ＥＮとデータ）
を通る遅延を最小にするように構成することができる。試験用入力 を通る遅延（ドライバー選択信号）は、あまり重要ではない。
【００２６】 図３は、Ｐチャンネルトランジスター１００とｎチャンネルトランジスター１
０２、およびトランジスタのゲートに印加される信号とを受信するインバータ１
０６を含む使用不能回路１０４から成るバスドライバー５０、インバータの出力
とコアロジック機能イネーブル出力とデコーダー回路からの選択信号を受信する
第１のＡＮＤゲート１０８を示す。第２のＡＮＤゲート１１０は、インバータの
出力、コアロジックの機能イネーブル出力およびデコーダー回路からの反転され
た選択信号を受信する。図４は、３つのｐチャンネルトランジスタ１１４と３つ
のｎチャンネルトランジスタ１１６から成る別のバスドライバー１１２を示す。
図５は、デコーダー回路からの出力およびコアロジックからの機能イネーブル出
力を受信する直列に接続された一対のトランジスタ１２２と１２４から成る、さ
らに別のバスドライバー１２０を示す。
【００２７】 図２〜５に示す回路は、機能的には等価であることに留意すべきである。サイ
ズや速度の異なる要求に適応するには、異なる回路が必要である。例えば、図５
の回路は、３ステートマルチプレクサ−あるいは３ステートＭＵＸと呼ばれるも
のを構成するために用いられる。この場合、それぞれのドライバーは互いに物理
的に接近しているので、出力バスは通常負荷が軽く非常に短い。これらの具体的
構成は、例にすぎない。具体的構成の変化の１つは、ハイ状態の代わりにロー状
態の時バスドライバーをイネーブルにするイネーブル信号を持つことである。
【００２８】 前述のように、図１に示す記憶素子は、マックス走査環境で使用される。当技
術分野でよく知られているように、クロック走査環境で使用される記憶素子は異
なるが、後述するように本質的には同じ方法がドライバーを制御するために用い
られる。クロックスキャンにおいて、記憶素子のスキャンイネーブル入力は、シ
フトクロック入力により置き換えられる。クロックパルスはスキャンクロック入
力に印加され、ＳＩ入力からＱ出力へデータを転送する。この間、記憶素子クロ
ック入力は非活動状態でなければならない。Ｄ入力からＱ出力へデータを転送す
るため、シフトクロックが非活動状態の間に、クロックパルスをクロック入力に
印加しなければならない。
【００２９】 本発明による方法は、各ドライバーに対してドライバー選択信号を発生させ、
各ドライバーに対して回路機能イネーブル信号を用いてドライバー選択信号をゲ
ート制御してドライバーイネーブル信号を発生させることにより、走査間隔中に
すべてのドライバーを使用不能にし、かつ捕獲間隔中に多くとも選択された１つ
のドライバーをイネーブルにするものである。ドライバー選択信号は、捕獲シー
ケンス中に多くとも選択された１つのドライバーが活動状態であるいう方法で発
生される。選択された１つのドライバーは、スキャンインシーケンス中に記憶素
子にドライバー選択コードをロードし、かつドライバー選択コードを復号化して
ドライバー選択信号を生成することにより選択される。ドライバー選択コードは
捕獲間隔中でだけ活動状態である。本発明では、回路試験方法の概説のため３つ
の実施形態を提供する。シフトイネーブル信号とデコーダーイネーブル信号の類
似性の観点から、実施形態において前者は後者の反転であり、デコーダーはイン
バータを通るシフトイネーブル信号により制御されるものである。
【００３０】 図６〜８は、図１に示すマックス走査環境に関する本発明の方法の第１の実施
形態による各種信号のタイミングを示す。この環境において記憶素子は、クロッ
ク走査記憶素子の場合と同様なただ１つのクロック入力と２つのデータ入力を持
つ。図6に示す試験クロック信号は、記憶素子のクロック入力に印加される。シ
フトイネーブル信号は、記憶素子のＳＥ入力に印加され、２つのデータ入力のど
ちらが記憶素子にロードされるかを選択するように動作する。ＦＦ出力波形は、
すべての走査可能な記憶素子の出力であり、シフトインシーケンス中に記憶素子
にロードされるデータに依存して活動状態または非活動状態のどちらかになる。
【００３１】 デコーダー出力／イネーブル波形は、デコーダーのすべての出力の状態を示し
、デコーダーイネーブル入力の挙動も示す。一般に、デコーダー出力は、活動状
態にある多くとも１つのドライバーと接続した出力を除いて、シフトイン、捕獲
およびシフトアウト動作中は非活動状態である。活動状態にある多くとも１つの
ドライバーと接続した出力は、点線１３０により表される。本発明による方法の
第１の実施形態において、その状態の期間は捕獲間隔と同じである。この間隔中
、コアロジックは選択されたドライバーと接続した機能イネーブル出力を数回活
動状態と非活動状態にするが、デコーダーの接続した出力はその間隔中ずっと固
定されたままである。バスライン波形はバス６０の状態を示す。
【００３２】 本発明による方法の第１の実施形態に従って、シフトインシーケンス中にドラ
イバー選択コードが走査可能な記憶素子２８と３０へロードされる。記憶素子の
出力は２：４デコーダーにより復号化され、ドライバー選択信号が発生され各ド
ライバー５０と接続するゲート制御回路に接続される。多くとも１つのドライバ
ーが活動状態のドライバー選択信号を受信する。他のドライバーは非活動状態の
ドライバー選択信号を受信する。ドライバー選択信号は、各ドライバーに対する
コアロジックからの機能イネーブル信号出力によりゲート制御される。機能イネ
ーブル信号とドライバー選択信号がともに活動状態の場合、接続されたドライバ
ーはイネーブルであり、それためコアロジックにより接続されたデータ出力は、
選択されたドライバーまたはイネーブルドライバーにより出力される。その他の
場合、ドライバーはディスエーブルである。図６に示すように、捕獲間隔の終り
でシフトイネーブル信号は活動状態に切替り、すべてのドライバーは使用不能ま
たはＯＦＦになる。
【００３３】 図７に示される本発明による方法の第２の実施形態は、シフトイネーブル信号
が再度活動状態になった場合捕獲間隔の最後に選択されたドライバーを使用不能
にするのではなく、捕獲クロックの最後の活動状態エッジにより選択されたドラ
イバーが使用不能にされることを除いて、図６と同様のものである。これは、捕
獲周期の最後の活動状態エッジによりデコーダーイネーブル信号を本質的に同時
に再度活動状態にする試験制御器を用いて達成される。デコーダー出力／イネー
ブル波形は、点線１３２で示すデコーダー出力の活動状態部分の期間が図６およ
び８に示す同様の部分より短いことを示している。選択されたドライバーがイネ
ーブルである期間は、短くなっている。最後の捕獲クロックエッジの近傍ですべ
てのドライバーを使用不能にするため、デコーダー出力はデコーダーイネーブル
信号により制御される。この方法において、最後の捕獲クロック周期中に記憶素
子により捕獲されるデータは、バスドライバーに伝播しない。バスホルダーがバ
スライン上で使用中の場合、これは好適である。その他の場合、次の走査パター
ンの第１の捕獲クロック周期中に捕獲された値は、回路の挙動を予測するために
用いられる回路解析ソフトウェアより誤って予測される。このことは、バスホル
ダー７２により記憶された値がいずれかの記憶素子に伝播すると起る。
【００３４】 図８に示される本発明による方法の第３の実施形態は、補助ドライバー７０を
使用する。図１からデコーダーイネーブル信号は、補助ドライバー７０のイネー
ブル入力と結合していることがわかる。補助ドライバーがイネーブルの場合、デ
コーダーイネーブル信号上の非活動状態値により、すべてのバスドライバー５０
は再度活動状態にある。補助ドライバーに対する既定のドライバー値は、スキャ
ンインシーケンス中に補助ドライバーに接続した走査可能な記憶素子３２にロー
ドされる。記憶素子３２の出力は、出力がバス８０と接続される補助ドライバー
のデータ入力と接続されている。デコーダー出力は、第１の実施形態と同じ方法
で制御される。しかし、補助ドライバー７０は、スキャンインされた走査パター
ンに依存する値にバスホルダーを初期化するため用いられる。補助ドライバーは
、他のいずれかのドライバーがバスラインを駆動可能であるときには、それ以前
あるいはその前後でＯＦＦになっていなければならない。
【００３５】 デコーダーに入力コードを供給する記憶素子２８および３０からバスドライバ
ーへの経路は、バスドライバーがチップ全体に分配されている場合には、重要で
ある。試験クロックのクロック期間に関してこの経路での遅延が重要な場合、本
明細書に参考資料として取上げているＮａｄｅａｕ−Ｄｏｓｔｉｅらによる１９
９６年１１月２０日付け出願の米国特許出願番号０８／７５２，４９９号の“Ｍ
ｅｔｈｏｄ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏｒ Ｓｃａｎ Ｔｅｓｔｉｎｇ
Ｄｉｇｉｔａｌ Ｃｉｒｃｕｉｔｓ”に記載された方法が、多重サイクル経路
のソースである記憶素子２８および３０を考慮することにより、この問題を解決
するために用いることができる。それぞれのバスドライバーに伝播するデコーダ
ー出力に対して十分な時間があると、これらの記憶素子の実効周波数により最後
のサイクル事象がずっと早く起る。実効周波数に対応するシフトイネーブル信号
は、デコーダー出力のゲート制御を行うために用いられる。機能経路は、その動
作速度でそのまま用いられる。
【００３６】 図９〜１１は、クロック走査設計環境での回路のタイミングを示す。この環境
において、各記憶素子は２つのクロック入力と２つのデータ入力を有する。前述
のように、クロックスキャンにおいて、記憶素子のスキャンイネーブル信号は、
クロックシフト入力に置き換えられる。クロックパルスがスキャンクロック入力
に供給され、データをＳＩ入力からＱ出力に転送する。この期間中、記憶素子ク
ロック入力は非活動状態である。データをＤ入力からＱ出力へ転送するため、シ
フトクロックが非活動状態にある間にクロックパルスがクロック入力に供給され
る。
【００３７】 記憶素子が各クロックの立ち上がりエッジでデータをロードし、両方のクロッ
クが同時に活動状態にできないことを仮定する。シフトクロックにより試験パタ
ーンは記憶素子のスキャン入力ＳＩを用いて走査連鎖中に連続してロードされる
。活動状態（値は１）のシフトイネーブル信号は、パターンが現在ロード中であ
ることを示す。捕獲クロックにより記憶素子は、シフトイン状態であった試験パ
ターンに対する回路の応答を捕獲する。１つ以上の捕獲クロックパルスが、捕捉
間隔中に供給される。
【００３８】 シフトイネーブル信号は、シフトインおよびシフトアウトシーケンス中はずっ
と活動状態であり、シフトクロック波形の左側に示す試験データシフトインシー
ケンスの最後の周期により非活動状態となる。シフトイネーブル波形が非活動状
態のとき、シフトクロックはディスエーブルである。デコーダーイネーブル波形
は、一般にシフトイネーブル波形の反転である。捕獲間隔は、シフトイネーブル
信号が非活動状態のときに起る。
【００３９】 図は、シフトクロックと異なるクロック速度を有する捕獲クロックをも示す。
ＦＦ出力波形は、走査可能な記憶素子の出力の状態およびタイミングを示す。デ
コーダー出力／イネーブル波形は、デコーダーの出力の状態およびデコーダーイ
ネーブル入力の挙動を示す。点線１３０は、もしある場合の、選択されたドライ
バーの出力の状態を示す。
【００４０】 捕獲間隔中、多くとも１つのバスドライバーが、デコーダーにより決まるそれ
ぞれのバスラインを駆動できる。実施形態１および２のように、バスラインを駆
動するよう選択されたバスドライバーは、捕獲クロック数にかかわりなく捕獲間
隔中を通して同じものである。選択されたドライバーは、試験中に回路のコアロ
ジックにより実行される機能に従って、捕獲間隔中ＯＮとＯＦＦされ得る。マッ
クス走査環境下のように、バスドライバーを制御するように本発明の方法の３つ
のわずかに異なる実施形態が提供される。
【００４１】 前述の第１の方法により、シフトインおよびシフトアウト動作中のデコーダー
イネーブル信号の非活動状態値は、デコーダー出力を非活動状態の値（０）にす
ることによりすべてのドライバーを使用不能にして、捕獲間隔を通して多くとも
１つのドライバーをイネーブルにする。
【００４２】 図１０に示す第２の方法において、選択されたドライバーがイネーブルである
期間は、低減されている。デコーダー出力は、最後の捕獲クロックエッジの近傍
ですべてのドライバーをイネーブルとするために、デコーダーイネーブル信号に
より制御される。この方法では、捕獲クロック周期中に記憶素子により捕獲され
るデータは、バスドライバーへ伝播しない。これは、バスホルダーがバスライン
上で使用される場合には好適である。しかし、次の走査パターンの第１の捕獲ク
ロック周期中に捕獲される値は、回路の挙動を予測するため用いられる回路解析
ソフトウェアにより誤って予測され得る。このことは、バスホルダー７２により
記憶された値がいずれかの記憶素子に伝播すると起る。
【００４３】 図１１に示す本発明の方法の第３の実施形態は、同じ問題を解決するための別
の方法である。本実施形態において、デコーダー出力は、第１の実施形態と同じ
方法で制御される。しかし、補助ドライバー７０は、スキャンインしたばかりの
走査パターンに依存する値にバスホルダーを初期化するために用いられる。補助
ドライバーは、他のいずれかのドライバーがバスラインを駆動可能な状態の前ま
たはその前後に、ＯＦＦに切替っていなければならない。本発明は、タイミング
がクロック走査環境と同様なレベル・センシティブ・スキャン・デザイン（ＬＳ
ＳＤ）のような他の走査環境においてもイネーブルである。
【００４４】 すべてのドライバーが高インピーダンス状態にあるとき、バスライン上に既知
の値を提供するために、プルアップおよびプルダウン装置を用いることができる
ことを前述した。プルアップは、値が１を示す正の電源電圧ＶＤＤへバスライン
を引き上げる。プルダウンは、値が０を示す負の電源電圧ＶＳＳへバスラインを
引き下げる。プルアップとプルダウンは通常低速で、１つのクロック周期の範囲
内に常にバスラインを引けるとは限らない。これは、バスライン上の値がしばら
くの間不定であることを意味する。プルアップとプルダウンのどちらかを使用す
る試験方法では、不定値が記憶素子に伝播しないか、不定値が組込み型の自己試
験（ＢＩＳＴ）回路の信号解析器に到達する前に不定値を覆い隠す機構を設ける
ことを確実に行わなければならない。バスホルダーは、バスを前もって０と１に
変化させてバスドライバーの障害をより広範囲にカバーすることができるため、
一般にプルアップとプルダウンより好ましい。また、バスライン上の値は常に定
義されているので、記憶素子へ伝播する不定値はなく、また過剰零入力電流（Ｉ
ｄｄｑ）に対する試験が可能となる。バスホルダーは、多重の捕獲クロック周期
が用いられ、かつクロック周期が短い場合、特に好適である。プルアップとプル
ダウンは、この周期中にバスライン上に既知の値を組み付ける時間はない可能性
がある。バスライン上の未知の値は、いずれの記憶素子へも伝播されないように
する必要がある。しかし、プルアップとプルダウンは、回路解析ツールの実行に
おいて優位性を提供するため、その使用は十分に考慮するべきである。
【００４５】 添付された特許請求項により定義された精神に反することなしに、本発明の使
用禁止回路および方法について様々な修正および変更をおこなうことができると
いうことが理解できるであろう。
【図面の簡単な説明】
【図１】 本発明の好適な実施形態によるバスドライバー制御回路を有する集積回路の一
部を示す略図である。
【図２】 本発明の実施形態によるバスドライバー使用不能回路を示す略図である。
【図３】 バス回線が負荷の重い状態の回路に用いられる本発明の他の実施形態によるバ
スドライバー使用不能回路を示す略図である。
【図４】 バス回線が負荷の軽い状態の回路に用いられる本発明の他の実施形態によるバ
スドライバー使用不能回路を示す略図である。
【図５】 本発明の他の実施形態によるバスドライバー使用不能回路を示す略図である。
【図６】 マックス走査環境で使用した場合、本発明の方法における重要な信号のタイミ
ングを表すタイミングチャートである。
【図７】 マックス走査環境で使用した場合、本発明の方法における重要な信号のタイミ
ングを表すタイミングチャートである。
【図８】 マックス走査環境で使用した場合、本発明の方法における重要な信号のタイミ
ングを表すタイミングチャートである。
【図９】 クロック走査環境で使用した場合、本発明の方法における重要な信号のタイミ
ングを表すタイミングチャートである。
【図１０】 クロック走査環境で使用した場合、本発明の方法における重要な信号のタイミ
ングを表すタイミングチャートである。
【図１１】 クロック走査環境で使用した場合、本発明の方法における重要な信号のタイミ
ングを表すタイミングチャートである。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ， ＶＮ，ＹＵ，ＺＡ，ＺＷ 【要約の続き】 あり捕獲動作中に活動状態である制御信号により制御さ れる。

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 ２つ以上の３ステートバスドライバーを有する回路の試験方
    法において、各３ステートバスドライバーはデータ入力、使用可能入力およびデ
    ータ出力を有し、前記データ出力はともに接続されてバスを形成し、前記回路は
    コアロジックおよび複数の走査可能な記憶素子を有し、各記憶素子はクロック入
    力、前記コアロジックの出力に接続される入力および／または前記コアロジック
    の入力に接続される出力を有し、かつ前記記憶素子が接続されて１つ以上の走査
    連鎖を定義する走査モードおよび前記記憶素子が通常動作モード中の前記コアロ
    ジックに接続される通常モードに設定可能であり、前記コアロジックは各前記３
    ステートバスドライバーに対してデータ入力および機能イネーブル信号を発生さ
    せ、前記バスは前記コアロジックに入力を供給する回路の試験方法であり、前記
    方法は、試験刺激を前記記憶素子中にクロックインするためのシフトインシーケ
    ンス、試験刺激に対するコアロジックの応答を捕獲するための捕獲動作および捕
    獲した応答を解析用の前記素子からクロックアウトするためのシフトアウトシー
    ケンスを含むものであり、前記方法は、 ドライバー選択コード信号を前記バスドライバーに接続した走査可能な記憶素
    子中に記憶し、かつ前記ドライバー選択コード信号は通常モード中に活動状態で
    ある多くとも１つの前記ドライバーを認識し、 接続された前記走査可能な記憶素子の出力を復号化し、かつ各前記バスドライ
    バーに対して復号化されたドライバー選択信号を発生させ、 前記復号化された各ドライバー選択信号を各前記ドライバーに対する機能ドラ
    イバーイネーブル信号とともにゲート制御してドライバーイネーブル信号を発生
    させ、かつ前記ドライバーイネーブル信号を前記ドライバーの使用可能入力に印
    加し、 前記複数の記憶素子が走査モードに設定されている場合は各前記バスドライバ
    ーに対して非活動状態のドライバー選択信号を発生させることによりすべての前
    記ドライバーを使用不能にし、 前記複数の記憶素子が通常モードに設定されている場合は前記ドライバーイネ
    ーブル信号を各前記バスドライバーに印加する ことを改良することを特徴とする回路の試験方法。
  2. 【請求項２】 前記ドライバーが使用不能の場合、既定値を前記バス上に組
    み付けるステップをさらに含む請求項１に記載の方法。
  3. 【請求項３】 前記組み付けるステップは、バスホルダーにより行われるこ
    とを特徴とする請求項２に記載の方法。
  4. 【請求項４】 前記選択されたドライバーが使用不能の場合、既定値をバス
    に組み付ける前記ステップは、プルアップまたはプルダウンを用いて行うことを
    特徴とする請求項２に記載の方法。
  5. 【請求項５】 前記複数の記憶素子が通常モードに設定される場合、捕獲動
    作を行うことをさらに含み、捕獲動作を行う前記ステップは１つ以上の捕獲クロ
    ックエッジを前記記憶素子に印加することを特徴とする請求項２に記載の方法。
  6. 【請求項６】 前記３ステートバスドライバーを使用不能にするステップは
    、最後の活動状態の捕獲クロックエッジの前後または直前に行われることを特徴
    とする請求項５に記載の方法。
  7. 【請求項７】 前記ドライバーを使用不能にするステップは、捕獲動作が２
    つ以上のクロックエッジから成る場合には、終りから２番目の捕獲クロックエッ
    ジに続いてバス上に導かれた値を記憶し、その他の場合は捕獲動作に先立つシフ
    ト動作の最後のクロックエッジに続いてバス上に導かれた値を記憶し、次の捕獲
    動作を行うとき、すべてのドライバーが使用不能の場合に続く試験刺激をロード
    するシーケンスにおいて前記記憶された値を用いることを含む請求項６に記載の
    方法。
  8. 【請求項８】 前記３ステートバスドライバーを使用不能にするステップは
    、補助バスドライバーを使用可能にし、前記補助バスドライバーと接続した走査
    可能な記憶素子から受信する値を前記バス上に導くことを含むことを特徴とする
    請求項５に記載の方法。
  9. 【請求項９】 ドライバー選択信号を発生させるステップは、前記選択信号
    が活動状態であると同じ確率を有するようにより行われることを特徴とする請求
    項１に記載の方法。
  10. 【請求項１０】 前記ドライバー選択信号を発生させることは、１つ以上の
    特定のドライバーが選択される確率を増加させる方法により信号を発生させるこ
    とを含むことを特徴とする請求項１に記載の方法。
  11. 【請求項１１】 確率を増加させる前記方法は、未使用のデコーダー出力を
    組み合せて１つ以上の特定のドライバーが選択される確率を増加させることを含
    むことを特徴とする請求項１０に記載の方法。
  12. 【請求項１２】 ２つ以上の３ステートバスドライバーを有し、前記ドライ
    バーはデータ入力、使用可能入力およびデータ出力を有し、前記データ出力はと
    もに接続されてバスを形成し、前記回路はコアロジックおよび複数の走査可能な
    記憶素子を有し、各記憶素子はクロック入力、前記コアロジックの出力に接続さ
    れる入力および／または前記コアロジックへの入力に接続される出力を有し、か
    つ前記記憶素子が接続されて１つ以上の走査連鎖を定義する走査モードおよび前
    記記憶素子が通常動作モード中の前記コアロジックに接続される通常モードに設
    定可能であり、前記コアロジックは前記３ステートバスドライバーに対してデー
    タ入力および機能イネーブル信号を発生させ、前記バスは前記コアロジックに入
    力を供給する回路の試験方法であって、 前記記憶素子を走査モードに設定し、 すべての前記３ステートバスドライバーを使用不能にし、 試験刺激とドライバー選択コードをすべての走査可能な記憶素子中にシフトイ
    ンし、前記ドライバー選択コードは前記通常モード中に活動状態である多くとも
    １つの選択された前記ドライバーを認識し、 ドライバー選択コードを記憶する走査可能な記憶素子の出力を復号化し、かつ
    １つの前記ドライバー対する活動状態のドライバー選択信号およびドライバーの
    バランスに対する非活動状態のドライバー選択信号を含む各前記バスドライバー
    に対してドライバー選択信号を発生させ、 前記ドライバーに接続された機能イネーブル信号とともに各前記ドライバー選
    択信号をゲート制御してドライバーイネーブル信号を発生させ、 前記ドライバーが使用可能な場合前記選択された１つのドライバーのデータ入
    力値とともに前記バスを駆動するか、または前記選択されたドライバーが使用不
    能の場合前記バス上に既定値を組み付けし、 前記記憶素子を通常モードに設定し、 捕獲動作を行い、 前記走査可能素子を走査モードに設定し、 前記３ステートバスドライバーを使用不能にし、 回路の応答出力をシフトアウトし、 回路の応答出力を解析する、 各ステップから成ることを特徴とする回路の試験方法。
  13. 【請求項１３】 ドライバー制御信号を発生させ、前記ドライバー制御信号
    が非活動状態である場合すべての前記ドライバーを使用不能にし、かつ前記ドラ
    イバー制御信号が活動状態である場合多くとも１つの前記ドライバーを使用可能
    にすることをさらに含む請求項１２に記載の方法。
  14. 【請求項１４】 前記ドライバー制御信号は、シフトイネーブル信号の反転
    であることを特徴とする請求項１３に記載の方法。
  15. 【請求項１５】 前記選択されたドライバーが使用不能の場合、既定値を前
    記バス上に組み付けるステップは、バスホルダーを用いて行うことを特徴とする
    請求項１２に記載の方法。
  16. 【請求項１６】 前記選択されたドライバーが使用不能の場合、既定値を前
    記バス上に組付けるステップは、プルアップまたはプルダウンを用いて行うこと
    を特徴とする請求項１２に記載の方法。
  17. 【請求項１７】 捕獲動作を行うステップは、１またはそれ以上の捕獲クロ
    ック周期を前記記憶素子に印加することから成ることを特徴とする請求項１５に
    記載の方法。
  18. 【請求項１８】 前記３ステートバスドライバーを使用不能にするステップ
    は、最後の活動状態の捕獲クロックエッジの前後または直前に行われることを特
    徴とする請求項１７に記載の方法。
  19. 【請求項１９】 前記３ステートバスドライバーを使用不能にする前記ステ
    ップは、任意のバスドライバーを使用可能にし、走査可能な記憶素子から受信し
    た値を前記バス上で駆動することを含むことを特徴とする請求項１７に記載の方
    法。
  20. 【請求項２０】 前記ドライバー選択信号の発生は、１つ以上の特定のドラ
    イバーが選択される確率を増加させる方法により信号を発生させることから成る
    ことを特徴とする請求項１２に記載の方法。
  21. 【請求項２１】 確率を増加させる前記方法は、未使用のコーダー出力を組
    み合せて１つ以上の特定のドライバーが選択される確率を増加させることを含む
    ことを特徴とする請求項２０に記載の方法。
  22. 【請求項２２】 ドライバー選択信号を発生させるステップは、未使用のデ
    コーダー出力を結合させて特定のドライバー選択信号が活動状態である確率を増
    加させることを含むことを特徴とする請求項１２に記載の方法。
  23. 【請求項２３】 コアロジックおよび２つ以上の３ステートバスドライバー
    を有し、各３ステートバスドライバーはデータ入力、使用可能入力およびデータ
    出力を有し、前記データ出力はともに接続されてバスを形成し、前記回路はコア
    ロジックおよび複数の走査可能な記憶素子を有し、各記憶素子はクロック入力、
    コアロジックの出力に接続される入力および／または前記コアロジックへの入力
    に接続される出力を有し、かつ前記記憶素子が接続されて１つ以上の走査連鎖を
    定義する走査モードおよび前記記憶素子が通常動作モード中の前記コアロジック
    に接続される通常モードに設定可能であり、前記コアロジックは各前記３ステー
    トバスドライバーに対してデータ入力および機能イネーブル信号を発生させ、前
    記バスは前記コアロジックに入力を供給する集積回路に使用される改良されたド
    ライバー制御回路であって、 通常モード中は活動状態である多くとも１つの前記ドライバーを認識するドラ
    イバー選択コード信号を記憶する前記バスドライバーに接続する記憶手段と、 前期ドライバー選択コード信号を復号化して各前記バスドライバーに対して復
    号化したドライバー選択信号を発生させる復号化手段と、 各前記復号化したドライバー選択信号を各前記ドライバーに対する機能ドライ
    バーイネーブル信号とともにゲート制御し、ドライバーイネーブル信号を発生さ
    せ、かつ前記ドライバーイネーブル信号を前記ドライバーの前記使用可能入力に
    印加するゲート制御手段とを備え、 前記復号化手段は、前記複数の記憶素子が走査モードに設定されている場合、
    各前記バスドライバーに対して非活動状態のドライバー選択信号を発生させるこ
    とによりすべての前記ドライバーを使用不能にする活動状態のドライバー制御信
    号に応答し、前記複数の記憶素子が通常モードに設定されている場合、各前記バ
    スドライバーに前記ドライバーイネーブル信号を印加することにより非活動状態
    のドライバー制御信号に応答することを特徴とする集積回路に使用される改良さ
    れたドライバー制御回路。
  24. 【請求項２４】 前記記憶手段は、前記ドライバーと接続された走査可能な
    記憶素子から成ることを特徴とする請求項２３に記載の集積回路。
  25. 【請求項２５】 前記集積回路の通常動作時に前記制御回路を使用不能にす
    る使用不能手段をさらに含むことを特徴とする請求項２３に記載の集積回路。
  26. 【請求項２６】 データ入力、前記ドライバー制御信号を受信する使用可能
    入力および前記バスに接続するデータ出力を有する補助の３ステートバスドライ
    バーと、補助ドライバーに対する入力データを記憶する前記補助バスドライバー
    のデータ入力に接続する第２の記憶手段をさらに含むことを特徴とする請求項２
    ３に記載の集積回路。
  27. 【請求項２７】 すべてのドライバーが高インピーダンス状態にある場合、
    前記バス上の既定値を組み付ける手段をさらに含むことを特徴とする請求項２３
    に記載の集積回路。
  28. 【請求項２８】 前記組み付ける手段は、バスホルダー、プルアップまたは
    プルダウンの１つから成ることを特徴とする請求項２７に記載の集積回路。
  29. 【請求項２９】 前記復号化手段はｍ：ｎデコーダーから成り、ｍは前記デ
    コーダーへの入力数、ｎは前記デコーダーからの出力数であり、前記記憶手段は
    ｍに対応する数の走査可能な記憶素子から成ることを特徴とする請求項２３に記
    載の集積回路。
  30. 【請求項３０】 コアロジックおよび２つ以上の３ステートバスドライバー
    を有し、各３ステートバスドライバーはデータ入力、使用可能入力およびデータ
    出力を有し、前記データ出力はともに接続されてバスを形成し、前記回路はコア
    ロジックおよび複数の走査可能な記憶素子を有し、各記憶素子はクロック入力、
    コアロジックの出力に接続される入力および／または前記コアロジックの入力に
    接続される出力を有し、かつ前記記憶素子が接続されて１つ以上の走査連鎖を定
    義する走査モードおよび前記記憶素子が通常動作モード中の前記コアロジックに
    接続される通常モードに設定可能であり、前記コアロジックは各前記３ステート
    バスドライバーに対してデータ入力および機能イネーブル信号を発生させ、前記
    バスは前記コアロジックに入力を供給する集積回路に使用される改良されたドラ
    イバー制御回路であって、 通常モード中は活動状態である多くとも１つの前記ドライバーを認識するドラ
    イバー選択コード信号を記憶する前記バスドライバーに接続される第１の記憶手
    段と、前記記憶手段は各前記ドライバーと接続される走査可能な記憶素子から成
    り、 前記ドライバー選択コード信号を復号化し各前記バスドライバーに対して復号
    化されたドライバー選択信号を発生させる復号化手段と、 各前記復号化されたドライバー選択信号を各前記ドライバーに対する機能ドラ
    イバーイネーブル信号とともにゲート制御し、ドライバーイネーブル信号を発生
    させ、かつ前記ドライバーイネーブル信号を前記ドライバーの前記使用可能入力
    に印加するゲート制御手段で、前記ゲート制御手段は各前記ドライバーに接続さ
    れる２つの入力ＡＮＤゲートから成るゲート制御手段と、 すべてのドライバーが高インピーダンス状態にあるとき既定値を前記バス上に
    組み付ける手段と、 データ入力、前記ドライバー制御信号を受信するための使用可能入力および前
    記バスに接続されるデータ出力を有する補助の３ステートバスドライバーと、 補助ドライバーに対する入力データを記憶するための前記補助バスドライバー
    のデータ入力に接続される第２の記憶手段とを備え、 前記復号化手段は、前記複数の記憶素子が走査モードに設定されている場合、
    各前記バスドライバーに対して非活動状態のドライバー選択信号を発生させるこ
    とによりすべての前記ドライバーを使用不能にする活動状態のドライバー制御信
    号に応答し、前記複数の記憶素子が通常モードに設定されている場合、各前記バ
    スドライバーに前記ドライバーイネーブル信号を印加することにより非活動状態
    の走査信号に応答することを特徴とする集積回路に使用される改良されたドライ
    バー制御回路。
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