JPH1194914A - スキャンパス制御回路 - Google Patents
スキャンパス制御回路Info
- Publication number
- JPH1194914A JPH1194914A JP9256339A JP25633997A JPH1194914A JP H1194914 A JPH1194914 A JP H1194914A JP 9256339 A JP9256339 A JP 9256339A JP 25633997 A JP25633997 A JP 25633997A JP H1194914 A JPH1194914 A JP H1194914A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- scan path
- state
- tri
- scan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 トライステート回路の制御信号としてフリッ
プ・フロップの出力が接続されている回路において、ス
キャンパステスト時にデータバスでの衝突が生じないト
ライステート回路内蔵のスキャンパス制御回路を提供す
ることを目的とする。 【解決手段】 スキャンパス付きフリップ・フロップ２
及び４の出力をデコード回路９の入力端子Ａ及びＢに接
続し、デコード回路９の出力端子Ｃをセレクタ１０及び
１１に接続する。セレクター１０及び１１は、制御回路
１２によって通常動作モードとスキャンテストモードを
切り換えられ、スキャンテストモード時には、デコード
回路９によって選択された１個のトライステート回路の
みが“ＯＮ”状態となるため、データバスでの衝突は発
生しない。
プ・フロップの出力が接続されている回路において、ス
キャンパステスト時にデータバスでの衝突が生じないト
ライステート回路内蔵のスキャンパス制御回路を提供す
ることを目的とする。 【解決手段】 スキャンパス付きフリップ・フロップ２
及び４の出力をデコード回路９の入力端子Ａ及びＢに接
続し、デコード回路９の出力端子Ｃをセレクタ１０及び
１１に接続する。セレクター１０及び１１は、制御回路
１２によって通常動作モードとスキャンテストモードを
切り換えられ、スキャンテストモード時には、デコード
回路９によって選択された１個のトライステート回路の
みが“ＯＮ”状態となるため、データバスでの衝突は発
生しない。
Description
【０００１】
【発明の属する技術分野】本発明は、トライステート回
路内蔵のスキャンパス制御回路に関する。
路内蔵のスキャンパス制御回路に関する。
【０００２】
【従来の技術】近年ＬＳＩの大規模化に伴い、テスト評
価を容易に行うためスキャンパスを用いて診断する手法
が一般的になってきている。
価を容易に行うためスキャンパスを用いて診断する手法
が一般的になってきている。
【０００３】まず最初に、スキャンパス付きフリップ・
フロップについて、以下に説明をする。図７は、スキャ
ンパス付きフリップ・フロップの構成図で、制御端子Ｎ
Ｔによって入力端子Ｄと入力端子ＤＴを選択切換できる
構成を有している。例えば、制御端子ＮＴが“０”なら
ば入力端子Ｄを選択し、制御端子ＮＴが“１”ならば入
力端子ＤＴを選択できる回路において、フリップ・フロ
ップの出力端子Ｑと他のフリップ・フロップの入力端子
ＤＴを接続した場合、制御端子ＮＴを“０”にすれば通
常動作となり、また、制御端子“１”にすればフリップ
・フロップがチェーン状に接続されてスキャンパス動作
を行うことができる。
フロップについて、以下に説明をする。図７は、スキャ
ンパス付きフリップ・フロップの構成図で、制御端子Ｎ
Ｔによって入力端子Ｄと入力端子ＤＴを選択切換できる
構成を有している。例えば、制御端子ＮＴが“０”なら
ば入力端子Ｄを選択し、制御端子ＮＴが“１”ならば入
力端子ＤＴを選択できる回路において、フリップ・フロ
ップの出力端子Ｑと他のフリップ・フロップの入力端子
ＤＴを接続した場合、制御端子ＮＴを“０”にすれば通
常動作となり、また、制御端子“１”にすればフリップ
・フロップがチェーン状に接続されてスキャンパス動作
を行うことができる。
【０００４】このようなスキャンパス付きフリップ・フ
ロップを用いた従来のトライステート回路内蔵のスキャ
ンパス制御回路について、図５の構成図を用いて説明す
る。
ロップを用いた従来のトライステート回路内蔵のスキャ
ンパス制御回路について、図５の構成図を用いて説明す
る。
【０００５】図５において、１はスキャンパスの入力端
子、２，３，４はスキャンパス付きフリップ・フロッ
プ、５はスキャンパス付きフリップ・フロップ２，３，
４の制御回路、６，７，８は論理回路、１３，１４はト
ライステート回路、１５はスキャンパスの出力端子、１
６はデータバスである。
子、２，３，４はスキャンパス付きフリップ・フロッ
プ、５はスキャンパス付きフリップ・フロップ２，３，
４の制御回路、６，７，８は論理回路、１３，１４はト
ライステート回路、１５はスキャンパスの出力端子、１
６はデータバスである。
【０００６】この従来回路においては、スキャンパス付
きフリップ・フロップ２，３，４の各入力端子Ｄは論理
回路６に、各制御端子ＮＴは制御回路５にそれぞれ接続
されており、各クロック入力端子ＣＫにはクロックＣＬ
Ｋが入力されている。また、スキャンパス付きフリップ
・フロップ２の出力端子Ｑとスキャンパス付きフリップ
・フロップ３の入力端子ＤＴ、スキャンパス付きフリッ
プ・フロップ３の出力端子Ｑとスキャンパス付きフリッ
プ・フロップ４の入力端子ＤＴがそれぞれ接続されてい
る。且つ、スキャンパス付きフリップ・フロップ２の入
力端子ＤＴには、スキャンパスの入力端子１が接続さ
れ、スキャンパス付きフリップ・フロップ４の出力端子
Ｑにはスキャンパスの出力端子１５が接続されている。
きフリップ・フロップ２，３，４の各入力端子Ｄは論理
回路６に、各制御端子ＮＴは制御回路５にそれぞれ接続
されており、各クロック入力端子ＣＫにはクロックＣＬ
Ｋが入力されている。また、スキャンパス付きフリップ
・フロップ２の出力端子Ｑとスキャンパス付きフリップ
・フロップ３の入力端子ＤＴ、スキャンパス付きフリッ
プ・フロップ３の出力端子Ｑとスキャンパス付きフリッ
プ・フロップ４の入力端子ＤＴがそれぞれ接続されてい
る。且つ、スキャンパス付きフリップ・フロップ２の入
力端子ＤＴには、スキャンパスの入力端子１が接続さ
れ、スキャンパス付きフリップ・フロップ４の出力端子
Ｑにはスキャンパスの出力端子１５が接続されている。
【０００７】さらに、トライステート回路１３は、入力
端子が論理回路７に、制御端子がスキャンパス付きフリ
ップ・フロップ２の出力端子Ｑに、出力端子がデータバ
ス１６にそれぞれ接続されており、トライステート回路
１４は、入力端子が論理回路８に、制御端子がスキャン
パス付きフリップ・フロップ４の出力端子Ｑに、出力端
子がデータバス１６にそれぞれ接続されている。
端子が論理回路７に、制御端子がスキャンパス付きフリ
ップ・フロップ２の出力端子Ｑに、出力端子がデータバ
ス１６にそれぞれ接続されており、トライステート回路
１４は、入力端子が論理回路８に、制御端子がスキャン
パス付きフリップ・フロップ４の出力端子Ｑに、出力端
子がデータバス１６にそれぞれ接続されている。
【０００８】このような回路構成において、制御回路５
によりスキャンパス付きフリップ・フロップ２，３，４
の制御端子を“０”にすれば通常動作を行うことがで
き、また、制御端子を“１”にすれば３つのフリップ・
フロップが数珠つなぎとなりスキャンパス動作を行うこ
とができる。
によりスキャンパス付きフリップ・フロップ２，３，４
の制御端子を“０”にすれば通常動作を行うことがで
き、また、制御端子を“１”にすれば３つのフリップ・
フロップが数珠つなぎとなりスキャンパス動作を行うこ
とができる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のトライステート回路内蔵のスキャンパス制
御回路では、スキャンパス動作時にトライステート回路
出力によるバス衝突が発生するという課題がある。図６
は、図５に示す従来回路におけるスキャンパス動作時の
タイミング図を示す。この図６から明らかなように、入
力端子１に１→０→１→０のデータが入力された場合、
Ｃ区間ではスキャンパス付きプリップフロップ２及び４
とも“１”が設定され、その結果トライステート回路１
３及び１４が同時にＯＮとなりデータバスにおいて衝突
が発生する。
ような従来のトライステート回路内蔵のスキャンパス制
御回路では、スキャンパス動作時にトライステート回路
出力によるバス衝突が発生するという課題がある。図６
は、図５に示す従来回路におけるスキャンパス動作時の
タイミング図を示す。この図６から明らかなように、入
力端子１に１→０→１→０のデータが入力された場合、
Ｃ区間ではスキャンパス付きプリップフロップ２及び４
とも“１”が設定され、その結果トライステート回路１
３及び１４が同時にＯＮとなりデータバスにおいて衝突
が発生する。
【００１０】本発明は、このような従来の課題を鑑み、
スキャンパステスト時にデータバスでの衝突が生じない
トライステート回路内蔵のスキャンパス制御回路を提供
することを目的とする。
スキャンパステスト時にデータバスでの衝突が生じない
トライステート回路内蔵のスキャンパス制御回路を提供
することを目的とする。
【００１１】
【課題を解決するための手段】本発明のスキャンパス制
御回路は、スキャンパスを備えた複数のスキャンパス付
き回路と、前記複数のスキャンパス付き回路のうち所定
のスキャンパス付き回路からの出力を制御信号とするワ
イアードオア接続された複数のトライステート回路を内
蔵するスキャンパス制御回路において、スキャンパステ
ストモード時に、前記所定のスキャンパス付き回路から
の出力を入力信号として、前記複数のトライステート回
路のうち、多くても１個のトライステート回路しか“Ｏ
Ｎ”状態にならない制御信号を出力するトライステート
状態決定回路を備えていることを特徴とする。
御回路は、スキャンパスを備えた複数のスキャンパス付
き回路と、前記複数のスキャンパス付き回路のうち所定
のスキャンパス付き回路からの出力を制御信号とするワ
イアードオア接続された複数のトライステート回路を内
蔵するスキャンパス制御回路において、スキャンパステ
ストモード時に、前記所定のスキャンパス付き回路から
の出力を入力信号として、前記複数のトライステート回
路のうち、多くても１個のトライステート回路しか“Ｏ
Ｎ”状態にならない制御信号を出力するトライステート
状態決定回路を備えていることを特徴とする。
【００１２】この構成によれば、複数のトライステート
回路がワイアードオア接続されていても、スキャンパス
テストモード時には、トライステート状態決定回路によ
り多くても１個のトライステート回路しか“ＯＮ”状態
にならないため、バス衝突は発生することはなく、バス
衝突によるＬＳＩの破壊を防止することができる。
回路がワイアードオア接続されていても、スキャンパス
テストモード時には、トライステート状態決定回路によ
り多くても１個のトライステート回路しか“ＯＮ”状態
にならないため、バス衝突は発生することはなく、バス
衝突によるＬＳＩの破壊を防止することができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００１４】（実施の形態１）本発明の実施の形態１の
トライステート回路内蔵のスキャンパス制御回路につい
て、図１の構成図を用いて説明する。図１において、１
はスキャンパスの入力端子、２，３，４はスキャンパス
付きフリップ・フロップ、５はスキャンパス付きフリッ
プ・フロップ２，３，４の制御回路、６，７，８は論理
回路、９はデコード回路、１０，１１はセレクタ、１２
はセレクタ１０，１１の制御回路、１３，１４はトライ
ステート回路、１５はスキャンパスの出力端子、１６は
データバスである。
トライステート回路内蔵のスキャンパス制御回路につい
て、図１の構成図を用いて説明する。図１において、１
はスキャンパスの入力端子、２，３，４はスキャンパス
付きフリップ・フロップ、５はスキャンパス付きフリッ
プ・フロップ２，３，４の制御回路、６，７，８は論理
回路、９はデコード回路、１０，１１はセレクタ、１２
はセレクタ１０，１１の制御回路、１３，１４はトライ
ステート回路、１５はスキャンパスの出力端子、１６は
データバスである。
【００１５】上記デコード回路９は、入力端子Ａがスキ
ャンパス付きフリップ・フロップ２の出力端子Ｑに、入
力端子Ｂがスキャンパス付きフリップ・フロップ４の出
力端子Ｑにそれぞれ接続されている。なお、このデコー
ド回路９は、図３（ｂ）に示す真理値を持ち、図３
（ａ）にその一実施形態の構成図を示す。
ャンパス付きフリップ・フロップ２の出力端子Ｑに、入
力端子Ｂがスキャンパス付きフリップ・フロップ４の出
力端子Ｑにそれぞれ接続されている。なお、このデコー
ド回路９は、図３（ｂ）に示す真理値を持ち、図３
（ａ）にその一実施形態の構成図を示す。
【００１６】また、セレクタ１０は、入力端子Ｅ１がデ
コード回路９の出力端子Ｃ[１：０]に、入力端子Ｆ１が
スキャンパス付きフリップ・フロップ２の出力端子Ｑ
に、出力端子Ｇ１がトライステート回路１３の制御端子
にそれぞれ接続されており、制御端子Ｈ１に接続された
制御回路１２によって入力端子Ｅ１と入力端子Ｆ１を選
択切換できる。さらに、セレクタ１１も同様に、入力端
子Ｅ２がデコード回路９の出力端子Ｃ[１：０]に、入力
端子Ｆ２がスキャンパス付きフリップ・フロップ４の出
力端子Ｑに、出力端子Ｇ２がトライステート回路１４の
制御端子にそれぞれ接続されており、制御端子Ｈ２に接
続された制御回路１２によって入力端子Ｅ２と入力端子
Ｆ２を選択切換できる。なお、上記以外の回路は、図５
に示す従来回路と同様な回路接続がなされている。
コード回路９の出力端子Ｃ[１：０]に、入力端子Ｆ１が
スキャンパス付きフリップ・フロップ２の出力端子Ｑ
に、出力端子Ｇ１がトライステート回路１３の制御端子
にそれぞれ接続されており、制御端子Ｈ１に接続された
制御回路１２によって入力端子Ｅ１と入力端子Ｆ１を選
択切換できる。さらに、セレクタ１１も同様に、入力端
子Ｅ２がデコード回路９の出力端子Ｃ[１：０]に、入力
端子Ｆ２がスキャンパス付きフリップ・フロップ４の出
力端子Ｑに、出力端子Ｇ２がトライステート回路１４の
制御端子にそれぞれ接続されており、制御端子Ｈ２に接
続された制御回路１２によって入力端子Ｅ２と入力端子
Ｆ２を選択切換できる。なお、上記以外の回路は、図５
に示す従来回路と同様な回路接続がなされている。
【００１７】以上のように構成された実施の形態１のト
ライステート回路内蔵のスキャンパス制御回路につい
て、以下その動作を説明する。
ライステート回路内蔵のスキャンパス制御回路につい
て、以下その動作を説明する。
【００１８】図１に示すように、制御回路５によりスキ
ャンパス付きフリップ・フロップ２，３，４の制御端子
を“０”から“１”にすることによって、通常動作から
スキャンパス動作に切り換えてスキャンパステストを行
うことができる。このとき、同時に制御回路１２によっ
て、セレクタ１０及び１１を通常動作モードからスキャ
ンパステストモードに切り換える。本実施の形態１で
は、制御回路１２から出力される値が“０”ならば入力
端子Ｆ１及びＦ２が選択されて通常動作モードとなり、
“１”ならば入力端子Ｅ１及びＥ２が選択されてスキャ
ンパステストモードとなる。
ャンパス付きフリップ・フロップ２，３，４の制御端子
を“０”から“１”にすることによって、通常動作から
スキャンパス動作に切り換えてスキャンパステストを行
うことができる。このとき、同時に制御回路１２によっ
て、セレクタ１０及び１１を通常動作モードからスキャ
ンパステストモードに切り換える。本実施の形態１で
は、制御回路１２から出力される値が“０”ならば入力
端子Ｆ１及びＦ２が選択されて通常動作モードとなり、
“１”ならば入力端子Ｅ１及びＥ２が選択されてスキャ
ンパステストモードとなる。
【００１９】図４に、図１に示す本実施の形態１におけ
るスキャンパス動作時のタイミング図を示す。この図４
から明らかなように、入力端子１に１→０→１→０のデ
ータが入力された場合、Ｃ区間ではスキャンパス付きフ
リップ・フロップ２及び４とも“１”が設定される。し
かしながら、図３（ｂ）の真理値表から明らかなよう
に、デコード回路９の入力端子Ａおよび入力端子Ｂが共
に“１”の場合、デコード回路９の出力端子Ｃからは
“１０（２進法）”が出力されるため、トライステート
回路１３は“ＯＦＦ”、トライステート回路１４は“Ｏ
Ｎ”となる。同様にＡ区間，Ｂ区間においても、１つの
トライステート回路しか“ＯＮ”状態にならない。
るスキャンパス動作時のタイミング図を示す。この図４
から明らかなように、入力端子１に１→０→１→０のデ
ータが入力された場合、Ｃ区間ではスキャンパス付きフ
リップ・フロップ２及び４とも“１”が設定される。し
かしながら、図３（ｂ）の真理値表から明らかなよう
に、デコード回路９の入力端子Ａおよび入力端子Ｂが共
に“１”の場合、デコード回路９の出力端子Ｃからは
“１０（２進法）”が出力されるため、トライステート
回路１３は“ＯＦＦ”、トライステート回路１４は“Ｏ
Ｎ”となる。同様にＡ区間，Ｂ区間においても、１つの
トライステート回路しか“ＯＮ”状態にならない。
【００２０】したがって、本実施の形態１の構成によれ
ば、スキャンパス動作時にはデコード回路９によって
“ＯＮ”状態となるトライステート回路は１つしか選択
されないため、同時に複数のトライステート回路からデ
ータバスにデータが出力されることはなく、データバス
での衝突は発生しない。
ば、スキャンパス動作時にはデコード回路９によって
“ＯＮ”状態となるトライステート回路は１つしか選択
されないため、同時に複数のトライステート回路からデ
ータバスにデータが出力されることはなく、データバス
での衝突は発生しない。
【００２１】なお、上記実施の形態１では、２つのトラ
イステート回路を用いてデータバス設計した場合のバス
衝突防止について説明したが、２つ以上のトライステー
ト回路を用いたデータバス設計においても本発明の適用
が可能で、有効的なことは言うまでもない。また、スキ
ャンパス動作時のトライステート回路の状態を決定する
トライステート状態決定回路として、デコード回路を用
いて説明したが、記憶メモリ（ＲＯＭ）を用いても良
い。この記憶メモリにおいては、スキャンパス付きフリ
ップ・フロップからの出力を入力アドレスとし、入力ア
ドレスに応じて最大で１個のトライステート回路が“Ｏ
Ｎ”状態になるようなデータを格納しておけば、デコー
ド回路と同様にスキャンパステストモード時においても
データバスの衝突を防止することができる。
イステート回路を用いてデータバス設計した場合のバス
衝突防止について説明したが、２つ以上のトライステー
ト回路を用いたデータバス設計においても本発明の適用
が可能で、有効的なことは言うまでもない。また、スキ
ャンパス動作時のトライステート回路の状態を決定する
トライステート状態決定回路として、デコード回路を用
いて説明したが、記憶メモリ（ＲＯＭ）を用いても良
い。この記憶メモリにおいては、スキャンパス付きフリ
ップ・フロップからの出力を入力アドレスとし、入力ア
ドレスに応じて最大で１個のトライステート回路が“Ｏ
Ｎ”状態になるようなデータを格納しておけば、デコー
ド回路と同様にスキャンパステストモード時においても
データバスの衝突を防止することができる。
【００２２】（実施の形態２）本発明の実施の形態２の
トライステート回路内蔵のスキャンパス制御回路につい
て、図２の構成図を用いて説明する。本実施の形態２に
おいて、図１に示す実施の形態１の機能ブロックと同一
の機能ブロックには同一符号を付与し詳細な説明は省略
する。図２において、１はスキャンパスの入力端子、
２，３，４はスキャンパス付きフリップ・フロップ、
６，７，８は論理回路、９はデコード回路、１０，１１
はセレクタ、１３，１４はトライステート回路、１５は
スキャンパスの出力端子、１６はデータバス、１７はス
キャンパス付きフリップ・フロップ２，３，４およびセ
レクタ１０，１１の制御回路である。
トライステート回路内蔵のスキャンパス制御回路につい
て、図２の構成図を用いて説明する。本実施の形態２に
おいて、図１に示す実施の形態１の機能ブロックと同一
の機能ブロックには同一符号を付与し詳細な説明は省略
する。図２において、１はスキャンパスの入力端子、
２，３，４はスキャンパス付きフリップ・フロップ、
６，７，８は論理回路、９はデコード回路、１０，１１
はセレクタ、１３，１４はトライステート回路、１５は
スキャンパスの出力端子、１６はデータバス、１７はス
キャンパス付きフリップ・フロップ２，３，４およびセ
レクタ１０，１１の制御回路である。
【００２３】上記制御回路１７は、スキャンパス付きフ
リップ・フロップ２，３，４の制御端子ＮＴおよびセレ
クタ１０，１１の制御端子Ｈ１，Ｈ２にそれぞれ接続さ
れており、上記箇所以外は図１の実施の形態１と同様な
接続がなされている。
リップ・フロップ２，３，４の制御端子ＮＴおよびセレ
クタ１０，１１の制御端子Ｈ１，Ｈ２にそれぞれ接続さ
れており、上記箇所以外は図１の実施の形態１と同様な
接続がなされている。
【００２４】以上のように構成された実施の形態２のト
ライステート回路内蔵のスキャンパス制御回路につい
て、以下にその動作を説明する。
ライステート回路内蔵のスキャンパス制御回路につい
て、以下にその動作を説明する。
【００２５】図２に示す回路構成において、通常動作モ
ードにする場合、制御回路１７からの出力値を“０”に
すれば、スキャンパス付きフリップ・フロップ２，３，
４は制御端子ＮＴによって入力端子Ｄが選択され、かつ
同時にセレクタ１０，１１は制御端子Ｈ１，Ｈ２によっ
て入力端子Ｆ１，Ｆ２が選択されて通常動作となる。
ードにする場合、制御回路１７からの出力値を“０”に
すれば、スキャンパス付きフリップ・フロップ２，３，
４は制御端子ＮＴによって入力端子Ｄが選択され、かつ
同時にセレクタ１０，１１は制御端子Ｈ１，Ｈ２によっ
て入力端子Ｆ１，Ｆ２が選択されて通常動作となる。
【００２６】一方、スキャンパステストモードにする場
合には、制御回路１７からの出力値を“１”にすれば、
スキャンパス付きフリップ・フロップ２，３，４は制御
端子ＮＴによって入力端子ＤＴが選択されてチェーン状
に接続されスキャンパス動作を行うことができる。かつ
同時に、セレクタ１０，１１は制御端子Ｈ１，Ｈ２によ
って入力端子Ｅ１，Ｅ２が選択されデコード回路９から
の出力に応じて最大１個のトライステート回路が“Ｏ
Ｎ”状態となるため、バス衝突が発生することはない。
合には、制御回路１７からの出力値を“１”にすれば、
スキャンパス付きフリップ・フロップ２，３，４は制御
端子ＮＴによって入力端子ＤＴが選択されてチェーン状
に接続されスキャンパス動作を行うことができる。かつ
同時に、セレクタ１０，１１は制御端子Ｈ１，Ｈ２によ
って入力端子Ｅ１，Ｅ２が選択されデコード回路９から
の出力に応じて最大１個のトライステート回路が“Ｏ
Ｎ”状態となるため、バス衝突が発生することはない。
【００２７】したがって、本実施の形態２の構成によれ
ば、１つの制御回路１７によって、スキャンパス付きフ
リップ・フロップ２，３，４およびセレクタ１０，１１
を通常動作モードとスキャンパステストモードに切り換
えることができる。且つ、回路規模の縮小化を図ること
ができる。
ば、１つの制御回路１７によって、スキャンパス付きフ
リップ・フロップ２，３，４およびセレクタ１０，１１
を通常動作モードとスキャンパステストモードに切り換
えることができる。且つ、回路規模の縮小化を図ること
ができる。
【００２８】なお、本実施の形態では、スキャンパス回
路として、スキャンパス付きフリップ・フロップを用い
て説明したが、スキャンパスを備えたラッチ回路におい
ても同様な効果が得られることは言うまでもない。
路として、スキャンパス付きフリップ・フロップを用い
て説明したが、スキャンパスを備えたラッチ回路におい
ても同様な効果が得られることは言うまでもない。
【００２９】
【発明の効果】以上の如く本発明によれば、トライステ
ート回路内蔵のスキャンパス制御回路において、スキャ
ンパステスト時のトライステート回路からの出力による
データバスの衝突がなく、バス衝突によるＬＳＩの破壊
を防止することができる。
ート回路内蔵のスキャンパス制御回路において、スキャ
ンパステスト時のトライステート回路からの出力による
データバスの衝突がなく、バス衝突によるＬＳＩの破壊
を防止することができる。
【図１】本発明の実施の形態１に係るトライステート回
路内蔵のスキャンパス制御回路の構成図
路内蔵のスキャンパス制御回路の構成図
【図２】本発明の実施の形態２に係るトライステート回
路内蔵のスキャンパス制御回路の構成図
路内蔵のスキャンパス制御回路の構成図
【図３】本発明に係る一実施例のデコード回路の構成図
およびその真理値表を示す図
およびその真理値表を示す図
【図４】図１に示す本発明の実施の形態１におけるスキ
ャンパス動作時のタイミング図
ャンパス動作時のタイミング図
【図５】従来のトライステート回路内蔵のスキャンパス
制御回路を示す図
制御回路を示す図
【図６】図５に示す従来回路におけるスキャンパス動作
時のタイミング図
時のタイミング図
【図７】スキャンパス付きフリップ・フロップの構成図
１ スキャンパスの入力端子 ２，３，４ スキャンパス付きフリップ・フロップ ５，１２，１７ 制御回路 ６，７，８ 論理回路 ９ デコード回路 １０，１１ セレクタ １３，１４ トライステート回路 １５ スキャンパスの出力端子 １６ データバス
Claims (3)
- 【請求項１】 スキャンパスを備えた複数のスキャンパ
ス付き回路と、前記複数のスキャンパス付き回路のうち
所定のスキャンパス付き回路からの出力を制御信号とす
るワイアードオア接続された複数のトライステート回路
を内蔵するスキャンパス制御回路において、 スキャンパステストモード時に、前記所定のスキャンパ
ス付き回路からの出力を入力信号として、前記複数のト
ライステート回路のうち多くても１個のトライステート
回路しか“ＯＮ”状態にならない制御信号を出力するト
ライステート状態決定回路を備えていることを特徴とす
るスキャンパス制御回路。 - 【請求項２】 スキャンパスを備えた複数のスキャンパ
ス付き回路と、前記複数のスキャンパス付き回路を通常
動作モードまたはスキャンパステストモードに切り換え
るための第１の制御回路と、前記複数のスキャンパス付
き回路のうち通常動作時にトライステート回路の制御信
号となる所定のスキャンパス付き回路からの出力を入力
信号とするトライステート状態決定回路と、前記所定の
スキャンパス付き回路からの出力または前記トライステ
ート状態決定回路からの出力のいずれか一方を選択でき
る複数の選択回路と、前記複数の選択回路を通常動作モ
ード時には所定のスキャンパス付き回路からの出力に、
スキャンパステストモード時には前記トライステート状
態決定回路からの出力に切り換えるための第２の制御回
路と、前記複数の選択回路からの出力を制御信号とする
ワイアードオア接続された複数のトライステート回路と
を備え、 スキャンパステストモード時に、前記トライステート状
態決定回路からの出力によって、前記複数のトライステ
ート回路のうち、多くても１個のトライステート回路し
か“ＯＮ”状態にならないことを特徴とするスキャンパ
ス制御回路。 - 【請求項３】 スキャンパスを備えた複数のスキャンパ
ス付き回路と、前記複数のスキャンパス付き回路のう
ち、通常動作時にトライステート回路の制御信号となる
所定のスキャンパス付き回路からの出力を入力信号とす
るトライステート状態決定回路と、前記所定のスキャン
パス付き回路からの出力または前記トライステート状態
決定回路からの出力のいずれか一方を選択できる複数の
選択回路と、前記複数の選択回路からの出力を制御信号
とし、出力がデータバスにワイアードオア接続された複
数のトライステート回路と、前記複数のスキャンパス付
き回路を通常動作モードまたはスキャンパステストモー
ドに切り換え、かつ同時に前記複数の選択回路を通常動
作モード時には所定のスキャンパス付き回路からの出力
に、スキャンパステストモード時には前記トライステー
ト状態決定回路からの出力に切り換えるための制御回路
とを備え、 スキャンパステストモード時に、前記トライステート状
態決定回路からの出力によって、前記複数のトライステ
ート回路のうち、多くても１個のトライステート回路し
か“ＯＮ”状態にならないことを特徴とするスキャンパ
ス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9256339A JPH1194914A (ja) | 1997-09-22 | 1997-09-22 | スキャンパス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9256339A JPH1194914A (ja) | 1997-09-22 | 1997-09-22 | スキャンパス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1194914A true JPH1194914A (ja) | 1999-04-09 |
Family
ID=17291307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9256339A Pending JPH1194914A (ja) | 1997-09-22 | 1997-09-22 | スキャンパス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1194914A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001016610A1 (en) * | 1999-09-02 | 2001-03-08 | Philips Semiconductors, Inc. | Device for and method of preventing bus contention |
| WO2001051942A1 (en) * | 1999-12-23 | 2001-07-19 | Logicvision, Inc. | Method for testing circuits with tri-state drivers and circuit for use therewith |
| CN102350134A (zh) * | 2011-07-29 | 2012-02-15 | 王建忠 | 多层铸造过滤片 |
| JP2012104195A (ja) * | 2010-11-11 | 2012-05-31 | Elpida Memory Inc | 半導体装置及びこれを備える情報処理システム |
| US9024658B2 (en) | 2013-05-29 | 2015-05-05 | Qualcomm Incorporated | Circuit and layout techniques for flop tray area and power otimization |
-
1997
- 1997-09-22 JP JP9256339A patent/JPH1194914A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001016610A1 (en) * | 1999-09-02 | 2001-03-08 | Philips Semiconductors, Inc. | Device for and method of preventing bus contention |
| US6560663B1 (en) | 1999-09-02 | 2003-05-06 | Koninklijke Philips Electronics N.V. | Method and system for controlling internal busses to prevent bus contention during internal scan testing |
| KR100735169B1 (ko) * | 1999-09-02 | 2007-07-03 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 버스 경합을 방지하기 위한 시스템 및 방법 |
| WO2001051942A1 (en) * | 1999-12-23 | 2001-07-19 | Logicvision, Inc. | Method for testing circuits with tri-state drivers and circuit for use therewith |
| US6487688B1 (en) | 1999-12-23 | 2002-11-26 | Logicvision, Inc. | Method for testing circuits with tri-state drivers and circuit for use therewith |
| JP2012104195A (ja) * | 2010-11-11 | 2012-05-31 | Elpida Memory Inc | 半導体装置及びこれを備える情報処理システム |
| US8917563B2 (en) | 2010-11-11 | 2014-12-23 | Ps4 Luxco S.A.R.L. | Semiconductor device and information processing system including an input circuit with a delay |
| CN102350134A (zh) * | 2011-07-29 | 2012-02-15 | 王建忠 | 多层铸造过滤片 |
| US9024658B2 (en) | 2013-05-29 | 2015-05-05 | Qualcomm Incorporated | Circuit and layout techniques for flop tray area and power otimization |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2005530172A (ja) | 非同期的に動作する構成要素を有する電子回路 | |
| JP2000002754A (ja) | スキャンフリップフロップ回路 | |
| JP2632731B2 (ja) | 集積回路装置 | |
| US5337321A (en) | Scan path circuit with clock signal feedback, for skew avoidance | |
| US5796994A (en) | Patch mechanism for allowing dynamic modifications of the behavior of a state machine | |
| JPS63158475A (ja) | スキヤンパス方式の論理集積回路 | |
| JPH1194914A (ja) | スキャンパス制御回路 | |
| JPH0682326B2 (ja) | スキャンレジスタおよびそれを用いたテスト回路 | |
| JPH05302961A (ja) | Ｌｓｉに於けるテスト信号出力回路 | |
| US5341380A (en) | Large-scale integrated circuit device | |
| JP2927095B2 (ja) | 半導体集積回路の試験回路 | |
| JP3278833B2 (ja) | 論理回路テスト方法及びテスト入力回路及びテスト出力回路 | |
| JP3310482B2 (ja) | マイクロコンピュータ | |
| JP2713123B2 (ja) | 論理回路およびその試験方法 | |
| JPH06324113A (ja) | 半導体集積回路 | |
| JP2730505B2 (ja) | 論理集積回路 | |
| JP2699355B2 (ja) | 集積回路 | |
| JPH10123213A (ja) | 半導体集積回路 | |
| JPS6378075A (ja) | 論理装置 | |
| JP3532652B2 (ja) | バウンダリ・スキャン・テスト回路 | |
| JPH09171060A (ja) | 半導体集積回路 | |
| JPH05291895A (ja) | クロック選択回路 | |
| JPH0666896A (ja) | 論理集積回路 | |
| JPH03227033A (ja) | 論理回路 | |
| JPH11249769A (ja) | 信号選択回路 |