JPS6378075A - 論理装置 - Google Patents
論理装置Info
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- JPS6378075A JPS6378075A JP61222812A JP22281286A JPS6378075A JP S6378075 A JPS6378075 A JP S6378075A JP 61222812 A JP61222812 A JP 61222812A JP 22281286 A JP22281286 A JP 22281286A JP S6378075 A JPS6378075 A JP S6378075A
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- terminal
- circuit
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- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000002747 voluntary effect Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、スキャン方式の論理装置に関するものであ
る。
る。
第７図は、例えば特公昭５２−２８６１４号公報に示さ
れた従来の論理装置の構成を示すブロック図である。こ
の図において、８はスキャンパス、３４はＳＲＬ （シ
フ１−レジスクラッチ）、３５は組合せ回路、３６はス
キャン入力端子、３７はスキャン出力端子、３８ばアン
トゲ−１・、Ｓは信号入力端子、Ｒは信号出力端子、Ａ
、ＢはシフＩ・クロック、Ｃ１，Ｃ２は２相クロツクで
ある。
れた従来の論理装置の構成を示すブロック図である。こ
の図において、８はスキャンパス、３４はＳＲＬ （シ
フ１−レジスクラッチ）、３５は組合せ回路、３６はス
キャン入力端子、３７はスキャン出力端子、３８ばアン
トゲ−１・、Ｓは信号入力端子、Ｒは信号出力端子、Ａ
、ＢはシフＩ・クロック、Ｃ１，Ｃ２は２相クロツクで
ある。
また、第８図は第７図に示した５ＲＬ３４を示すブロッ
ク図である。この図において、第７図と同一符号は同一
部分を示し、３９は通常動作時に使用される領域、４０
はスキャン動作時に前記領域３９に合わせて使用される
領域、４１はインバータ、４２はナンドゲ−１・、Ｅば
通常動作時のデータ入力端子、Ｃは通常動作時のクロッ
ク入力端子、Ｕはスキャン動作時のデータ入力端子、Ｌ
は通常動作時のデータ出力端子、■はシフト動作時のデ
ータ出力端子である。
ク図である。この図において、第７図と同一符号は同一
部分を示し、３９は通常動作時に使用される領域、４０
はスキャン動作時に前記領域３９に合わせて使用される
領域、４１はインバータ、４２はナンドゲ−１・、Ｅば
通常動作時のデータ入力端子、Ｃは通常動作時のクロッ
ク入力端子、Ｕはスキャン動作時のデータ入力端子、Ｌ
は通常動作時のデータ出力端子、■はシフト動作時のデ
ータ出力端子である。
次に動作について説明する。
第７図の論理装置では順序回路がＳＲＬ部と組合せ回路
部とに分離されており、５ＲＬ３４は直列に接続されて
シフトレジスタを形成している。
部とに分離されており、５ＲＬ３４は直列に接続されて
シフトレジスタを形成している。
通常動作時には、第８図に示した５ｒｔＬ３４のうちの
領域３９しか使われない。すなわち、通常動作時での論
理装置の動作は、５ＲＬ３４を単純なラッチに置き換え
た回路と全く同じである。
領域３９しか使われない。すなわち、通常動作時での論
理装置の動作は、５ＲＬ３４を単純なラッチに置き換え
た回路と全く同じである。
一方、スキャン動作時には、領域３９に領域４０を加え
た形のシフトレジスタが形成される。
た形のシフトレジスタが形成される。
この場合、通常動作時の２相クロックＣ，、Ｃ，は固定
され、５ＲＬ３４は直列に接続されたシフトレジスタを
形成する。そしソ、シフトクロックＡ。
され、５ＲＬ３４は直列に接続されたシフトレジスタを
形成する。そしソ、シフトクロックＡ。
Ｂにより、データがスキャン入力端子３６よりシフトレ
ジスタに入り、スキャン出力端子３７にシフトレジスタ
からの出力データが現れる。このようにして全ての５Ｒ
Ｌ３ｄに任意のデータをセットでき、また、５ＲＬ３１
の状態を見ることができる。
ジスタに入り、スキャン出力端子３７にシフトレジスタ
からの出力データが現れる。このようにして全ての５Ｒ
Ｌ３ｄに任意のデータをセットでき、また、５ＲＬ３１
の状態を見ることができる。
このような論理装置のテスト時には、まず、スキャン入
力端子３６よりテストパターンを流し込み、スキャン出
力端子３７で同じ内容のデータが流れ出るかをチェック
してシフトレジスタをテストする。残りの組合せ回路３
５のテストは、信号入力端子Ｓと５ＲＬ３４に検査パタ
ーンをセットし、通常動作時のクロックを１クロック与
えることにより、出力応答パターンが信号出力端子Ｒや
５ＲＬ３４に現れる。また、５ＲＬ３４の状態はスキャ
ン出力端子３７から観測することができる。
力端子３６よりテストパターンを流し込み、スキャン出
力端子３７で同じ内容のデータが流れ出るかをチェック
してシフトレジスタをテストする。残りの組合せ回路３
５のテストは、信号入力端子Ｓと５ＲＬ３４に検査パタ
ーンをセットし、通常動作時のクロックを１クロック与
えることにより、出力応答パターンが信号出力端子Ｒや
５ＲＬ３４に現れる。また、５ＲＬ３４の状態はスキャ
ン出力端子３７から観測することができる。
このようなスキャン動作を行うことで、ゲート数の多い
順序回路も容易にテストすることができる。
順序回路も容易にテストすることができる。
上記のような従来の論理装置では、データのセット、読
み出しに時間がかかるため、長いスキャパス８を分割し
た場合、スキャン入力およびスキャン出力の端子数が増
えるという問題点があった。
み出しに時間がかかるため、長いスキャパス８を分割し
た場合、スキャン入力およびスキャン出力の端子数が増
えるという問題点があった。
また、分割したスキャンパス８の入口と出口にセレクタ
回路を設けて、スキャン入力およびスキャン出力の端子
数を１個しか設けない構成を用いれば、スキャン入力お
よびスキャン出力の端子数は増えないが、スキャンパス
８へのデータのセット、読み出しの時間の短縮はできな
いという問題点があった。
回路を設けて、スキャン入力およびスキャン出力の端子
数を１個しか設けない構成を用いれば、スキャン入力お
よびスキャン出力の端子数は増えないが、スキャンパス
８へのデータのセット、読み出しの時間の短縮はできな
いという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、スキャン入力およびスキャン出力の端子数を増や
すことなく、複数のスキャンパスへのデータのセット、
読み出しを短時間で行える論理装置を得ることを目的と
する。
ので、スキャン入力およびスキャン出力の端子数を増や
すことなく、複数のスキャンパスへのデータのセット、
読み出しを短時間で行える論理装置を得ることを目的と
する。
乙の発明に係る論理装置は、スキャンパスを構成する記
憶回路へのデータの入力および出力を行うスキャン入力
端子およびスキャン出力端子を、論理装置へのデータの
入力退よび出力を行う信号入力端子および信号出力端子
と共通に構成し、モード制御信号を受けて信号入力端子
および信号出力端子をスキャンパスに接続するか、組合
せ回路に接続するかを切り換えるセレクタ回路と、信号
入力端子および信号出力端子がスキャンパスに接続され
たときにスキャンパスのデータの入力および出力を制御
するデコーダ回路とを備えたものである。
憶回路へのデータの入力および出力を行うスキャン入力
端子およびスキャン出力端子を、論理装置へのデータの
入力退よび出力を行う信号入力端子および信号出力端子
と共通に構成し、モード制御信号を受けて信号入力端子
および信号出力端子をスキャンパスに接続するか、組合
せ回路に接続するかを切り換えるセレクタ回路と、信号
入力端子および信号出力端子がスキャンパスに接続され
たときにスキャンパスのデータの入力および出力を制御
するデコーダ回路とを備えたものである。
この発明においては、セレクタ回路によって信号入力端
子および信号出力端子の接続が制御され、また、信号入
力端子および信号出力端子がスキャンパスに接続された
ときにデコーダ回路によってスキャンパスのデータの入
力および出力が制御される。
子および信号出力端子の接続が制御され、また、信号入
力端子および信号出力端子がスキャンパスに接続された
ときにデコーダ回路によってスキャンパスのデータの入
力および出力が制御される。
第１図はこの発明の論理装置の一実施例を示すブロック
図である。この図において、１は論理装置、２はモード
制御信号入力端子、３，４．５は信号入力端子、６，７
は信号出力端子、９は組合せ回路、１０，１１，１２は
セレクタ回路、１３はデコーダ回路、１４は記憶回路を
構成するフリップフロップである。そして、組合せ回路
９と７リツプフロツプ１４は論理装置１の順序回路を分
けたものである。モード制御信号入力端子２．セレクタ
回路１０，１１，１２．デコーダ回路１３は、スキャン
動作のための付加回路である。
図である。この図において、１は論理装置、２はモード
制御信号入力端子、３，４．５は信号入力端子、６，７
は信号出力端子、９は組合せ回路、１０，１１，１２は
セレクタ回路、１３はデコーダ回路、１４は記憶回路を
構成するフリップフロップである。そして、組合せ回路
９と７リツプフロツプ１４は論理装置１の順序回路を分
けたものである。モード制御信号入力端子２．セレクタ
回路１０，１１，１２．デコーダ回路１３は、スキャン
動作のための付加回路である。
第２図は第１図に示したセレクタ回路１０の回路図であ
る。この図において、１５はモード制御信号入力端子、
１６は信号入力端子、１７は前記紙会せ回路９との接続
端子、１８は前記デコーダ回路１３との接続端子、１９
．２０はラッチである。
る。この図において、１５はモード制御信号入力端子、
１６は信号入力端子、１７は前記紙会せ回路９との接続
端子、１８は前記デコーダ回路１３との接続端子、１９
．２０はラッチである。
第３図は第１図に示したセレクタ回路１１の回路図であ
る。この図において、第２図と同一符号は同一部分を示
し、２１は前記スキャンパス８のセレクト信号入力端子
、２２はその後段の前記スキャンパス８との接続端子、
２３は前記組合せ回路９との接続端子である。
る。この図において、第２図と同一符号は同一部分を示
し、２１は前記スキャンパス８のセレクト信号入力端子
、２２はその後段の前記スキャンパス８との接続端子、
２３は前記組合せ回路９との接続端子である。
第４図は第１図に示しな奄しクタ回路１２の回路図であ
る。この図において、第３図と同一符号は同一部分を示
し、２４は前記スキャンパス８との接続端子、２５は前
記信号出力端子６との接続端子である。
る。この図において、第３図と同一符号は同一部分を示
し、２４は前記スキャンパス８との接続端子、２５は前
記信号出力端子６との接続端子である。
第５図は第１図に示したデコーダ回路１３の回路図であ
る。この図において、２６はアドレス信号入力端子であ
り、２７，２Ｂ、２９はデコード信号出力端子である。
る。この図において、２６はアドレス信号入力端子であ
り、２７，２Ｂ、２９はデコード信号出力端子である。
ここでは、全てのデコード信号出力端子２７．２８．２
９を同時に選択することも可能な回路としている。
９を同時に選択することも可能な回路としている。
第６図は第１図に示したフリップフロップ１４の回路図
である。この図において、第４図と同一符号は同一部分
を示し、３０は２相クロツク入力端子、３１は前記スキ
ャンパス８との接続端子、３２は信号入力端子、３３は
信号出力端子である。
である。この図において、第４図と同一符号は同一部分
を示し、３０は２相クロツク入力端子、３１は前記スキ
ャンパス８との接続端子、３２は信号入力端子、３３は
信号出力端子である。
このフリップフロップ１４では、信号出力端子３３がス
キャンパス８の次段への信号出力端子と、組合せ回路９
への信号出力端子を兼用している。
キャンパス８の次段への信号出力端子と、組合せ回路９
への信号出力端子を兼用している。
すなわち、この発明の論理装置１では、各セレクタ回路
１０，１１，１２をモード制御信号により制御すること
で、信号入力端子３．信号出力端子６を組合せ回路９に
接続することも、スキャンパス８に接続することも可能
である。また、信号入力端子４を制御することで複数の
シフトパス中の１本を選択することも、全てを選択する
ことも可能である。このように、信号入力端子３は論理
装置１への信号入力端子とスキャン入力端子を兼ねてお
り、信号出力端子６は論理装置１からの信号出力端子と
スキャン出力端子を兼ねている。
１０，１１，１２をモード制御信号により制御すること
で、信号入力端子３．信号出力端子６を組合せ回路９に
接続することも、スキャンパス８に接続することも可能
である。また、信号入力端子４を制御することで複数の
シフトパス中の１本を選択することも、全てを選択する
ことも可能である。このように、信号入力端子３は論理
装置１への信号入力端子とスキャン入力端子を兼ねてお
り、信号出力端子６は論理装置１からの信号出力端子と
スキャン出力端子を兼ねている。
次に動作について説明する。
モード制御信号が通常動作モードであるときには、論理
装置１の動作は、セレクタ回路１０゜１１．１２および
デコーダ回路１３がない論理装置と全く同様の動作を行
う。
装置１の動作は、セレクタ回路１０゜１１．１２および
デコーダ回路１３がない論理装置と全く同様の動作を行
う。
次に、論理装置１のテス１−を行う場合に、通常動作モ
ードに加えられるスキャン動作モードを説明する。
ードに加えられるスキャン動作モードを説明する。
まず、スキャンパス８のテス１−を行う。モード制御信
号をスキャン動作モードにすると、信号入力端子３と信
号出力端子６−はそれぞれスキャンパス８とフリップフ
ロップ１４が形成するシフトレジスタの信号入力端子お
よび信号出力端子となる。
号をスキャン動作モードにすると、信号入力端子３と信
号出力端子６−はそれぞれスキャンパス８とフリップフ
ロップ１４が形成するシフトレジスタの信号入力端子お
よび信号出力端子となる。
信号入力端子４はデコーダ回路１３のアドレス信号入力
端子２６と接続され、適当な入カバターンを与えてやる
ことにより、デコーダ回路１３が複数のスキャンパス８
の全てのデータ入力を可能にするデコード信号を発生す
る。そして、スキャンパス８のテストパターンを信号入
力端子３に流し込み、信号出力端子６から流れ出ろデー
タをチェックすることにより、スキャンパス８のテスト
を行うことができる。
端子２６と接続され、適当な入カバターンを与えてやる
ことにより、デコーダ回路１３が複数のスキャンパス８
の全てのデータ入力を可能にするデコード信号を発生す
る。そして、スキャンパス８のテストパターンを信号入
力端子３に流し込み、信号出力端子６から流れ出ろデー
タをチェックすることにより、スキャンパス８のテスト
を行うことができる。
次に、組合せ回路９のテストを行う。まず、モード制御
信号をスキャン動作モードとし、フリップフロップ１４
にテストパターンをセットする。
信号をスキャン動作モードとし、フリップフロップ１４
にテストパターンをセットする。
次に、モード制御信号を通常動作モードとし、信号入力
端子３，４，５にテストパターンを加えてシステムクロ
ックで動作させることにより、組合せ回路９の出力応答
パターンは信号出力端子６゜７で観測される。そして、
フリップフロップ１４のデータはスキャン動作モードで
、信号出力端子６より読み出す。
端子３，４，５にテストパターンを加えてシステムクロ
ックで動作させることにより、組合せ回路９の出力応答
パターンは信号出力端子６゜７で観測される。そして、
フリップフロップ１４のデータはスキャン動作モードで
、信号出力端子６より読み出す。
また、テスト時、信号入力端子４に与えろ信号により、
１本のスキャンパス８にデス１−パターンをセットする
ことも、全てのスキャンパス８に同時にテストパターン
をセラ】・することも可能であり、スキャンパス８から
のデータの読み出しも同様である。
１本のスキャンパス８にデス１−パターンをセットする
ことも、全てのスキャンパス８に同時にテストパターン
をセラ】・することも可能であり、スキャンパス８から
のデータの読み出しも同様である。
すなわち、この発明の論理装置１では、スキャン入力端
子およびスキャン出力端子を論理装置１へのデータの入
力および出力を行う信号入力端子および信号出力端子と
共通に構成することにより、端子数の増加を抑えられる
。また、デコーダ回路１３によって並列に接続されたフ
リップフロップ１４へのデータの書き込みおよび読み出
しを制御するので、動作時間の短縮が可能となる。
子およびスキャン出力端子を論理装置１へのデータの入
力および出力を行う信号入力端子および信号出力端子と
共通に構成することにより、端子数の増加を抑えられる
。また、デコーダ回路１３によって並列に接続されたフ
リップフロップ１４へのデータの書き込みおよび読み出
しを制御するので、動作時間の短縮が可能となる。
なお、上記実施例では、ＳＲＬをマスクスレーブフリッ
プフロップで実現したが、従来と同様なＳＲＬを用いて
も実現でき、さらに、他のトランジスタや回路構成によ
って実現してもよい。
プフロップで実現したが、従来と同様なＳＲＬを用いて
も実現でき、さらに、他のトランジスタや回路構成によ
って実現してもよい。
この発明は以上説明したとおり、スキャンパスを構成す
る記憶回路へのデータの入力および出力を行うスキャン
入力端子およびスキャン出力端子を、論理装置へのデー
タの入力および出力を行う信号入力端子および信号出力
端子と共通に構成し、モード制御信号を受けて信号入力
端子および信号出力端子をスキャンパスに接続するか、
組合せ回路に接続するかを切り換えるセレクタ回路と、
信号入力端子および信号出力端子がスキャンパスに接続
されたときにスキャンパスのデータの入力および出力を
制御するデコーダ回路とを備えたので、入力端子および
出力端子が足りないビンネックが生じ、スキャン入力端
子およびスキャン出力端子の本数を増やすことができな
い場合でもピン数を増やさずに、多数のスキャン入力端
子およびスキャン出力端子を実現することができるとい
う効果がある。
る記憶回路へのデータの入力および出力を行うスキャン
入力端子およびスキャン出力端子を、論理装置へのデー
タの入力および出力を行う信号入力端子および信号出力
端子と共通に構成し、モード制御信号を受けて信号入力
端子および信号出力端子をスキャンパスに接続するか、
組合せ回路に接続するかを切り換えるセレクタ回路と、
信号入力端子および信号出力端子がスキャンパスに接続
されたときにスキャンパスのデータの入力および出力を
制御するデコーダ回路とを備えたので、入力端子および
出力端子が足りないビンネックが生じ、スキャン入力端
子およびスキャン出力端子の本数を増やすことができな
い場合でもピン数を増やさずに、多数のスキャン入力端
子およびスキャン出力端子を実現することができるとい
う効果がある。
また、スキャンパスが長くなるとスキャンパスのテスト
、スキャンパスへのデータのセット、読み出しに長時間
が必要となるが、スキャンパスを多数に分割し、デコー
ダ回路を用いて並列にデータのセットおよび読み出しを
行うことで時間を短縮できるという効果がある。
、スキャンパスへのデータのセット、読み出しに長時間
が必要となるが、スキャンパスを多数に分割し、デコー
ダ回路を用いて並列にデータのセットおよび読み出しを
行うことで時間を短縮できるという効果がある。
第１図はこの発明の論理装置の一実施例を示ずブロック
図、第２図、第３図、第４図はセレクタ回路の回路図、
第５図はデコーダ回路の回路図、第６図はフリップフロ
ップを示す回路図、第７図は従来の論理装置を示すブロ
ック図、第８図はＳＲＬを示すブロック図である。 図において、１は論理装置、２はモード制御信号入力端
子、３〜５は信号入力端子、６，７は信号出力端子、８
はスキャンパス、９は組合せ回路、１０〜１２はセレク
タ回路、１３はデコーダ回路、１４はフリップフロップ
である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第２図 ｎ 第５図 第６図 、第７図 第８図 手続補正書（自発） ヨ １、事件の表示 特願昭８１−２２２８１２号２、
発明の名称 論理装置 ３、補正をする者 号・ 代表者志岐守哉 号 ５、補正の対象 明細書の特許請求の範囲の欄９発明の詳細な説明の欄お
よび図面 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のように補正
する。 （２）明細書第４頁１４〜１５行の「スキャパス８」を
、「スキャンパス８」と補正する。 （３）同じく第５頁１６行、第１１頁２０行〜第１２頁
１行の「組合せ回路」を、それぞれ「論理装置」と補正
する。 （０第２図、第５図、第６図および第７図を別紙のよう
に補正する。 以上 ２、特許請求の範囲 記憶回路と組合せ回路とからなるスキャン方式の論理装
置において、スキャンパスを構成する前記記憶回路への
データの入力および出力を行うスキャン入力端子および
スキャン出力端子を、論理装置へのデータの入力および
出力を行う信号入力端子および信号出力端子と共通に構
成し、モード制御信号を受けて前記信号入力端子および
信号出力端子を前記スキャンパスに接続するか、前記論
理装置に接続するかを切り換えるセレクタ回路と、前記
信号入力端子および信号出力端子が前記スキャンパスに
接続されたときに前記スキャンパスのデータの入力およ
び出力を制御するデコーダ回路とを備えたことを特徴と
する論理装置。 第２図 ｎ 第６図 第５図 第７図
図、第２図、第３図、第４図はセレクタ回路の回路図、
第５図はデコーダ回路の回路図、第６図はフリップフロ
ップを示す回路図、第７図は従来の論理装置を示すブロ
ック図、第８図はＳＲＬを示すブロック図である。 図において、１は論理装置、２はモード制御信号入力端
子、３〜５は信号入力端子、６，７は信号出力端子、８
はスキャンパス、９は組合せ回路、１０〜１２はセレク
タ回路、１３はデコーダ回路、１４はフリップフロップ
である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第２図 ｎ 第５図 第６図 、第７図 第８図 手続補正書（自発） ヨ １、事件の表示 特願昭８１−２２２８１２号２、
発明の名称 論理装置 ３、補正をする者 号・ 代表者志岐守哉 号 ５、補正の対象 明細書の特許請求の範囲の欄９発明の詳細な説明の欄お
よび図面 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のように補正
する。 （２）明細書第４頁１４〜１５行の「スキャパス８」を
、「スキャンパス８」と補正する。 （３）同じく第５頁１６行、第１１頁２０行〜第１２頁
１行の「組合せ回路」を、それぞれ「論理装置」と補正
する。 （０第２図、第５図、第６図および第７図を別紙のよう
に補正する。 以上 ２、特許請求の範囲 記憶回路と組合せ回路とからなるスキャン方式の論理装
置において、スキャンパスを構成する前記記憶回路への
データの入力および出力を行うスキャン入力端子および
スキャン出力端子を、論理装置へのデータの入力および
出力を行う信号入力端子および信号出力端子と共通に構
成し、モード制御信号を受けて前記信号入力端子および
信号出力端子を前記スキャンパスに接続するか、前記論
理装置に接続するかを切り換えるセレクタ回路と、前記
信号入力端子および信号出力端子が前記スキャンパスに
接続されたときに前記スキャンパスのデータの入力およ
び出力を制御するデコーダ回路とを備えたことを特徴と
する論理装置。 第２図 ｎ 第６図 第５図 第７図
Claims (1)
- 記憶回路と組合せ回路とからなるスキャン方式の論理装
置において、スキャンパスを構成する前記記憶回路への
データの入力および出力を行うスキャン入力端子および
スキャン出力端子を、論理装置へのデータの入力および
出力を行う信号入力端子および信号出力端子と共通に構
成し、モード制御信号を受けて前記信号入力端子および
信号出力端子を前記スキャンパスに接続するか、前記組
合せ回路に接続するかを切り換えるセレクタ回路と、前
記信号入力端子および信号出力端子が前記スキャンパス
に接続されたときに前記スキャンパスのデータの入力お
よび出力を制御するデコーダ回路とを備えたことを特徴
とする論理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222812A JPS6378075A (ja) | 1986-09-19 | 1986-09-19 | 論理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222812A JPS6378075A (ja) | 1986-09-19 | 1986-09-19 | 論理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6378075A true JPS6378075A (ja) | 1988-04-08 |
Family
ID=16788288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61222812A Pending JPS6378075A (ja) | 1986-09-19 | 1986-09-19 | 論理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6378075A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105272A (ja) * | 1989-09-20 | 1991-05-02 | Fujitsu Ltd | 大規模集積回路のスキャンテスト方法 |
| JP2001042010A (ja) * | 1999-08-03 | 2001-02-16 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JP2018054324A (ja) * | 2016-09-26 | 2018-04-05 | ラピスセミコンダクタ株式会社 | スキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法 |
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1986
- 1986-09-19 JP JP61222812A patent/JPS6378075A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105272A (ja) * | 1989-09-20 | 1991-05-02 | Fujitsu Ltd | 大規模集積回路のスキャンテスト方法 |
| JP2001042010A (ja) * | 1999-08-03 | 2001-02-16 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JP2018054324A (ja) * | 2016-09-26 | 2018-04-05 | ラピスセミコンダクタ株式会社 | スキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法 |
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