JPH03105272A - 大規模集積回路のスキャンテスト方法 - Google Patents
大規模集積回路のスキャンテスト方法Info
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- JPH03105272A JPH03105272A JP1244092A JP24409289A JPH03105272A JP H03105272 A JPH03105272 A JP H03105272A JP 1244092 A JP1244092 A JP 1244092A JP 24409289 A JP24409289 A JP 24409289A JP H03105272 A JPH03105272 A JP H03105272A
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- 238000012360 testing method Methods 0.000 title claims abstract description 62
- 238000000034 method Methods 0.000 title claims description 14
- 238000012545 processing Methods 0.000 claims abstract description 4
- 238000013461 design Methods 0.000 claims description 10
- 238000004088 simulation Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 238000013459 approach Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
メーカが製造した大規模集積回路について動作テストを
行うとき集積回路の端子を通常動作用端子と一部兼用す
る方法に関し、 テスト兼用端子の一つに入出力バソファを挿入し、富亥
バンファにスキャン・フリッフ゜フロソフ゜を内装させ
、テスト専用端子を出来るだけ少なくした端子共用方法
を提供することを目的とし、大規模集積回路のテスト容
易化設計のためユザが行う論理シミュレーション作戒の
後、メーカ側で大規模集積回路の端子ピンを共用して製
造テストを行うとき、共用されるユーザ端子に入出力バ
ソファを挿入する端子共用方法において、前記入出力バ
ソファ内にスキャン・フリップフロソプを挿入し、前記
端子から該フリソブフロップにスキャンイン・スキャン
アウト処理を行うことにより、大規模集積回路の可制御
性及び可観測性を損なうことなく、全体のテスト用端子
をより多数共用することで構或する。
行うとき集積回路の端子を通常動作用端子と一部兼用す
る方法に関し、 テスト兼用端子の一つに入出力バソファを挿入し、富亥
バンファにスキャン・フリッフ゜フロソフ゜を内装させ
、テスト専用端子を出来るだけ少なくした端子共用方法
を提供することを目的とし、大規模集積回路のテスト容
易化設計のためユザが行う論理シミュレーション作戒の
後、メーカ側で大規模集積回路の端子ピンを共用して製
造テストを行うとき、共用されるユーザ端子に入出力バ
ソファを挿入する端子共用方法において、前記入出力バ
ソファ内にスキャン・フリップフロソプを挿入し、前記
端子から該フリソブフロップにスキャンイン・スキャン
アウト処理を行うことにより、大規模集積回路の可制御
性及び可観測性を損なうことなく、全体のテスト用端子
をより多数共用することで構或する。
［産業上の利用分野］
本発明はメーカが製造した大規模集積回路について動作
テストを行うとき集積回路の端子を通常動作用端子と一
部兼用する方法に関する。
テストを行うとき集積回路の端子を通常動作用端子と一
部兼用する方法に関する。
従来、大規模集積回路についてテストを行うとき、集積
回路の限られた端子のうちテストの時だけ使うようなテ
スト専用端子を出来るだけ少なくすることは、種々試み
られている。大規模集積回路の内部回路は益々高密度と
なって来たから、最近になって端子数は不足気味となっ
ている。単に端子を共用することでなく、専用端子を少
なくする技術を開発することが要望された。
回路の限られた端子のうちテストの時だけ使うようなテ
スト専用端子を出来るだけ少なくすることは、種々試み
られている。大規模集積回路の内部回路は益々高密度と
なって来たから、最近になって端子数は不足気味となっ
ている。単に端子を共用することでなく、専用端子を少
なくする技術を開発することが要望された。
［従来の技術］
ゲートアレイを開発するとき、ユーザは論理設計を行い
、テストパターン作或を行う。テストパターンはそれを
回路の人力端子に印加したとき、出力端子から取り出さ
れるパターンとの比較で、回路動作を判定するものであ
る。テストパターンを作威してから、実際の回路ではな
くコンピュータに入力して論理シミュレーションを行う
。その結果に基づき、テストパターンと論理設計の手直
しを行う。その後にメーカにおいて所要の設計書に基づ
き製作した大規模集積回路に対し、前記テストパターン
を印加し、出力をチェックすることにより、大規模集積
回路の製品の可否を判定する。
、テストパターン作或を行う。テストパターンはそれを
回路の人力端子に印加したとき、出力端子から取り出さ
れるパターンとの比較で、回路動作を判定するものであ
る。テストパターンを作威してから、実際の回路ではな
くコンピュータに入力して論理シミュレーションを行う
。その結果に基づき、テストパターンと論理設計の手直
しを行う。その後にメーカにおいて所要の設計書に基づ
き製作した大規模集積回路に対し、前記テストパターン
を印加し、出力をチェックすることにより、大規模集積
回路の製品の可否を判定する。
このテストパターンは自動生ｒｆｉ．器（ＡＴＧ）と呼
ばれるソフトウェアにより容易に生戒できるようになっ
た。
ばれるソフトウェアにより容易に生戒できるようになっ
た。
一方、ゲートアレイ自体の論理設計は記憶回路を含む順
序回路と、含まない組合せ回路とで構威され、順序回路
については前述のテストパターンとして検出率の高いも
のを得ることが、組合せ回路の場合と比較して困難であ
る。そのため前者のテストを後者のテストに置換して実
行するスキャン設計方式が開発された。スキャン設計方
式によりテストを行うとき、スキャン・フリップフロッ
プを直列接続して、一連のシフトレジスタ・チェーンと
同様の構威として使用する。大規模集積回路チップには
使用する信号端子としてテスト専用端子と、テスト以外
の通常動作にも使用する共用端子がある。スキャン動作
のための外部ビンとしてはテスト制御ビン、スキャン制
御ビン、スキャンクロソク外部ピン、スキャンデータ外
部ビンを使用し、テスト制御ピンがテスト専用であり複
数本使用する。その他は共用ビンとなる。
序回路と、含まない組合せ回路とで構威され、順序回路
については前述のテストパターンとして検出率の高いも
のを得ることが、組合せ回路の場合と比較して困難であ
る。そのため前者のテストを後者のテストに置換して実
行するスキャン設計方式が開発された。スキャン設計方
式によりテストを行うとき、スキャン・フリップフロッ
プを直列接続して、一連のシフトレジスタ・チェーンと
同様の構威として使用する。大規模集積回路チップには
使用する信号端子としてテスト専用端子と、テスト以外
の通常動作にも使用する共用端子がある。スキャン動作
のための外部ビンとしてはテスト制御ビン、スキャン制
御ビン、スキャンクロソク外部ピン、スキャンデータ外
部ビンを使用し、テスト制御ピンがテスト専用であり複
数本使用する。その他は共用ビンとなる。
テスト制御ピンの一つはチップ全体のスキャン動作モー
ドと通常動作モードとの切換えを制御する以外に、外部
ビンが兼用されたときに兼用ピンの使用モードの切換え
も制御する。またテスト制御ビンの他の一つはスキャン
イン／スキャンアウトを制御する。シリアルスキャン動
作の場合、共用ビンのスキャンデータ外部ピンのうちス
キャンデータイン（ＳＤＩ）／スキャンデータアウト（
ＳＤＯ）はスキャン中のみ使用する。スキャンモード信
号（ＳＭ），スキャンクロツタＡ （ＡＣＫ）．スキャ
ンクロソクＢ （ＢＣＫ）などの共用端子はテスト以外
の端．子（ユーザ端子ともいう）に信号を与えたり、或
いは読出しＰＩ／ＰＯモード時（システムクロソク印加
時）に信号を供給する必要がある。これらのＰＩ／ＰＯ
モード時に信号を供給する必要のあるピンを共用にする
と、そのピンに対してユーザの信号入力が不可能になっ
たり、そのビンからユーザの信号の観測が不可能になる
。
ドと通常動作モードとの切換えを制御する以外に、外部
ビンが兼用されたときに兼用ピンの使用モードの切換え
も制御する。またテスト制御ビンの他の一つはスキャン
イン／スキャンアウトを制御する。シリアルスキャン動
作の場合、共用ビンのスキャンデータ外部ピンのうちス
キャンデータイン（ＳＤＩ）／スキャンデータアウト（
ＳＤＯ）はスキャン中のみ使用する。スキャンモード信
号（ＳＭ），スキャンクロツタＡ （ＡＣＫ）．スキャ
ンクロソクＢ （ＢＣＫ）などの共用端子はテスト以外
の端．子（ユーザ端子ともいう）に信号を与えたり、或
いは読出しＰＩ／ＰＯモード時（システムクロソク印加
時）に信号を供給する必要がある。これらのＰＩ／ＰＯ
モード時に信号を供給する必要のあるピンを共用にする
と、そのピンに対してユーザの信号入力が不可能になっ
たり、そのビンからユーザの信号の観測が不可能になる
。
また雑誌「日経エレクトロニクスＪ ｍ４６９， （１
９８９，３．２０）ρｐ２０９〜１６に記載のように、
バウンダリスキャン方式が開発されている。これはボー
ド上の複数のチップを直列につなぎテストデータの通り
道を作り、一つのボードを一挙にテストすることである
。このとき内部論理と外部信号ビンとの間に入出力セル
（丁／０バッファ）を設けているが、その役目はボード
上チップ間の配線のテストと、通常動作中に通常信号を
入出力セル内のレジスクに取り込むことである。
９８９，３．２０）ρｐ２０９〜１６に記載のように、
バウンダリスキャン方式が開発されている。これはボー
ド上の複数のチップを直列につなぎテストデータの通り
道を作り、一つのボードを一挙にテストすることである
。このとき内部論理と外部信号ビンとの間に入出力セル
（丁／０バッファ）を設けているが、その役目はボード
上チップ間の配線のテストと、通常動作中に通常信号を
入出力セル内のレジスクに取り込むことである。
［発明が解決しようとする課題］
スキャン設計方式では信号端子の共用と言っても、ユー
ザ端子に必要な信号を供給できなくなったり、そのユー
ザ端子から信号値を観測できなくなったりした。
ザ端子に必要な信号を供給できなくなったり、そのユー
ザ端子から信号値を観測できなくなったりした。
そのためテスト専用端子を多数使用すれば良いが、限ら
れた端子数のうちテスト専用端子を多数使用することは
端子の使用数に制限があり、それも困難である。
れた端子数のうちテスト専用端子を多数使用することは
端子の使用数に制限があり、それも困難である。
本発明の目的は前述の欠点を改善し、テスト兼用端子の
一つに入出力バ・７ファを挿入し、該バンファにスキャ
ン・フリソプフロップを内蔵させ、テスト専用端子を出
来るだけ少なくした端子共用方法を提供することにある
。
一つに入出力バ・７ファを挿入し、該バンファにスキャ
ン・フリソプフロップを内蔵させ、テスト専用端子を出
来るだけ少なくした端子共用方法を提供することにある
。
また前記「日経エレクトロニクス」記載事項と比較し、
本発明の目的は別の事としている。
本発明の目的は別の事としている。
［課題を解決するための手段］
第１図は本発明の原理構或を示す図である。第ｌ図にお
いて、ｌは大規模集積回路の入出力バソファ、２はスキ
ャン・フリップフロンプ、３はスキャン・クロソク、４
はスキャン・データイン端子、５はスキャン・データア
ウト端子、６はユーザ論理への信号端子、７はテスト制
御端子を示す．大規模集積回路のテスト容易化設計のた
めユーザが行う論理シ鴫ユレーション作戒の後、メーカ
側で大規模集積回路の端子ビンを共用して製造テストを
行うとき、共用されるユーザ端子に入出力バッファを挿
入する端子共用方法において、本発明は下記の構戒とし
ている。即ち、 前記入出力バッファ（１）内にスキャン・フリソプフロ
ツブ（２）を挿入し、前記端子（４） （５）から該フ
リップフロップ（２）にスキャンイン・スキャンアウト
処理を行うことにより、大規模集積回路の可制御性及び
可観測性を損なうことなく、全体のテスト用端子をより
多数共用することで構或する。
いて、ｌは大規模集積回路の入出力バソファ、２はスキ
ャン・フリップフロンプ、３はスキャン・クロソク、４
はスキャン・データイン端子、５はスキャン・データア
ウト端子、６はユーザ論理への信号端子、７はテスト制
御端子を示す．大規模集積回路のテスト容易化設計のた
めユーザが行う論理シ鴫ユレーション作戒の後、メーカ
側で大規模集積回路の端子ビンを共用して製造テストを
行うとき、共用されるユーザ端子に入出力バッファを挿
入する端子共用方法において、本発明は下記の構戒とし
ている。即ち、 前記入出力バッファ（１）内にスキャン・フリソプフロ
ツブ（２）を挿入し、前記端子（４） （５）から該フ
リップフロップ（２）にスキャンイン・スキャンアウト
処理を行うことにより、大規模集積回路の可制御性及び
可観測性を損なうことなく、全体のテスト用端子をより
多数共用することで構或する。
［作用］
第１図におけるテスト制御端子７からの制御信号は、バ
ッファ１が入力バソファであればユーザの信号人力と、
フリップフロップ２にスキャンインされているデータを
スキャンアウト・データとして取り出すこと、との切換
制御を行う。
ッファ１が入力バソファであればユーザの信号人力と、
フリップフロップ２にスキャンインされているデータを
スキャンアウト・データとして取り出すこと、との切換
制御を行う。
またバッファが出力バッファであれば、第１図に図示し
ないが、後述するように切換制御を行う。
ないが、後述するように切換制御を行う。
そのためテスト制御端子のみがテスト専用端子として使
用されることで、他は積極的に共用端子として使用でき
る。
用されることで、他は積極的に共用端子として使用でき
る。
［実施例］
第２図は第１図に示すバソファを人力バソファとした場
合のより具体的な構或を示す図である。
合のより具体的な構或を示す図である。
第２図において、１は入力バソファ、２はスキャン・フ
リップフロップ、３−１はスキャンクロックＡの印加端
子ＡＣＫ、３−２はスキャンクロックＢの印加端子ＢＣ
Ｋ、４はスキャンデータイン端子Ｓｌ、５はスキャンデ
ータアウト端子Ｓｏ，６はユーザ論理からの信号端子■
、７はテスト制御端子ＴＭ，８はマルチプレクサ、９は
アンド回路、１０は信号出力端子Ｏ、１１はテスト端子
ＴＥＳＴを示す。
リップフロップ、３−１はスキャンクロックＡの印加端
子ＡＣＫ、３−２はスキャンクロックＢの印加端子ＢＣ
Ｋ、４はスキャンデータイン端子Ｓｌ、５はスキャンデ
ータアウト端子Ｓｏ，６はユーザ論理からの信号端子■
、７はテスト制御端子ＴＭ，８はマルチプレクサ、９は
アンド回路、１０は信号出力端子Ｏ、１１はテスト端子
ＴＥＳＴを示す。
通常の動作時はテスト制御端子７からの信号ＴＭがマル
チプレクサ８を制御しないから、ユーザ論理からの信号
端子６の信号■がマルチプレクサ８を介して信号出力端
子１０に出力している。次にテスト時には、まずスキャ
ンクロソクＡＣＫ，ＢＣＫを端子３−１．３−２から印
加し、スキャンデータイン端子４からのデータＳＩをス
キャンフリップフロフプ２に取り込んで置く。テスト制
御端子７からの信号ＴＭがマルチプレクサ８を制御する
ので、今度はスキャンフリップフロツブ２の出力端子Ｑ
の信号が信号端子１０に出力する。端子６からのテスト
信号はアンド回路９を介してテスト端子１１へ出力され
るから、所要のユーザ論理のテストを行うことが出来る
。なおスキャンフリップフロソプ２についてはデータ系
端子Ｄとテストクロック端子ＴＣＫについては、動作上
不要のためクリップしている。
チプレクサ８を制御しないから、ユーザ論理からの信号
端子６の信号■がマルチプレクサ８を介して信号出力端
子１０に出力している。次にテスト時には、まずスキャ
ンクロソクＡＣＫ，ＢＣＫを端子３−１．３−２から印
加し、スキャンデータイン端子４からのデータＳＩをス
キャンフリップフロフプ２に取り込んで置く。テスト制
御端子７からの信号ＴＭがマルチプレクサ８を制御する
ので、今度はスキャンフリップフロツブ２の出力端子Ｑ
の信号が信号端子１０に出力する。端子６からのテスト
信号はアンド回路９を介してテスト端子１１へ出力され
るから、所要のユーザ論理のテストを行うことが出来る
。なおスキャンフリップフロソプ２についてはデータ系
端子Ｄとテストクロック端子ＴＣＫについては、動作上
不要のためクリップしている。
第３図は、出力バッファについての構或を示す図である
。第３図において、１２はテストクロック端子、ｌ３は
３ステートゲートを示し、他の各端子・フリップフロッ
プの符号は第２図と同様に付してある。第３図において
はテスト時にユーザ論理からの信号を端子６から取り込
み、それをスキャンフリソブフロップ２に取り込んで置
くことが必要であるから、端子６をフリンプフロップ２
のＤ端子と接続し、テストクロック印加端子１３から、
フリップフロツブのテストクロック端子ＴＣＫとを接続
している。また端子１０は入力端子として使用され、そ
の信号はテスト端子１１へ出力される。テスト制御端子
７からの制御信号がないときは、３ステートゲート１２
が開いているため、端子６からの信号は端子ＩＯへ直進
する。
。第３図において、１２はテストクロック端子、ｌ３は
３ステートゲートを示し、他の各端子・フリップフロッ
プの符号は第２図と同様に付してある。第３図において
はテスト時にユーザ論理からの信号を端子６から取り込
み、それをスキャンフリソブフロップ２に取り込んで置
くことが必要であるから、端子６をフリンプフロップ２
のＤ端子と接続し、テストクロック印加端子１３から、
フリップフロツブのテストクロック端子ＴＣＫとを接続
している。また端子１０は入力端子として使用され、そ
の信号はテスト端子１１へ出力される。テスト制御端子
７からの制御信号がないときは、３ステートゲート１２
が開いているため、端子６からの信号は端子ＩＯへ直進
する。
第４図は複数のスキャンフリップフロップをチェーン状
に接続し、シリアルスキャン・チェーンを構威した場合
を示している。前述の共用できる端子ＳＭ−ＢＣＫはそ
れらを４つのフリップフロソプに対し別々に印加してい
る。各ＦＦはシリアルに接続されているため、全部で第
２図・第３図に示す一つのフリップフロップと同様な動
作を行う。ＬＳＩの端子の位置がチップ横辺の一方に偏
っているときなどは大変便利である。
に接続し、シリアルスキャン・チェーンを構威した場合
を示している。前述の共用できる端子ＳＭ−ＢＣＫはそ
れらを４つのフリップフロソプに対し別々に印加してい
る。各ＦＦはシリアルに接続されているため、全部で第
２図・第３図に示す一つのフリップフロップと同様な動
作を行う。ＬＳＩの端子の位置がチップ横辺の一方に偏
っているときなどは大変便利である。
またこのスキャンワリップフロップについては従来テス
ト容易化設計におけるスキャン方式のシフトレジスタ・
チェーンの一方端のものとして、全体をシリアル接続す
ることが出来る。
ト容易化設計におけるスキャン方式のシフトレジスタ・
チェーンの一方端のものとして、全体をシリアル接続す
ることが出来る。
［発明の効果］
このようにして本発明によると、入出力バソファにフリ
ップフロップを内蔵し、バッファに対するテスト専用端
子は、テスト制御監視のみに限定することが出来、他は
共用端子として使用することができるので、大規模集積
回路のテスト容易化設計上極めて有効である。
ップフロップを内蔵し、バッファに対するテスト専用端
子は、テスト制御監視のみに限定することが出来、他は
共用端子として使用することができるので、大規模集積
回路のテスト容易化設計上極めて有効である。
第１図は本発明の原理構或を示す図、
第２図は本発明の実施例として人カバソファの構戒を示
す図、 第３図は同じく出力バッファの構戒を示す図、第４図は
バソファの接続例を示す図である。 １一入出力バッファ ２・・−スキャン・フリソプフロップ ３−スキャン・クロソク ４−スキャン・データイン端子 ５・−スキャン・データアウト端子 ６・・−ユーザ論理への信号端子 ７−テスト制御端子 ，ＩＬＳＩ入＼巳力’Ｋ−／７ｙ
す図、 第３図は同じく出力バッファの構戒を示す図、第４図は
バソファの接続例を示す図である。 １一入出力バッファ ２・・−スキャン・フリソプフロップ ３−スキャン・クロソク ４−スキャン・データイン端子 ５・−スキャン・データアウト端子 ６・・−ユーザ論理への信号端子 ７−テスト制御端子 ，ＩＬＳＩ入＼巳力’Ｋ−／７ｙ
Claims (1)
- 【特許請求の範囲】 I 、大規模集積回路のテスト容易化設計のためユーザ
が行う論理シミュレーション作成の後、メーカ側で大規
模集積回路の端子ピンを共用して製造テストを行うとき
、共用されるユーザ端子に入出力バッファを挿入する端
子共用方法において、前記入出力バッファ（１）内にス
キャン・フリップフロップ（２）を挿入し、前記端子（
４）（５）から該フリップフロップ（２）にスキャンイ
ン・スキャンアウト処理を行うことにより、大規模集積
回路の可制御性及び可観測性を損なうことなく、全体の
テスト用端子をより多数共用すること を特徴とする大規模集積回路のテスト端子共用方法。 II、請求項第１項記載のフリップフロップは、スキャン
設計方式による一連のシフトレジスタ・チェーンの一方
端に設けられていることを特徴とする大規模集積回路の
テスト端子共用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1244092A JP2820975B2 (ja) | 1989-09-20 | 1989-09-20 | 大規模集積回路のスキャンテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1244092A JP2820975B2 (ja) | 1989-09-20 | 1989-09-20 | 大規模集積回路のスキャンテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03105272A true JPH03105272A (ja) | 1991-05-02 |
| JP2820975B2 JP2820975B2 (ja) | 1998-11-05 |
Family
ID=17113627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1244092A Expired - Lifetime JP2820975B2 (ja) | 1989-09-20 | 1989-09-20 | 大規模集積回路のスキャンテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2820975B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6082871A (ja) * | 1983-10-13 | 1985-05-11 | Nec Corp | 論理集積回路 |
| JPS6378075A (ja) * | 1986-09-19 | 1988-04-08 | Mitsubishi Electric Corp | 論理装置 |
| JPH01165979A (ja) * | 1987-12-23 | 1989-06-29 | Hitachi Ltd | 論理集積回路 |
| JPH02181676A (ja) * | 1988-09-07 | 1990-07-16 | Texas Instr Inc <Ti> | 境界走査試験セル |
-
1989
- 1989-09-20 JP JP1244092A patent/JP2820975B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6082871A (ja) * | 1983-10-13 | 1985-05-11 | Nec Corp | 論理集積回路 |
| JPS6378075A (ja) * | 1986-09-19 | 1988-04-08 | Mitsubishi Electric Corp | 論理装置 |
| JPH01165979A (ja) * | 1987-12-23 | 1989-06-29 | Hitachi Ltd | 論理集積回路 |
| JPH02181676A (ja) * | 1988-09-07 | 1990-07-16 | Texas Instr Inc <Ti> | 境界走査試験セル |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2820975B2 (ja) | 1998-11-05 |
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