JPH0772872B2

JPH0772872B2 - 順序ディジタル論理回路の組み込み自己検査用装置

Info

Publication number: JPH0772872B2
Application number: JP3138223A
Authority: JP
Inventors: ハロルドバーデル、ジュニアポール; ハワードマクアニーウィリアム
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-08-01
Filing date: 1991-05-14
Publication date: 1995-08-02
Anticipated expiration: 2010-08-02
Also published as: EP0469238A2; JPH04233635A; US5150366A; EP0469238A3; EP0469238B1; DE69120737D1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は概略的には、電圧感応型
回路設計手法又はレベル・センシティブ・スキャン・デ
ザイン（ＬＳＳＤ）を用いた回路検査に使用されること
が出来るシフトレジスタ・ラッチ・スキャン・ストリン
グにおいて、通常動作時のデータ入力である主入力信号
経路に生じる遅延時間の短縮を実現するものである。よ
り詳細には、通常動作時のデータ入力である主入力に関
連するスキャン・ストリングが他と別個にされて、この
スキャン・ストリング専用のシグネチャ・レジスタに接
続され、これによりこの主入力に関連するシフトレジス
タ・ラッチの入力側のゲート（ディゲート）回路をなく
することができるシフトレジスタ・ラッチ・スキャン・
ストリングを用いた検査回路構成にかかるものである。

【０００２】

【従来の技術】電子集積回路チップ及びデバイスの設計
の発達に伴い、回路構成はますます、密度の高いパター
ンで配置されるようになり、それに応じてこうした回路
を検査することがより困難になってきた。チップ検査を
行うための一つの方法が、アメリカ特許第４０７１９０
２号に述べられている。このアメリカ特許では、回路検
査用の電圧感応型回路設計手法又はレベル・センシティ
ブ・スキャン・デザイン（ＬＳＳＤ）の基本的特徴が述
べられている。ここで考慮される回路は概して、ディジ
タル信号処理の設計と構成及び情報処理システムと情報
処理機械（マシン）に使用される論理及びメモリ機能を
有するディジタル回路を含む。そして、集積回路デバイ
スは典型的には、出力が或る記憶素子に供給される組み
合わせ論理回路の複数個のブロックを有する。特に、Ｌ
ＳＳＤシステムでは、記憶素子又は回路がシフトレジス
タ・ラッチ（ＳＲＬ）を構成する。検査モード中に、こ
れらのシフトレジスタ・ラッチはシフトレジスタとして
働くように論理的に再構成され、そしてこのシフトレジ
スタは、論理的出力結果を記憶し、この結果を別の記憶
レジスタに送り、そしてこのレジスタでこの結果が既知
の結果と比較されて分析をされる。

【０００３】複雑性のより大きい回路を提供することに
加えて、回路サイズを縮小する他の重要な目的は、より
早く作動する回路を形成することである。これは、回路
が相互に近接されて、そして信号が一つの回路又はゲー
トから次に移るまでの遅延がわずかであるということの
結果として、回路の高密度化の副産物として達成され
る。従って、回路遅延を可能な限り除去するのが非常に
望ましいことが理解される。とは言うものの、動作速度
の増大と回路の高密度化の目標は、完璧に作られ、且つ
完全に動作するチップ・デバイスを製造する必要性と矛
盾する。さらに、スピードの増大と回路配置の高密度化
は、回路チップ上の貴重なスペースを占める組み込み型
診断回路を設けるという要望と少なくとも部分的に矛盾
する。

【０００４】集積回路デバイスの正常な動作の間、情報
信号は１又は複数のシステム・クロックによって記憶素
子（シフトレジスタ・ラッチ）に記憶され、そして組み
合わせ論理回路ブロックに供給され、そしてこれの出力
は、１又は複数のシステム・クロックによって記憶素子
に再度記憶される。次いで、これらの情報信号は他の組
み合わせ論理回路に供給される。しかしながら、検査動
作の間は、テストパターンが、別のシフト・クロックを
用いるシフトレジスタの動作モードを使用してこれらの
記憶素子にシフトされる。そして、通常のシステム・ク
ロックは記憶素子のこのパターンに対する応答を収集
し、これらの応答は順次、既知の結果との比較のために
テスタ記憶レジスタにシフトされる。

【０００５】集積回路デバイスの検査をさらに援助する
ものとして使用されているバウンダリィ・スキャン方法
では、バウンダリィ上の信号がシフト動作を用いて制御
且つ観察されることができるように記憶素子（ＳＲＬ）
がデバイスの各入力／出力ピンに隣接して配置される。
これは、実際の入力／出力ピンに対し物理的に接触する
必要がないという点において、検査機器を著しく単純化
する。さらに、バウンダリィ・スキャン方法は、すべて
のデバイスの出力ＳＲＬに信号を供給し、且つそれぞれ
の入力に接続されたＳＲＬのこのような信号を感知する
ことによりコンピュータシステム内のデバイスを接続す
るワイヤの検査を可能にする。デバイスの正常な動作の
間、情報信号は１又は複数のシステム・クロックを用い
てこれらのバウンダリィ・ＳＲＬに記憶される。

【０００６】デバイスとシステム検査をまたさらに援助
するものとして自己検査と呼ばれる方法がある。ＬＳＳ
Ｄ環境における自己検査の方法はアメリカ特許第４５０
３５３７号で述べられている。この方法の一つの態様に
よると、シフトレジスタ・ストリングのスキャン出力は
所謂多重入力シグネチャ・レジスタ（ＭＩＳＲ）に送ら
れる。検査の間、ＳＲＬで得られた信号はＭＩＳＲ内で
「圧縮」されてテストの終了時に結果即ちシグネチャが
生成され、そしてこれが、合格／不合格を調べるために
予期された即ち良好なシグネチャと比較される。注意す
べき重要なことは、集積回路デバイスが単独形デバイス
として自己検査されることができ、さらにディジタル処
理システムに組み込まれた時に自己検査され得ることで
ある。

【０００７】本発明では、デバイスに対する主入力に関
連するバウンダリィ・スキャンＳＲＬについて特に注目
している。主入力（ＰＩ）は、これを介してデバイスが
外部から情報を受けとる物理的なピン即ち端子であり、
これとは逆に、主出力（ＰＯ）は、これを介してデバイ
スが外部に情報を供給する。テスト動作の間、標準シス
テム・クロックがテストの応答を記憶素子又はＳＲＬに
収集するのに使用される。これらの同じクロックは機能
的にＰＩバウンダリィ・スキャンＳＲＬに影響を及ぼ
し、そして制御されない限り、これらのラッチに物理的
ＰＩピンの値をつめ込む。こうしたことから以下に述べ
られるどちらかの問題が生じる可能性がある。第１に、
集積回路が単独形デバイスとして検査されている時、こ
れらのＰＩピンはテスタによって駆動されないので、こ
れらの値は一般に未知である。自己検査が使用されてい
る場合、これら未知の値、即ち「Ｘ」ステートは、それ
らのＳＲＬ内につめ込まれ、そして自己検査シグネチャ
を変えたりして、検査を無効にすることがある。第２
に、集積回路がディジタル・システム又はその機械の構
造に組み込まれている場合、回路の自己検査が未知のオ
フ−回路値即ち「Ｘ」ステートをＳＲＬにつめ込んでシ
グネチャを変えることがある。

【０００８】「Ｘ」ステートを回避する一つのアプロー
チは、単独形テスト（検査）又はシステム・レベル・テ
ストの間、ゲート回路をオフにしてすべての主入力ピン
をそれらのＳＲＬから切り離すことである。このゲート
回路が存在することにより、基本マシン・サイクル時間
に悪影響を及ぼす。二番目のアプローチは、テストの間
にシステム・クロックを主入力ＳＲＬに対し切り離すこ
とである。これも又、システム・パフォーマンスへの同
様な悪影響を生じる。

【０００９】

【発明が解決しようとする課題】本発明の目的は、より
短縮されたサイクル時間を示す集積回路デバイス及びシ
ステムを提供することである。

【００１０】本発明の他の目的は、回路遅延、特に主入
力信号線に関連する遅延を悪化することなく組み込み自
己検査回路の利用度を高めることである。

【００１１】本発明の他の目的は、選択されたＳＲＬス
キャン・ストリング毎に別個のシグネチャ・レジスタを
組込んだ回路を提供することである。

【００１２】本発明の他の目的は、特定の遅延をもたら
すゲート回路を排除することにより、チップ又はシステ
ムで使用される回路の総数を減少させることである。

【００１３】本発明の他の目的は、回路テスト及び／又
は回路機能を調べるのに使用されるシグネチャ・レジス
タ情報を単純化且つ減少させることである。

【００１４】本発明の他の目的は、複数の主入力スキャ
ン・ストリングを別々にテストすることである。

【００１５】本発明の他の目的は、システム・レベルの
配線検査のパフォーマンスを改善することである。

【００１６】

【課題を解決するための手段】本発明に従うと、主入力
に関連する第１シフトレジスタ・ラッチ（ＳＲＬ）はこ
れらだけを含む第１スキャン・ストリングのセットに組
込まれる。これによって主入力（ＰＩ）ＳＲＬの入力側
でのゲート回路の必要性がなくなるのは、個別ＰＩスキ
ャン・ストリングの内容がテストの間都合よく無視され
てもよいからである。さらに、主入力ＳＲＬ即ち第１シ
フトレジスタ・ラッチだけを、これとは異なる第２シフ
トレジスタ・ラッチから分離する概念に従って注目され
るのは、分離された第１及び第２スキャン・ストリング
のセットの各スキャン出力がこれらにそれぞれ専用に設
けられた２つのシグネチャ・レジスタ即ちＭＩＳＲにそ
れぞれ供給されることである。特に、従来１つの多重入
力シグネチャ・レジスタが設けられていたのに対して本
発明では２つの別個の多重入力シグネチャ・レジスタを
設けることにより大きな柔軟性を与え、そしてこれにつ
いては後述する。

【００１７】本発明の他の実施例に従うと、組み込み式
の自己検査回路ではシフトレジスタ・シーケンス生成器
を用い、そしてこれは複数のシフトレジスタ・ラッチ・
スキャン・ストリングに供給される疑似ランダム・ビッ
ト・シーケンスを生成する。これらのスキャン・ストリ
ングは、主入力に関連する第１シフトレジスタ・ラッチ
（ＳＲＬ）のみをそれぞれ含む複数の第１スキャン・ス
トリングから成る第１のセットと、主入力とは関連しな
い、即ち第１シフトレジスタ・ラッチと異なる第２のシ
フトレジスタ・ラッチ（ＳＲＬ）のみをそれぞれ含む複
数の第２スキャン・ストリングの第２のセットとに分け
られる。シフトレジスタ・ラッチ・スキャン・ストリン
グの第１と第２のセットは、第１と第２のシグネチャ・
レジスタにそれぞれ供給され、そしてこれらは、第１及
び第２セットの各スキャン・ストリングからの出力信号
を個別のシグネチャに圧縮する。さらに、主入力（走査
ストリングの第１のセット）に関連するシフトレジスタ
・ラッチは遅延の原因となるゲート回路を含まないで構
成される。

【００１８】

【実施例】

本発明をより完全に理解するために、従来のテスト方法
を説明する。特に、ＭＩＳＲ／ＰａｒａｌｌｅｌＳＲ
ＳＧを用いる自己テスト（ＳＴＵＭＰＳ）と呼ばれる方
法が、熱伝導モジュール（ＴＣＭ）と呼ばれる熱的に冷
却した基板上に配置された集積回路チップ及びデバイス
をテストするのに使用される。ここでは、略語ＳＲＳＧ
はシフトレジスタ・シーケンス生成器を表す。この生成
器は、典型的にはリニア形フィードバック・シフトレジ
スタとして実現される。このようなレジスタは一般に、
フィードバック・ループに排他的論理和素子が設けられ
たシフトレジスタのチェインを含み、そしていくつかの
中間ラッチ出力信号が結合されてシフトレジスタの入力
に戻される。フィードバック経路は、上述の組み合わせ
回路に対するテスト・シーケンスとして用いられる２進
数の疑似ランダム・シーケンスを生成するように構成さ
れる。リニア形フィードバック・シフトレジスタ・ラッ
チの形の疑似ランダム・パターン生成器の設計と構造は
当該技術では公知のものである。

【００１９】一般に、非常に多数のサイクルの後にのみ
繰り返すランダム・シーケンスを生成するように適度な
長さのシフトレジスタ及びフィードバックの配列を用い
ることが望ましい。図１に符号１０で示されているＳＲ
ＳＧ装置はさらに典型的には、初期又は原ビット・パタ
ーンをこのＳＲＳＧ１０につめ込む回路を含む。ＳＲＳ
Ｇ１０からの出力信号はチャネルを介して複数（Ｍ本）
の異なるスキャン経路に送られる。各スキャン経路は複
数のシフトレジスタ・ラッチ３０を含む。これらのラッ
チ・ストリングからの各出力信号は、図示のようにシグ
ネチャ・レジスタ即ちＭＩＳＲ２０に供給される。これ
は前述のアメリカ特許第４５０３５３７号の図４に図示
されているものと実質的に同じパターンであるが、一
方、この従来技術では集積回路チップデバイスという言
葉で論じられていることに注意すべきである。しかし、
本発明は、シングルチップ・デバイスに適合されるテス
ト構成要素という言葉で最も容易に考えられ、且つ述べ
られている一方、そのように限定されるものではないこ
とを注意するものである。特に、スキャン経路は実際に
は、熱伝導モジュール（ＴＣＭ）に配置される複数の集
積回路チップにわたって配置されることができる。

【００２０】しかしながら、シフトレジスタ・ラッチ素
子３０はさらに、チップ又はＴＣＭに存在する組み合わ
せ論理ネットワークに結合された順序回路記憶素子とし
て存在することを理解すべきである。組み合わせ論理ブ
ロック相互間の記憶素子としてのこれらの機能はより詳
細に、前記アメリカ特許第４５０３５３７号の図３に図
示されているので、背景資料としての参照のためにここ
に取り入れられる。このようにシフトレジスタ・ラッチ
３０は二重の機能を行う。システム環境での回路の正常
な動作の間、シフトレジスタ・ラッチ３０は、処理すべ
き信号を１つの組み合わせブロックから別の組み合わせ
ブロックへ通過させると同時に典型的には次に続くクロ
ック・サイクルでの組み合わせ論理ブロックへの次の供
給のための入力信号を受けとる記憶素子として機能す
る。かくして、シフトレジスタ・ラッチは、マシン・サ
イクルの適切な時点で安定な論理出力を確立且つ画定す
るのに重要な役割を果たす。

【００２１】要するに、シフトレジスタ・シーケンス生
成器１０からの出力信号はチャネル１乃至Ｍのスキャン
入力に供給される。各チャネルはシフトレジスタ・ラッ
チ３０のストリングを含み、これらの内の幾つかは、半
導体チップ内の回路と外部回路との境界即ちバウンダリ
ィ即ち入出力ピンに隣接して設けられていて、バウンダ
リィ・スキャン・ラッチと呼ばれるラッチであり、より
詳細には主入力に関連づけられたバウンダリィ・スキャ
ン・ラッチである。チャネル１乃至Ｍのスキャン出力は
多重入力シグネチャ・レジスタ２０を駆動する。従来の
回路では、バウンダリィ・スキャン・ラッチと、これと
は種類の異なるスキャン・ラッチが混在してシフトレジ
スタ・シーケンス生成器１０及び多重入力シグネチャ・
レジスタ２０の間に接続されていた。

【００２２】図１を考える場合、ＳＲＳＧ１０とＭＩＳ
Ｒ２０とは専用テスト素子であることに注目されたい。
しかしながら、シフトレジスタ・ラッチ３０は、通常の
動作においてシフトレジスタ・ラッチに供給される実際
の信号を考える場合、二つの目的を満たす。

【００２３】次に、本発明によって解決される課題の一
面を詳細に示している図２に参照する。特に、図２は、
主入力ピンに関連するバウンダリィ・スキャン・シフト
レジスタ・ラッチ３０（ラッチ３１を含む）の詳細を示
し、そしてラッチ３０は、未知、即ち「Ｘ」ステートが
テスト中のラッチにセットされることを防ぐために使用
されるゲート回路を含む。テストの間、ラッチ３１に
は、「シフトＡクロック」と「シフトＢクロック」の信
号線を用いて疑似ランダム・パターン生成器１０からの
ビットがつめ込まれる（前記先行技術のアメリカ特許第
４５０３５３７号の図２を参照）。次に、マシン・クロ
ックＣ（組み合わせ回路ブロックに供給される）はサイ
クル動作されてテストパターンに対する論理応答を収集
する。最後に、得られたテストの応答を含んでいるシフ
トレジスタ・ラッチのこの内容がＭＩＳＲ２０内に連続
的に送られ、そして、同時に次のテスト・パターンがつ
め込まれる。テスト・パターン信号は図２では「スキャ
ン−イン」とラベルの付いた線上に供給される。「合格
又は不合格」の検査結果は、ＭＩＳＲに存在するテスト
結果であるシグネチャを予め算定された（正しい）シグ
ネチャと比較することによって得られる。かくして、図
２に示したシフトレジスタ・ラッチ３０がスキャン・ス
トリングの最後のラッチである場合、ラッチ３１からの
出力Ｌ２は通常の宛先に加えて、さらにＭＩＳＲ２０に
も供給される。

【００２４】しかし、図２のテストの間主入力がラッチ
３１に供給されなくするためのゲート回路を含む構成
は、回路サイズに関して集積回路設計が進歩するにつれ
て、受け入れられなくなる（不合格になる）ような特定
の遅延をもたらす。特に、自己検査モードの間、主入力
はラッチ３１のＤ入力から非ゲート化され、即ちＤ入力
に供給されない。このような切り離しは、典型的にはイ
ンバータ３３とＯＲ−インバータ回路３２に供給される
「＋ＳＴ入力抑止」と称される自己検査抑止信号線を使
用することにより達成される。ＯＲ−インバータ回路に
はさらに、ＡＮＤゲート３４からの主入力信号が供給さ
れる。そして、ＡＮＤゲート３４には反転された「＋Ｓ
Ｔ入力抑止」信号と主入力信号が供給される。このよう
にして、非検査期間の間、主入力信号（又はその補数）
はラッチ３１に供給される。ラッチ３１は典型的には真
及び補数の出力信号線を有するので、ラッチ３１からの
適切な出力地点を選択することによらない回路設計を変
更することなく、ラッチ３１に主入力又はその補数を与
えるのが十分であることに注意すべきである。

【００２５】これらの接続の結果、「＋ＳＴ入力抑止」
信号線がオフの時、「主入力」信号線はＳＲＬのシステ
ム・データ入力をＡＮＤゲート３４とＯＲゲート３２を
介して供給する。単独形又はシステム・モードのどちら
かでの自己テスト中に、「＋ＳＴ入力抑止」信号線は、
ＳＲＬのシステム・データ入力を主入力ピンから切り離
すように保たれ、そして未知のステートがテスト・シグ
ネチャを生じることを防ぐ。

【００２６】ここで生じる問題は、主入力とシフトレジ
スタ・ラッチ３１との間の信号経路上の図２のＡＮＤゲ
ートとＯＲ−インバータ・ゲートとの両方によって遅延
がもたらされるということである。特に注意すべき重要
なことは、図２における遅延が機械（マシン）及び／又
は回路設計に関して重要な経路（クリティカルパス）に
生じることである。こうした遅延は過去の設計では受入
れられていたが、リソグラフィの向上とともに、遅延経
路は好ましくない（クリティカル）ものになってきた。
従って、これを出来るだけ除去するのが望ましい。

【００２７】図２では遅延をもたらすゲート回路構成の
一形態を示している。しかしながら、ゲート回路構成の
他の形態も等しく本発明によって使用できることを記憶
にとどめておく必要がある。特に、図２のゲート３２、
３３、３４の代わりに多重回路を使用したり、又はシス
テム・クロックを、主入力に関連づけられるすべてのＳ
ＲＬから切り離すことが可能でる。

【００２８】本発明によるこの問題に対する解決方法
は、外部回路と半導体チップとの境界即ちバウンダリィ
に配置され、そして、通常動作の間に外部回路からのデ
ータ入力即ち主入力を受ける入力端子に隣接してデータ
を記憶するラッチ、即ち主入力バウンダリィ・シフトレ
ジスタ・ラッチ（第１のシフトレジスタ・ラッチ）が、
検査時に、第１のスキャン・ストリングを構成するよう
に再構成されて、そしてこの際に、これら入力端子に関
連づけられる主入力バウンダリィ・シフト・レジスタ・
ラッチが、これらとは異なる他の第２ラッチとは別のグ
ループに分けられて、図３に示されるような別個のシグ
ネチャ・レジスタに接続されるようにＳＴＵＭＰＳの構
造を修正することである。このことは、すべての主入力
バウンダリィ・シフトレジスタ・ラッチが１又は複数の
個別的なスキャン・ストリング内に連鎖されること、そ
してこれらのスキャン・ストリングの夫々が主入力シフ
トレジスタ・ラッチを含むことを意味する。このこと
は、回路チップ内の主入力シフトレジスタ・ラッチ即ち
同一種類のシフトレジスタ・ラッチが第１のスキャン・
ストリング内に接続され、そしてこのチップ内にあるこ
れと異なる種類の他のシフトレジスタ・ラッチが第２の
スキャン・ストリング内に接続されることを意味する。
そして、回路チップが、これら少なくとも２つのスキャ
ン・ストリングを有することを意味する。ここで使用さ
れているバウンダリィＳＲＬという用語は、デバイス又
はシステムのバウンダリィで信号がシフト動作を使用し
て制御且つ観察されることができるように、デバイス又
はシステムの各入力／出力ピンに隣接して配置されたシ
フトレジスタ・ラッチを意味する。

【００２９】図３では本発明による構造を示している。
特に、本発明の主要特徴はすべての主入力信号線が別個
のＳＴＵＭＰＳチャネルのＳＲＬに供給されることであ
る。このことは、これらのスキャン・ストリングが別個
の主入力ＭＩＳＲ５０に直接供給されることを意味す
る。かくして、ＳＲＳＧ１０からの出力信号はここで２
つのカテゴリー、即ち主入力信号線に関連する第１シフ
トレジスタ・ラッチ４０が接続された第１スキャン・ス
トリング１乃至Ｎと、主入力線に関連されない他の第２
シフトレジスタ・ラッチ３０が接続されたチャネル信号
線として表す第２スキャン・ストリング１乃至Ｍとに分
けられる。チャネル１乃至Ｍのスキャン出力はこれらに
専用の別個のシグネチャ・レジスタ即ちチャネル多重入
力シグネチャ・レジスタ６０に供給される。より重要な
ことは、主入力信号線が、図２に示すようにゲート回路
構成を必要としないシフトレジスタ・ラッチ４０に供給
されることである。特に、シフトレジスタ・ラッチ４０
の設計は図４でより詳細に図示されており、そして、ス
キャン経路を第１及び第２のスキャン・ストリングに分
け、そして第１のスキャン・ストリング内にシフトレジ
スタ・ラッチ４０を配置した結果、図２のゲート回路構
成はもはや必要でなくなることがわかる。ＳＲＬ４０を
有するスキャン・ストリングからの出力信号は、図３の
「主入力／多重入力シグネチャ・レジスタ」として示さ
れたこれらに専用の別個のシグネチャ・レジスタ５０に
送られる。この設計により主入力ごとに、図２の３つの
論理ゲートをなくすることができる。このことが好都合
である理由は、ゲート回路構成の減少によって得られる
チップの面積を用いてシグネチャ・レジスタ５０を構成
することが望ましいからである。

【００３０】ここで集積回路デバイス若しくはシステム
の単独形の自己テストの間、又はシステム内に組み込ま
れた後のデバイスの自己テストの間、主入力ピンに関連
付けられるＳＲＬには、通常のようにシーケンス生成器
１０からの疑似ランダム刺激値がロードされる。マシン
・クロックがサイクル動作されると、これらの主入力Ｓ
ＲＬには「Ｘ」ステートがロードされる。しかしなが
ら、このような値は別個にされている主入力ＭＩＳＲで
圧縮されて、そしてチャネルＭＩＳＲ６０に供給されて
いる出力信号に影響を及ぼすことがない。自己検査が終
了すると、チャネルＭＩＳＲでのシグネチャのみが検査
結果の良否を決定するのに使用される必要がある。さら
に、実際には主入力ＭＩＳＲは、シーケンス生成器パタ
ーンのショート・シーケンスを経路に沿ってスキャン
し、そしてシステム・クロックを切り換える（トグリン
グする）ことなしに、主入力ＭＩＳＲに供給することに
よって主入力スキャン経路を検査するのに使用されるこ
とができる。

【００３１】さらに、本発明を変更することによって、
システム・レベルの配線テストの際の利点が得られる。
このようなテストは典型的には１００程度の半導体チッ
プ・デバイスを含む熱伝導モジュール相互間に存在する
システム配線とその接続をテストするために行われる。
普通のシステム・レベルのＴＣＭ相互間配線テストは決
定性がある。このテストにおいて、パターンはすべての
ＴＣＭのバウンダリィ・シフトレジスタ・ラッチをスキ
ャンする。主入力シフトレジスタは配線を駆動し、そし
てシステム・クロックはサイクル動作されて主入力シフ
トレジスタ・ラッチでの検査に対する応答を得る。次
に、これらの応答は予期される応答との比較のために使
用される。

【００３２】しかしながら、ここに述べられたＳＴＵＭ
ＰＳの構造を変更することによって、配線テストは疑似
ランダム・パターンを用いて行なわれることができる。
主出力ＳＲＬにシーケンス生成器からの刺激値がロード
され、且つＴＣＭ間の配線を駆動するよう動作する。マ
シン・クロックがサイクル動作されて、主入力ＳＲＬ
に、主入力ＭＩＳＲ内に続いてシフトされる検査の応答
がロードされる。こうした適度の数のテストの後に、主
入力ＭＩＳＲシグネチャはアンロードされて予期される
シグネチャとの比較がなされる。

【００３３】上記のことから理解すべきことは、ＬＳＳ
Ｄ環境において第１のスキャン・ストリングに主入力信
号線を分けることによって、スキャン・ストリングのシ
フトレジスタ・ラッチの入力のゲート回路構成を排除す
るためのメカニズムが実現される。さらにこの回路構成
を排除することによって、マシン・サイクル時間に望ま
しくない遅延をもたらすクリチカル経路での遅延が減少
されることがわかる。さらに、本発明はまた、主入力信
号系にこれ専用のシグネチャ・レジスタが設けられ、そ
してチャネル信号系にこれ専用のシグネチャ・レジスタ
が設けられることがわかる。このように、回路の合格−
不合格の比較テストは、不必要な比較が除去され、且つ
少ない信号線を利用しなければならないという点におい
て、より単純なものとなる。更に、ゲート回路構成が排
除されると、別個の主入力ＭＩＳＲを設けることを含む
他の目的のために使用されるチップの面積が増大する利
点を生じる。上記の説明が組み合わせ回路のブロックに
言及しているが、本発明はブロック内のシーケンシャル
回路（順序回路）の存在を否定することを意図するもの
ではない。

【００３４】

【発明の効果】本発明の集積回路デバイスは上記のよう
に構成されているので、回路遅延時間の短縮が可能であ
る。

【図面の簡単な説明】

【図１】シフトレジスタ・ラッチ・スキャン・ストリン
グの先行技術の回路配置を示すブロック図である。

【図２】主入力ピンをその対応するバウンダリィ・スキ
ャンＳＲＬから切り離すための考えられ得る１つの回路
を示す概略回路図である。

【図３】本発明の回路配置、より詳細には主入力信号線
が他と分離されたＳＲＬスキャン・ストリングの組を構
成することを示す機能上のブロック図である。

【図４】本発明の信号線の分離の結果、主入力に関連づ
けられるシフトレジスタ・ラッチへの信号線入力を示す
ブロック図である。

【符号の説明】

１０ＳＲＳＧ２０ＭＩＳＲ３０シフトレジスタ・ラッチ３２ＯＲ−インバータ回路（ゲート）３３インバータ３４ＡＮＤゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者ウィリアムハワードマクアニーアメリカ合衆国12540、ニューヨーク州ラグランジュヴィル、ボックス 276、アールアールナンバー１

Claims

【特許請求の範囲】

【請求項１】順序ディジタル論理回路の組み込み自己検
査装置であって、複数の出力信号線に疑似ランダム・ビット・シーケンス
を発生する手段と、上記出力信号線のうちの一つの出力信号線に接続される
少なくとも一つの第１スキャン・ストリングを形成する
第１組の複数個のシフトレジスタ・ラッチと、上記出力信号線のうちの他の出力信号線に接続される少
なくとも一つの第２スキャン・ストリングを形成する、
上記第１組のシフトレジスタ・ラッチと異なる第２組の
複数個のシフトレジスタ・ラッチと、上記第１スキャン・ストリングに接続され、該第１スキ
ャン・ストリングの上記第１組のシフトレジスタ・ラッ
チを通って得られた出力ビット・シーケンスを受け取
り、該出力ビット・シーケンスが正しいか否かを調べる
第１レジスタと、上記第２スキャン・ストリングに接続され、該第２スキ
ャン・ストリングの上記第２組のシフトレジスタ・ラッ
チを通って得られた出力ビット・シーケンスを受け取
り、該出力ビット・シーケンスが正しいか否かを調べる
第２レジスタとを有する上記順序ディジタル論理回路の
組み込み自己検査装置。
【請求項２】上記第１組のシフトレジスタ・ラッチは、
上記順序ディジタル論理回路へのデータ入力を受け取る
記憶素子を有することを特徴とする請求項１記載の順序
ディジタル論理回路の組み込み自己検査装置。
【請求項３】上記第１組の複数個のシフトレジスタ・ラ
ッチは、上記第１スキャン・ストリングを複数形成する
ように配列されていることを特徴とする請求項１記載の
順序ディジタル論理回路の組み込み自己検査装置。
【請求項４】上記第２組の複数個のシフトレジスタ・ラ
ッチは、上記第２スキャン・ストリングを複数形成する
ように配列されていることを特徴とする請求項１記載の
順序ディジタル論理回路の組み込み自己検査装置。
【請求項５】ディジタル論理回路を電圧感応型回路設計
手法により検査する組み込み型自己検査装置を有する半
導体装置であって、上記半導体装置のデータ入力端子に関連づけられる第１
の複数個のシフトレジスタ・ラッチが検査のために直列
に接続された第１スキャン・ストリングと、上記データ入力端子に関連づけられない第２の複数個の
シフトレジスタ・ラッチが検査のために直列に接続され
た第２スキャン・ストリングと、上記第１スキャン・ストリングのための疑似ランダム・
ビット・シーケンスを発生して上記第１スキャン・スト
リングに供給し、そして上記第２スキャン・ストリング
のための疑似ランダム・ビット・シーケンスを発生して
上記第２スキャン・ストリングに供給するテスト・パタ
ーン発生手段と、上記第１スキャン・ストリングを通って得られた検査出
力ビット・シーケンスを受け取り、該検査出力ビット・
シーケンスを予定のビット・シーケンスと比較して上記
検査出力ビット・シーケンスが正しいか否かを調べる第
１検査手段と、上記第２スキャン・ストリングを通って得られた検査出
力ビット・シーケンスを受け取り、該検査出力ビット・
シーケンスを予定のビット・シーケンスと比較して上記
検査出力ビット・シーケンスが正しいか否かを調べる第
２検査手段とを有する上記半導体装置。
【請求項６】上記第１スキャン・ストリングが複数組形
成され、該複数組の第１スキャン・ストリングが上記テ
スト・パターン発生手段及び上記第１検査手段の間に並
列に接続されており、そして、上記第２スキャン・スト
リングが複数組形成され、該複数組の第２スキャン・ス
トリングが上記テスト・パターン発生手段及び上記第２
検査手段の間に並列に接続されていることを特徴とする
請求項５記載の半導体装置。