JPH0669346A - 集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 回路設計工数を削減し、より少ない入出力ピ
ンを用いて、比較的短時間に、集積回路内部の複数のネ
ットの論理状態を該集積回路の外部から読み出す。 【構成】 集積回路１０の内部には、複数のブロック１
２a 〜１２c 毎に所望の論理回路が作り込まれている。
検査対象となるネットは、前記ブロック１２a のものが
２個であり、前記ブロック１２b のものが２個であり、
前記ブロック１２c のものが４個であり、合計８個とな
っている。これら合計８個のネットはＤ／Ａコンバータ
１４のデジタル入力にそれぞれ接続されている。該Ｄ／
Ａコンバータ１４のアナログ出力は、アナログ出力ＡＯ
ＵＴとして当該集積回路１０の外部へと出力されてい
る。単一の入出力ピンのアナログ出力ＡＯＵＴの電圧か
ら、それぞれのネットの論理状態を外部から読み出すこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の論理ゲートによ
り所望の論理回路を作り込んだ集積回路に係り、特に、
集積回路の回路設計工数を削減し、又、より少ない入出
力ピンを用いて、比較的短時間に、集積回路内部の複数
のネットの論理状態を該集積回路の外部から読み出すこ
とができる集積回路に関する。

【０００２】

【従来の技術】複数の論理ゲートにより所望の論理回路
を作り込んだ集積回路において、該作り込んだ論理回路
の動作の検証、あるいは当該集積回路の製造時の不良品
検査のために、種々の検査方法が提案されている。

【０００３】例えば、検査対象となる集積回路の入力端
子に所定のテストパターンを順次入力していき、このと
きの当該集積回路の出力端子の出力状態を観測するとい
うことが行われている。このような集積回路の検査にお
いて、作り込まれている所望の論理回路の動作を確実に
検査するためには、当該集積回路内部の個々の論理ゲー
トの出力（以降、ネットと称する）の論理状態を、当該
集積回路の外部から読み出す必要がある。例えば、図３
においては、集積回路内部の複数のネットの論理状態
を、合計８本の信号線のテスト出力ＴＯＵＴとして当該
集積回路の外部に出力するようにしている。

【０００４】一方、集積回路内部のネットの論理状態を
読み出すために、当該集積回路内のフリップフロップを
順次接続してシフトレジスタとして動作させ、当該集積
回路の外部端子として設けられたシフト入力端子及びシ
フト出力端子を用いて、これら順次接続となったフリッ
プフロップを外部からアクセスするという、ＬＳＳＤ
（level sensitive scan design ）方式と呼ばれる検査
方法がある。

【０００５】このようなＬＳＳＤ方式の検査に関する技
術として、例えば特開昭５６−９０２７０では、前述の
ように順次接続となる複数のフリップフロップに対し
て、複数の信号端子から直接セットできるようにすると
共に、順次接続となるフリップフロップの内容を複数の
信号端子へ直接送出できるようにする切換制御手段を設
けるという技術が開示されている。前記ＬＳＳＤ方式の
集積回路の検査方法においては、順次接続となるフリッ
プフロップの個数が増大すると、読み出したいフリップ
フロップのビットデータを読み出すまでの時間が長くな
ってしまう場合がある。この特開昭５６−９０２７０で
開示されている技術によれば、所望のフリップフロップ
のビットデータをより高速に読み出すことができる。

【０００６】又、特公昭５８−２２８３９では、前記Ｌ
ＳＳＤ方式の検査方法に用いるシフト・レジスタ・ラッ
チ回路に関する技術が開示されている。例えば合計６個
のＮＡＮＤゲートによる“Ｄ”タイプのエッジトリガ型
のシフト・レジスタ・ラッチ回路は、余分な入出力端子
を用いることなく自動的にテストパターンを発生させて
試験するには、困難な幾つかのフィードバックパスを含
むという問題があり、前記ＬＳＳＤ方式の試験には適合
しない。この特公昭５８−２２８３９で開示されている
技術によれば、前記ＬＳＳＤ方式の検査により適合した
シフト・レジスタ・ラッチ回路を提供することができ
る。

【０００７】又、特公平３−１１１２５では、合計４個
のトランスファゲートを用いて「ＤＦＦモード」と「マ
スタスレーブＦＦモード」との切換えを行う、前記ＬＳ
ＳＤ方式の検査方法に用いることができるＣＭＯＳ型フ
リップフロップに関する技術が開示されている。

【０００８】

【発明が達成しようとする課題】しかしながら、前記図
３を用いて前述した集積回路の従来の検査方法では、テ
スト出力ＴＯＵＴとして集積回路の入出力ピンを必要と
してしまっていた。例えば、前記図３においては、テス
ト出力ＴＯＵＴ用として、合計８本の出力ピンを必要と
してしまっていた。作り込んだ論理回路の動作の検証の
能率の向上という観点、あるいは、集積回路の製造時の
不良品検査の能率向上という観点では、その集積回路内
部のより多くのネットの論理状態を観測できることが好
ましい。しかしながら、集積回路に設けられている入出
力ピンの数は限られており、集積回路の検査用として多
くの入出力ピンを用いることはできるものではない。

【０００９】一方、集積回路の従来の検査方法として、
前述した前記ＬＳＳＤ方式の検査方法、例えば前記特公
昭５８−２２８３９や前記特公平３−１１１２５などで
は、集積回路検査時の論理状態の観測対象となる当該集
積回路内部のネットの数が増大し、当該集積回路内の順
次接続されシフトレジスタとして動作されるフリップフ
ロップの数が増大すると、当該集積回路内部の所望のネ
ットの論理状態、即ち、所望のフリップフロップのビッ
トデータを読み出すまでに、非常に多くのシフト動作を
させる必要があり、検査能率が低下してしまうという問
題がある。又、集積回路内部に分散して配置された多く
のフリップフロップをシフトレジスタとして順次接続す
るためには、当該集積回路内部での配線量の増大などの
問題が生じ、集積回路の設計量を増加させてしまう。
又、順次接続されたフリップフロップをシフトレジスタ
として動作させるためには、このためのテストパターン
を予め生成する必要がある。従って、前述のように多く
のフリップフロップを順次接続とした場合には、このた
めのテストパターン生成のための設計作業も増大してし
まう。

【００１０】なお、前記特開昭５６−９０２７０では、
前述のように多くのフリップフロップを順次接続とした
場合にも、より高速に試験を行うことができるスキャン
イン・スキャンアウト方式に関する技術が開示されてい
る。しかしながら、この特開昭５６−９０２７０で開示
されている技術では、前記図３の集積回路の従来の検査
方法と同様、テスト出力として、検査対象となる集積回
路の多くの入出力ピンを必要としてしまうという問題が
ある。

【００１１】本発明は、前記従来の問題点を解決するべ
くなされたもので、集積回路の回路設計工数を削減し、
又、より少ない入出力ピンを用いて、比較的短時間に、
集積回路内部の複数のネットの論理状態を該集積回路の
外部から読み出すことができる集積回路を提供すること
を目的とする。

【００１２】

【課題を達成するための手段】本発明は、複数の論理ゲ
ートにより所望の論理回路を作り込んだ集積回路におい
て、そのデジタル入力が、ビット毎に前記論理回路の要
所のネットに接続され、そのアナログ出力が、当該集積
回路の外部へと出力されているＤ／Ａコンバータを備え
たことにより、前記課題を達成したものである。

【００１３】

【作用】作り込んだ論理回路の動作の検証のためや、集
積回路の製造時の不良品検査のためなどに行われる集積
回路の検査にあたっては、より短時間に、集積回路内部
のより多くのネットの論理状態を、該集積回路の外部か
ら読み出せることが好ましい。しかしながら、前述した
ように、集積回路の回路設計工数及び検査時間を短縮し
ようとすると、テスト出力用により多くの入出力ピンを
必要としてしまう。あるいは、テスト出力用として用い
られる集積回路の入出力ピンの数を減らそうとすると、
集積回路の回路設計工数及び検査時間が延長されてしま
う。

【００１４】このような入出力ピンの数の問題と、集積
回路の回路設計工数及び検査時間延長の問題とを解決す
るために、本発明では従来とは全く異なる観点により成
されている。本発明では、単一の入出力ピンを用いて、
検査対象となる集積回路内部の複数のネットの論理状態
を同時に出力するという観点において成されたものであ
る。

【００１５】従って、本発明では、検査対象となる集積
回路内部の複数のネットの論理状態を所定n ビット単位
で把握し、該n ビット毎のデジタル信号をＤ／Ａ（digi
talto analog ）コンバータを用いて、例えば“０”の
値から“（２ⁿ −１）”の値までの合計２ⁿ 個の値に対
応するアナログ信号に変換するようにしている。即ち、
本発明では、特にＤ／Ａコンバータを備えるようにし、
又、このＤ／Ａコンバータのデジタル入力は、ビット毎
に検査対象となる集積回路内部の論理回路の要所のネッ
トに接続するようにし、このＤ／Ａコンバータのアナロ
グ出力は、当該集積回路の外部へと出力するようにして
いる。

【００１６】従って、本発明によれば、単一の入出力ピ
ンを用いて、単一時刻において、検査対象となる集積回
路内部の論理回路の複数のネットの論理状態を同時に読
み出すことができる。従って、本発明によれば、限定さ
れた数の入出力ピンを用いて、より短時間に集積回路内
部の複数のネットの論理状態を観測することができる。

【００１７】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００１８】図１は、本発明の第１実施例の集積回路の
ブロック図である。

【００１９】この図１に示される集積回路１０は、複数
の論理ゲートにより所望の論理回路がブロック毎に作り
込まれている。例えば、これらブロックは、この図１に
示されるように、ブロック１２a 〜１２c などである。
前記ブロック１２a では、集積回路の検査時に、その論
理状態が当該集積回路１０の外部から読み出されるネッ
トが合計２箇所となっている。又、前記ブロック１２b
では、同様に当該集積回路１０の外部から読み出される
ネットの数が合計２箇所となっている。前記ブロック１
２c では、集積回路検査時に、当該集積回路の外部から
読み出されるネットの数が合計４箇所となっている。従
って、これら合計３個のブロック１２a〜１２c につい
ては、集積回路検査時に当該集積回路１０の外部へと読
み出されるネットの数が、合計８箇所となっている。

【００２０】これら合計８箇所の各ネットは、８ビット
のＤ／Ａコンバータ１４のデジタル入力にビット毎に接
続されている。又、当該Ｄ／Ａコンバータ１４のアナロ
グ出力ＡＯＵＴは、前記集積回路１０の外部へと出力さ
れている。当該８ビットＤ／Ａコンバータ１４のアナロ
グ出力ＡＯＵＴは、入力される８ビットによるデジタル
値“０”〜“（２⁸ −１）”の合計２⁸ 個の値に対応す
る、アナログ信号を出力する。従って、前記集積回路１
０の外部から前記アナログ出力ＡＯＵＴの電圧を測定す
ることにより、前記Ｄ／Ａコンバータ１４に入力されて
いる８ビットのデジタル値を求め、前記ブロック１２a
〜１２c それぞれの中の観測対象となる合計８個のネッ
トの論理状態を把握することができる。

【００２１】図２は、本発明の第２実施例の集積回路の
ブロック図である。

【００２２】この図２に示される集積回路１０は、図示
されない複数のブロック１２a 〜１２c 及びその他のブ
ロック毎に所望の論理回路が、前記第１実施例と同様
に、複数の論理ゲートを用いて作り込まれている。又、
これら複数のブロックのうち、前記ブロック１２a 〜１
２c 等あるものについては、この図２に示されるデータ
バス２０に接続され、該データバス２０を用いて、合計
３２ビットのワードデータの受け渡しを互いに行ってい
る。

【００２３】当該第２実施例の前記集積回路１０では、
作り込んだ論理回路の動作の検証のために、前記データ
バス２０の論理状態を当該集積回路１０の外部から読み
出せるようになっている。合計３２ビットの前記データ
バス２０は、合計８ビット毎（１バイト毎）にセレクタ
２２の入力に接続されている。当該セレクタ２２の出力
は、合計８ビット（１バイト）である。又、当該セレク
タ２２は、合計４組の８ビット単位の入力を選択し、い
ずれか１組の８ビットの入力を出力に接続するというも
のである。該セレクタ２２のこのような選択は、前記集
積回路１０の外部からの信号入力ＳＥＬに従って行われ
る。又、該セレクタ２２の合計８ビットの出力は、８ビ
ットＤ／Ａコンバータ１４のデジタル入力へと入力され
る。

【００２４】この図２において、当該集積回路１０の外
部への出力ＯＵＴは、当該集積回路１０内部に作り込ま
れた所定の論理回路に接続されているトライステートバ
ッファ２４の出力と、アナログスイッチ２６の出力とに
接続されている。又、当該集積回路１０の外部から、入
力信号ＴＥＳＴが入力されている。該入力信号ＴＥＳＴ
がＨ状態となると、前記アナログスイッチ２６が有効と
なり、前記Ｄ／Ａコンバータ１４の出力は前記出力信号
ＯＵＴとして当該集積回路１０の外部へと出力される一
方、前記トライステートバッファ２４の出力はハイイン
ピーダンス状態となる。一方、前記入力信号ＴＥＳＴが
Ｌ状態となると、前記アナログスイッチ２６の出力はハ
イインピーダンス状態となり、又、前記トライステート
バッファ２４はその入力と同一の論理状態を出力するよ
うになる。

【００２５】従って、前記第２実施例の集積回路１０に
おいては、通常時においては前記入力信号ＴＥＳＴはＬ
状態とされ、前記トライステートバッファ２４のその入
力が前記出力信号ＯＵＴとして出力される。この際、前
記アナログスイッチ２６の出力はハイインピーダンス状
態となる。

【００２６】一方、この第２実施例の集積回路１０にお
いて、前記データバス２０の論理状態を当該集積回路１
０の外部から読み出すときには、前記入力信号ＴＥＳＴ
はＨ状態とされ、合計３２ビットの前記データバス２０
の論理状態を、合計８ビット毎に４回に分けて、前記入
力信号ＳＥＬを用いて選択しながら、前記セレクタ２
２、前記Ｄ／Ａコンバータ１４及び前記アナログスイッ
チ２６を経由して、前記出力信号ＯＵＴにより当該集積
回路１０の外部から読み出す。

【００２７】従って、本第２実施例によれば、前記入力
信号ＴＥＳＴと前記入力信号ＳＥＬとの合計３本の入出
力ピンのみを用いて、合計３２本の前記データバス２０
の論理状態を当該集積回路１０の外部から読み出すこと
ができる。なお、このとき用いられる出力信号ＯＵＴの
入出力ピンは、当該集積回路１０に作り込まれている所
望の論理回路の出力と共用されているため、該出力信号
ＯＵＴのための新たな入出力ピンの数の増加はない。
又、本第２実施例では、前記ＬＳＳＤ方式の検査方法で
の煩雑な回路設計作業、例えば、前記データバス２０の
各データ線毎にスキャンパス検査用フリップフロップを
設ける回路設計作業や、これらフリップフロップを順次
接続するための回路設計作業が不要であり、回路設計時
間を短縮することができる。又、本第２実施例では、合
計３２本の前記データバス２０の論理状態を４回のみに
分けて読み出すので、その読出時間は比較的短時間であ
る。例えば、前記ＬＳＳＤ方式の如く、１ビット毎にシ
フトさせながら読み出す場合に比べて短時間となってい
る。又、前記４回の読み出しは、必ずしも定められた順
にシーケンシャルに行う必要はなく、合計３２本の前記
データバス２０のうち、必要なデータ線だけアクセスす
ることも可能である。

【００２８】

【発明の効果】以上説明した通り、本発明によれば、集
積回路の回路設計工数を削減すると共に、又、より少な
い入出力ピンを用いて、比較的短時間に、集積回路内部
の複数のネットの論理状態を該集積回路の外部から読み
出すことができるという優れた効果を得ることができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例の集積回路のブロック図

【図２】本発明の第２実施例の集積回路のブロック図

【図３】従来の集積回路のブロック図

【符号の説明】

１０…集積回路 １２a 〜１２c …ブロック １４…Ｄ／Ａコンバータ ２０…データバス ２２…セレクタ ２４…トライステートバッファ ２６…アナログスイッチ ＴＥＳＴ、ＳＥＬ…入力信号 ＡＯＵＴ、ＯＵＴ、ＴＯＵＴ…出力信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数の論理ゲートにより所望の論理回路を
   作り込んだ集積回路において、 そのデジタル入力が、ビット毎に前記論理回路の要所の
   ネットに接続され、そのアナログ出力が、当該集積回路
   の外部へと出力されているＤ／Ａコンバータを備えたこ
   とを特徴とする集積回路。