JPS63134970A - スキャンテスト回路生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第４図） 発明が解決しようとする問題点 問題点を解決するための手段（第１図）作用 実施例（第２図、第３図、第５図） 発明の効果 〔概要〕 半導体集積回路のテスト容易性評価方法によりディジタ
ル回路の確認容易性と制御容易性とを定量的に計算し、
その難度の大きい方から順次スキャン回路を挿入するよ
うにしたもの。

〔産業上の利用分野〕

本発明は最適化スキャンテスト方式に係り、特にＬＳＩ
のような半導体集積回路において、少ないスキャン回路
により有効的にテストを行うようにしたものに関する。

〔従来の技術〕

技術の進歩により半導体集積回路は高密度化されている
が、それにともなって半導体集積回路が正確に製造され
ているか否かをテストするテストも難しくなっている。

特にＬＳＩやＶＬＳ　Ｉ化されたディジタル回路ではこ
の傾向が著しい。

このような集積回路は、データを保持するフリップ・フ
ロップ（以下ＦＦという）と、例えばナンド・ゲートの
如く、データを入力したら一定時間後に出力を生ずる論
理ゲートが、複雑に組合せられて構成されている。従っ
てテストを行うために特定ＯＦＦに「１」、または「０
」の特定のデータをセントしたときに出力されるパター
ンをチェックしたり、論理回路の特定の端子に特定のデ
ータをセットしたとき出力されるパターンをチェックす
ることが必要になる。この場合、ＦＦや各種論理ゲート
が複雑に接続されているため、例えばあるＦＦに「１」
をセットするためにその前段ＯＦＦやゲートをどのよう
に制御すべきか等の処理が必要となる。

ところでこの集積回路のテストには非スキヤンテストと
スキャンテストの２通りがある。

〔発明が解決しようとする問題点〕

＋１）非スキヤンテスト 非スキヤンテストは、第４図（ａ）に示す如く、集積回
路２００Å力端子ＩＮＩ・・−ＩＮｎの特定の端子にあ
るパターンのデータを入力したときに出力端子ＯＵＴ　
１−−−ＯＵＴ　ｎの特定の端子にどのようなパターン
が得られるのかをあらかじめ求めておき、これにもとづ
きテストを行うものである。

これはスキャンテストに比較してスキャン機能用の特別
な回路を組込む必要がないので、論理回路の冗長性がな
いという利点がある。しかし論理が複雑になるにつれて
論理深度も深くなるため、深い部分にある順序回路つま
りＦＦに一定の信号をセットするためには膨大な入力デ
ータを必要とし、そのためのテストデータの作成時間が
膨大なものとなるのみならず、テストを行うための時間
つまりテスト時間も長くなる。

（２）スキャンテスト スキャンテストは、第４図（ｂ）に示す如く、集積回路
２０′に存在するすべてのＦＦをスキャン機能を付加し
たスキャンＦＦとする。ここでスキャン機能とは、例え
ば複数ＯＦＦが順序をもって並んでいたとしても特定の
ＦＦに直接「１」または「０」を記入できるようにした
ものである。

なお第４図（ｂ）で斜線部分がスキャンＦＦを示す。

この場合、スキャンＦＦを疑似人力／出力部として使用
可能であり、そのため第４図（ｂ）に示す如く、論理を
■〜■に分割可能となったり、テストデータは少なくて
済みテスト時間も短くてよいという利点がある。しかし
内部の順序回路のすべてＯＦＦにスキャン機能を一律に
付加するためテストのためのゲート数が増加して冗長と
なり、通常動作のスピードがおそ−くなるという問題点
がある。

本発明の目的は、このような非スキヤンテストおよびス
キャンテストの前記問題点を解決したテスト方式を提供
することである。

ｃ問題点を解決するための手段〕 前記目的を達成するために、本発明では、第１図に示す
如く、集積回路ｌＯにスキャンＦＦＩ〜８と、スキャン
機能の付加されない通常０ＦＦＩ′〜９′を設ける。こ
の場合、集積回路１０を設計するとき、すべてＯＦＦを
スキャン機能の付加されない通常ＯＦＦとして設計し、
それからどこのＦＦがテストを行うために必要なデータ
がセントしにくいか、あるいは読出しにくいかというこ
とを演算し、これらのやりにくいところから順次スキャ
ン機能を付加したスキャンＦＦに変更してゆく。

〔作用〕

例えばスキャンＦＦ４に直接外部よりデータをセットす
れば、通常のＦＦ４’を経由して出力端子０ＵＴ４より
出力が得られる（ＦＦ４”から０ＵＴ４までの段数が少
ない場合）。領域■のスキャンＦＦＩ、２は入力端子Ｉ
ＮＩ、ＴＮ３からセットしたデータを読出すことが容易
にできるものであり、領域■の通常のＦＦＩ、２′は前
記スキャンＦＦＩ、２よりスキャンインしたデータをこ
のＦＦＩ、２より読出すことが可能となる。また領域■
ではＦＦ５′が入力ピンからスキャンＦＦ６までの間に
存在しているものであり、領域■のデータはスキャンＦ
Ｆ５〜８より読出すことができる。そしてスキャンＦＦ
５のデータは通常０ＦＦ３′を経由して、例えばスキャ
ンＦＦ４より読出すこともできる。領域■ではスキャン
ＦＦ８に入力したデータをＦＦ６　′、７′を介して出
力端子０ＵＴｎ＋１より読出すことができ、また領域■
ではスキャンＦＦ６．７に入力したデータの状態に応じ
た出力がＦＦ８　′、９′経由して出力端子０ＵＴｋよ
り読出すことができる。

なお、テストデータは領域■〜■の単位で作られており
、入力データに応じた出力があらかじめ決定されている
。

このように、テスト上難度の大きいものに対してのみス
キャンＦＦとするので、スキャンテストのための付加ゲ
ート数を最小限度にとどめ、効率的なテストが可能とな
る。

〔実施例〕

（１）テスト説明 本発明を詳述するに先立ち、論理回路のテストの説明を
行う。

例えば、第５図（ａ）に示す如く、入力端子Ａ、Ｂと出
力端子Ｘを有するナンド・ゲートが正確に動作するか否
かをテストする場合、次のように考察する。

ナンド・ゲートの論理は、第５図（ｂ）に示す通りであ
るので、もし入力端子Ａが「０」縮退の状態で故障して
いれば、入力端子Ａに「１」を入れてもｒＯＪ入力と同
じ状態となる。従って第５図■に示す如く、入力端子Ａ
に「１」を入力して入力端子Ｂを「０」、「１」にした
とき、出力端子Ｘに「１」、「１」が出力されれば入力
端子Ａが常時「０」にあるという故障状態が検出できる
。

このようなことを各端子に適用してどのような故障が存
在しているかを判別する。

ところでこの場合、入力端子Ａ及びＢに「１」、「０」
を選択入力することが必要になり、また出力端子Ｘから
データを読出すことが必要となるが、その場合、その前
段に接続されている他の回路との接続関係により入力端
子Ａ、Ｂに「１」、「０」を選択的に入力するために、
例えば第４図（ｂ）に示す集積回路２０′の入力端子Ｉ
ＮＩ、ｌＮ２−・−・ＩＮｋにどのような入力データを
入力すべきかということを決定することが必要となり、
また出力端子Ｘからのデータを測定するために出力端子
０ＵＴＩ、０ＵＴ２−・０ＵＴｋのどれより得ることが
できるのかを決定することが必要となる。

このように、特量の回路における入力データの設定制御
の容易性および出力データの観測の容易性は、通常集積
回路２０″の入力端子からデータを設定すべき回路の入
力端における中間の状態、あるいは回路の出力端から集
積回路２０’の出力端子における中間の状態により算出
することができる。

この算出方法のうち制御容易性は、入力端から注目する
配線部にいたる節点の数により判定したり、又は注目す
る配線部に注目する信号が現れるまでに回路がどれだけ
の状態を経るかということを計算して行うものである。

また観測容易性は、′組合わせの観測容易性は注目する
配線部の状態が観測点にいたるまでの節点の数により判
定を行ったり、注目する配線部の状態が観測点にいたる
までに回路がどれだけの状態を経るかということを計算
して行うことができる。

なおこれらの算出方法は現在完成されている公知の手法
（例えば日経エレクトロニクス　１９８３年８月２０日
号、第１５１頁〜第１６２頁参照）である。

本発明は、このような周知の手法を使用して、集積回路
に付加すべきスキャン機能をできるだけ少なくするよう
にしたものである。

以下本発明の一実施例を第２図および第３図にもとづき
説明する。

第２図は本発明の一実施例構成図であり、第３図は本発
明により選択的に挿入されるスキャンラッチの例を示す
。

第２図において、１１は基本データ保持部であり、スキ
ャンランチの挿入される前の、例えばアンドゲートやナ
ントゲート、オアゲート等の組合せ回路やＦＦ等の順序
回路等で構成される論理回路群からなる集積回路の設計
データを保持するもの、１２は故障有無確認容易性演算
部（以下確認容易性演算部という）であって各回路の入
力端あいは出力端の故障の有無を確認できる容易性つま
り確認容易性を解析してそれを定量的に算出するもの、
１３は制御容易性演算部であって各回路の入力端に所定
の信号を入力できる容易性つまり制御容易性を定量的に
算出するもの、１４は確認容易性順位判別部であって故
障有無確認容易性演算部１２により算出された確認容易
性をその悪い順序に順位づけて出力するもの、１５は制
御容易性順位判別部であって制御容易性演算部１３より
算出された制御容易性をその悪い順序に順位づけて出力
するもの、１６は出力部であって前記確認容易性及び制
御容易性の悪い方からの順序をあらかじめ設定された数
（Ｐ及びＱ、Ｐ＝Ｑの場合もある）だけ出力するととも
に判定部１７を具備し、この判定部１７で前記各容易性
を図示省略した表示部に出力し例えば設計者がその容易
性が希望する値以下になったことを観測させるものであ
る。

判定部１７にあらかじめ閾値を設定し、各容易性がそれ
ぞれの予定した値以上のときにランプ等で表示させるこ
ともできる。１８は設計データ作図保持部であって出力
部１６から出力された確認容易性の悪いラッチの部分を
第３図（ｂ）に示す如きランチを挿入したり制御容易性
の悪いラッチの部分に第３図（ａ）に示す如きラッチを
挿入したり、両方の悪い部分には第３図（ｃ）に示す如
きラッチを挿入し、かつこの図面を保持し、出力するも
のである。

このように各ラッチを挿入したものを基本設計データ保
持部１１にフィ了ドパツクし、この挿入結果による各容
易性を判別する。このようなことを各容易性があらかじ
め予定した数値以下になるまで繰返し、予定値以下にな
ったときに得られた図面を基本設計データ保持部１１よ
り得ることができる。

また、第３図により、本発明において使用するスキャン
ラッチの例について説明する。

第３図（ａ）は制御容易性のみが悪いところに使用する
書込み専用スキャンラッチを示し、同（ｂ）は確認容易
性のみが悪いところに使用する読出し専用スキャンラッ
チを示し、同（ｃ）は制御容易性及び確認容易性が悪い
ところに使用する書込み・読出しスキャンラッチを示す
。

第３図において８０〜Ｓ、はスイッチであって、スイッ
チＳ０は通常動作のときに入力されるデータをオンオフ
制御するもの、スイッチＳ１はスキャンデータを外から
セットするときに入力されるデータをオンオフ制御する
もの、スイッチＳ４はスキャン動作における読出しのと
きに読出し端子へのデータをオンオフ制御するものであ
る。

スイッチＳｏ　、Ｓｓ　、Ｓｓは制御信号ＳＭおよびＳ
Ｍにより制御され、またスイッチＳｔ　−Ｓｔ、Ｓａは
制御信号ＳＣＫおよびＳＣＫにより制御される。制御信
号ＳＭ、ＳＭはインバータｌＮｌ０１ＩＮＩ　ｌにより
得られ、制御信号ＳＣＫ、ＳＣＫはインバータｌＮｌ２
、ＩＮＩ　３により得られる。

またＩＮＯ〜ＩＮ３はインバータである。

次に第３図（、ａ）〜（Ｃ）について通常のデータを出
力する動作とスキャン動作について説明する。

第３図（ａ）の書込み専用スキャンラッチは、通常動作
の場合、スイッチＳ０をオンとし、ＳＩをオフ、Ｓ２を
オンとす゛る。したがって、システムから入力される入
力信号ＤｉｎはインバータＩＮ２で反転され、さらにイ
ンバータＩＮＯで反転される結果、入力信号Ｄｉｎが出
力信号Ｄｏｕｔとして出力される。なお、このときスイ
ッチＳｔがオンのため、入力信号ＤｉｎはインバータＩ
Ｎ２、ｌＮ３により反転され、しかもｌＮ２−ｌＮ３　
３ｚ　　　ｌＮ２のルートで巡回するためラッチされた
ものとなる。

テスト時のスキャンデータＳｉｎ書込みの場合、スイッ
チＳ０をオフとし、ＳＩがオンのときＳ２はオ→、Ｓｌ
がオフのときＳ２はオンとなる。従ってスキャンデータ
Ｓｉｎを書込むとき、スイッチＳ、がオンのときＳ２は
オフあためスキャンデータＳｉｎはインバータＩＮ２、
ＩＮＯを経由して出力される。そしてスイッチＳ、をオ
フのときＳ２をオンにするので、スキャンデータＳｉｎ
はｌＮ２−ｌＮ３−３Ｚ　−ｌＮ２のルートで巡回する
ためラッチされたものとなる。

第３図（ｂ）の読出し専用スキャンラッチは、通常動作
の場合、スイッチＳ０をオンとし、ＳＳをオン、Ｓ４を
オフとする。これにより入力信号ＤｉｎはインバータＩ
Ｎ２、ＩＮＯにより反転され、入力信号Ｄｉｎが出力信
号Ｄｏｕｔとして出力される。なお、前記第３図（ａ）
と同様に入力信号ＤｉｎはｌＮ２−ｌＮ３−３．−ｌＮ
２のルートで巡回されるためラッチされたものとなる。

テスト時のスキャン読出しのとき、スイッチＳ。

をオフにしＳＳ、Ｓ４をオンにすれば前記回路でラッチ
されたデータがインバータＩＮＩを経由して読出される
。

第３図（Ｃ）の書込み・読出しスキャンランチは、通常
動作の場合、スイッチＳ０をオン、Ｓｌ、Ｓ４をオフ、
ＳＳ　、Ｓ、をオンとする。これにより人力信号Ｄｉｎ
はインバータＩＮ２、ＩＮＯにより、入力信号Ｄｉｎが
出力信号］）ｏｕｔとして出力される。このときスイッ
チＳ３、Ｓｂがオンのため前記の場合と同様に入力信号
ｐｉｎはｌＮ２−ｌＮ３−３＆　−ｓｓ　−ｌＮ２のル
ートで巡回されるため、ラッチされたものとなる。

テスト時のスキャンデータＳｉｎを書込むとき、スイッ
チＳ。オフ、ＳＩをオン、Ｓ４をオフとし、Ｓ、　、Ｓ
、をオンにする。これによりスイッチＳ、を経由して入
力されたスキャンデータＳｉｎは、ｌＮ２−ｌＮ３−３
．−ｓｓ　−ｌＮ２のルートで巡回保持される。またこ
のよにして書込まれたスキャンデータＳｉｎを読出すと
き、スイッチＳ０、Ｓｔをオフ、Ｓ４、ＳＳ、Ｓｈをオ
ンとする。

これにより前記の如く巡回保持されているスキャンデー
タＳｉｎは保持状態を保ちながらインバータＩＮＩより
出力信号５ｏｕｔとして出力される。

このときスキャンデータＳｉｎはインバータＩＮ２、Ｉ
ＮＩにより反転されるので、Ｓｉｎの状態で出力される
ことになる。

なおこれらＳＩ−３６をオン・オフ制御する制御信号Ｓ
Ｍ、ＳＭ、ＳＣＫ、ＳＣＫは、インバータｌＮｌ０〜ｌ
Ｎ１３により得られるが、これらの制御信号回路は個別
に設ける必要はなく、共通に使用できる。

このようにして制御容易性の悪いラッチは第３図（ａ）
の如く書込み専用スキャンラッチに構成することができ
、確認容易性の悪いところは第３図（ｂ）の如く読出し
専用スキャンラッチに構成することができ、制御容易性
も確認容易性も悪いところは第３図（ｃ）の如（書込み
・読出しスキャンラッチに構成することができる。

〔発明の効果〕

本発明では必要な部分のみスキャンラッチを挿入するこ
とができるので、ゲート数の冗長を最小限度にするとと
もにディレィの増加も最小限度に抑制できる。また小ブ
ロツク内についてもテスタピッティが確保されているの
で、ＬＳＩの外部入力端子、外部出力端子とスキャンラ
ンチの組合せでテスト可能である。しかもテストデータ
の作成時間やテスト時間は第４図（ａ）に示す非スキヤ
ン回路に比較し短縮することができ、効率的なテストが
可能となる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例、 第３図は本発明で使用するスキャンラッチの例、第４図
は従来例説明図、 第５図はテストの説明図である。 １．２．３．４．５．６．７．８−スキャンＦＦ１′、
２′、３′、４′、５′、６′、７′、８′、９′−・
−通常のＦＦ １１−基本設計データ保持部 １２−故障有無確認容易性演算部 １３・−・制御容易性演算部 １４−確認容易性順位判別部 １５−制御容易性順位判別部 １６−出力部 １７−判定部

Claims (3)

【特許請求の範囲】
1. （１）組合せ回路および順序回路等により構成される論
   理回路群をテストするテスト方式において、回路の入力
   端と出力端の故障の有無を確認できる容易性を算出する
   故障有無確認容易性演算手段（１２）と、 確認するために必要な信号を各回路の入力端に入力でき
   る制御容易性を算出する制御容易性演算手段（１３）と
   、 確認容易性の悪い配線のものよりその順位を付加する確
   認容易性順位判別手段（１４）と、制御容易性の悪い配
   線のものよりその順位を付加する制御容易性順位判別手
   段（１５）を具備し、論理回路群に対して確認容易性の
   悪いもの、制御容易性の悪いものを指示するようにした
   ことを特徴とする最適化スキャンテスト方式。
2. （２）制御容易性の悪い配線から順に書込み専用あるい
   は書込み・読出しスキャン回路を挿入するようにしたこ
   とを特徴とする特許請求の範囲第（１）項記載の最適化
   スキャンテスト方式。
3. （３）確認容易性の悪い配線から順に読出し専用あるい
   は書込み・読出しスキャン回路を挿入するようにしたこ
   とを特徴とする特許請求の範囲第（１）項記載の最適化
   スキャンテスト方式。