JP2001042010A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2001042010A JP2001042010A JP11219959A JP21995999A JP2001042010A JP 2001042010 A JP2001042010 A JP 2001042010A JP 11219959 A JP11219959 A JP 11219959A JP 21995999 A JP21995999 A JP 21995999A JP 2001042010 A JP2001042010 A JP 2001042010A
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Abstract
(57)【要約】
【課題】 半導体集積回路において、半導体集積回路に
あっては、限られたＩ／Ｏ端子を有効に活用してスキャ
ンテスト機能を実現すること。 【解決手段】 データ入力部ＰＩ0〜ＰＩiとスキャンデ
ータ入力部ＳＩ0〜ＳＩiとを共用入力部ＳＰＩ0〜ＳＰ
Ｉiとして共用し、スキャンテストにおいて、スキャン
テスト信号を、スキャンデータ入力端子ＴＩ0〜ＴＩiか
ら共用入力部ＳＰＩ 0〜ＳＰＩiに入力する。更に、デー
タ入力部ＰＩi+1〜ＰＩnと論理回路部２との間に、それ
ぞれスキャン入力用セル１１i+1〜１１nを介挿する。こ
のスキャン入力用セル１１は、スキャンテストモードに
おいてシリアルスキャンレジスタ１４の一部を構成する
ＳＦＦ１２を内蔵している。
あっては、限られたＩ／Ｏ端子を有効に活用してスキャ
ンテスト機能を実現すること。 【解決手段】 データ入力部ＰＩ0〜ＰＩiとスキャンデ
ータ入力部ＳＩ0〜ＳＩiとを共用入力部ＳＰＩ0〜ＳＰ
Ｉiとして共用し、スキャンテストにおいて、スキャン
テスト信号を、スキャンデータ入力端子ＴＩ0〜ＴＩiか
ら共用入力部ＳＰＩ 0〜ＳＰＩiに入力する。更に、デー
タ入力部ＰＩi+1〜ＰＩnと論理回路部２との間に、それ
ぞれスキャン入力用セル１１i+1〜１１nを介挿する。こ
のスキャン入力用セル１１は、スキャンテストモードに
おいてシリアルスキャンレジスタ１４の一部を構成する
ＳＦＦ１２を内蔵している。
Description
【０００１】
【発明の属する技術分野】本発明は、スキャンテスト機
能を備えた半導体集積回路に関する。
能を備えた半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路の大規模化、複雑化に伴
って、半導体集積回路のテストが非常に困難になってき
ており、従来のような回路外部からの機能テストのみで
はテストベクトルの量が膨大なものとなり、テストベク
トルの発生時間の増加のみならず、量産時のＬＳＩテス
タ使用時間の著しい増加を招いている。尚、ここで言う
テストには、半導体集積回路の信頼性試験（初期不良を
取り除くバーンイン試験等）も含まれている。
って、半導体集積回路のテストが非常に困難になってき
ており、従来のような回路外部からの機能テストのみで
はテストベクトルの量が膨大なものとなり、テストベク
トルの発生時間の増加のみならず、量産時のＬＳＩテス
タ使用時間の著しい増加を招いている。尚、ここで言う
テストには、半導体集積回路の信頼性試験（初期不良を
取り除くバーンイン試験等）も含まれている。
【０００３】信頼性試験では、半導体集積回路の内部回
路を動作させる必要があり、ここでもテストパターンを
与えるために、ＬＳＩテスタを使用しなくてはならな
い。これらの問題は、製品コストに多大な影響を及ぼし
ており、より深刻な問題となりつつある。
路を動作させる必要があり、ここでもテストパターンを
与えるために、ＬＳＩテスタを使用しなくてはならな
い。これらの問題は、製品コストに多大な影響を及ぼし
ており、より深刻な問題となりつつある。
【０００４】これらの問題への有効な対策として、テス
ト容易化設計が盛んに用いられており、中でも短時間で
テストを済ませることができることから、スキャンテス
トと呼ばれる手法が用いられることが多い。
ト容易化設計が盛んに用いられており、中でも短時間で
テストを済ませることができることから、スキャンテス
トと呼ばれる手法が用いられることが多い。
【０００５】スキャンテストは、半導体集積回路内部の
フリップフロップにスキャン機能の付加を行ない、シリ
アルな接続経路を設け、スキャンモード時にはデータが
順次転送されるようにする（これをスキャン動作可能と
いう）ことにより、これらのフリップフロップを外部か
ら制御及び観測できるようにするテスト手法である。
フリップフロップにスキャン機能の付加を行ない、シリ
アルな接続経路を設け、スキャンモード時にはデータが
順次転送されるようにする（これをスキャン動作可能と
いう）ことにより、これらのフリップフロップを外部か
ら制御及び観測できるようにするテスト手法である。
【０００６】このスキャンテストにより、半導体集積回
路内のフリップフロップを疑似的な外部端子と見做すこ
とができ、その半導体集積回路はあたかも小規模なＬＳ
Ｉの集合であるように見做すことができる。一般に、テ
ストデータ生成の困難度（必要なＣＰＵコスト）は回路
規模の２乗〜３乗に比例するため、スキャンテストによ
り小規模に切り分けられたＬＳＩに対するテストデータ
の生成は飛躍的に容易となり、結果として半導体集積回
路全体のテストも容易になる。また、このスキャン化の
作業は、ルーチン化がしやすく、ＣＡＴ（Computer Aid
ed Testing）ツールを活用することにより容易に行なえ
ることもその特長である。
路内のフリップフロップを疑似的な外部端子と見做すこ
とができ、その半導体集積回路はあたかも小規模なＬＳ
Ｉの集合であるように見做すことができる。一般に、テ
ストデータ生成の困難度（必要なＣＰＵコスト）は回路
規模の２乗〜３乗に比例するため、スキャンテストによ
り小規模に切り分けられたＬＳＩに対するテストデータ
の生成は飛躍的に容易となり、結果として半導体集積回
路全体のテストも容易になる。また、このスキャン化の
作業は、ルーチン化がしやすく、ＣＡＴ（Computer Aid
ed Testing）ツールを活用することにより容易に行なえ
ることもその特長である。
【０００７】例えば、特開平１１−１０８９９８号公報
に記載されているスキャンテスト手法を図５に基づいて
説明する。
に記載されているスキャンテスト手法を図５に基づいて
説明する。
【０００８】図５は本従来技術における半導体集積回路
を簡略化したブロック回路図である。図５において、チ
ップ１０１上には、ＲＡＭ１０２、ＣＰＵ１０３、被テ
スト回路としてのユーザロジック１０４およびこれ等を
相互に接続する内部バス１０５が設けられている。外部
バスインタフェースユニット１０６は、内部バス１０５
を入出力端子１０７に接続され、ＣＰＵ１０３から外部
ＲＡＭ（図示せず）へのアクセス用、あるいは外部から
内部バスを使用してユーザロジック又はＲＡＭ１０２へ
のアクセス用に用いられる。。
を簡略化したブロック回路図である。図５において、チ
ップ１０１上には、ＲＡＭ１０２、ＣＰＵ１０３、被テ
スト回路としてのユーザロジック１０４およびこれ等を
相互に接続する内部バス１０５が設けられている。外部
バスインタフェースユニット１０６は、内部バス１０５
を入出力端子１０７に接続され、ＣＰＵ１０３から外部
ＲＡＭ（図示せず）へのアクセス用、あるいは外部から
内部バスを使用してユーザロジック又はＲＡＭ１０２へ
のアクセス用に用いられる。。
【０００９】ユーザロジック１０４は、通常のデータの
授受を行う入出力端子１０８、ユーザロジック１０４に
対してスキャンクロックを供給するスキャンクロック端
子１０９、ユーザロジック１０４のスキャンデータ入力
端子１１０、ユーザロジック１０４のスキャンデータ出
力端子１１１は、ユーザロジック１０４のスキャンイネ
ーブル端子１１２を有している。
授受を行う入出力端子１０８、ユーザロジック１０４に
対してスキャンクロックを供給するスキャンクロック端
子１０９、ユーザロジック１０４のスキャンデータ入力
端子１１０、ユーザロジック１０４のスキャンデータ出
力端子１１１は、ユーザロジック１０４のスキャンイネ
ーブル端子１１２を有している。
【００１０】テスタ装置１１３は入出力端子１０８およ
び各端子１０９〜１１２に接続されている。
び各端子１０９〜１１２に接続されている。
【００１１】このような構成において、ユーザロジック
１０４のテストを容易にするために、ユーザロジック１
０４の内部ＦＦ（スキャンフリップフロップ）は、スキ
ャン手法を用いて読み出し／書き込み可能に構成されて
いる。
１０４のテストを容易にするために、ユーザロジック１
０４の内部ＦＦ（スキャンフリップフロップ）は、スキ
ャン手法を用いて読み出し／書き込み可能に構成されて
いる。
【００１２】そして、スキャンテストモードにおいて、
回路内部のスキャンフリップフロップをすべて数珠つな
ぎにして、スキャンクロック端子１０９より入力したス
キャンクロックで、上記フリップフロップをシフトレジ
スタとして動作させ、テストデータをスキャンデータ入
力端子１１０より入力し、その動作内容をスキャンデー
タ出力端子１１１よりアクセスする。これによって、内
部回路をすべて組み合わせ回路として取扱うことがで
き、自己診断機能を実現する。
回路内部のスキャンフリップフロップをすべて数珠つな
ぎにして、スキャンクロック端子１０９より入力したス
キャンクロックで、上記フリップフロップをシフトレジ
スタとして動作させ、テストデータをスキャンデータ入
力端子１１０より入力し、その動作内容をスキャンデー
タ出力端子１１１よりアクセスする。これによって、内
部回路をすべて組み合わせ回路として取扱うことがで
き、自己診断機能を実現する。
【００１３】
【発明が解決しようとする課題】従来のスキャンテスト
回路を内蔵した半導体集積回路にあっては、上述したと
おりスキャンテストを実行するために、新たにスキャン
データ入力端子１１０、スキャンデータ出力端子１１１
およびスキャンイネーブル端子１１２が必要である（ス
キャンクロックは他のクロック信号と共用できる）。
回路を内蔵した半導体集積回路にあっては、上述したと
おりスキャンテストを実行するために、新たにスキャン
データ入力端子１１０、スキャンデータ出力端子１１１
およびスキャンイネーブル端子１１２が必要である（ス
キャンクロックは他のクロック信号と共用できる）。
【００１４】しかしながら、スキャンテスト回路を適用
する前の半導体集積回路は様々であり、入出力端子が多
い回路にスキャンテスト回路を適用した場合、この半導
体集積回路を内蔵するＬＳＩチップの限られたＩ／Ｏ端
子が足りなくなる危惧がある。
する前の半導体集積回路は様々であり、入出力端子が多
い回路にスキャンテスト回路を適用した場合、この半導
体集積回路を内蔵するＬＳＩチップの限られたＩ／Ｏ端
子が足りなくなる危惧がある。
【００１５】本発明は、スキャンテスト回路を適用した
半導体集積回路において、斯かる問題点を解消すること
をその目的とする。
半導体集積回路において、斯かる問題点を解消すること
をその目的とする。
【００１６】
【課題を解決するための手段】請求項１に記載の半導体
集積回路は、スキャンテスト時にスキャンデータパスに
組み込まれる複数のスキャンフリップフロップを備えた
スキャンテスト対象の論理回路部と、この論理回路部に
データを入力するためのデータ入力部と、このデータ入
力部と前記論理回路部との間に接続されたスキャン入力
用セルと、このスキャン入力用セルに内蔵され、スキャ
ンテスト時に前記スキャンデータパスの一部を構成する
第２スキャンフリップフロップとを備え、スキャンテス
ト信号を、前記データ入力部から前記スキャンデータパ
スに入力するよう構成したことをその要旨とする。
集積回路は、スキャンテスト時にスキャンデータパスに
組み込まれる複数のスキャンフリップフロップを備えた
スキャンテスト対象の論理回路部と、この論理回路部に
データを入力するためのデータ入力部と、このデータ入
力部と前記論理回路部との間に接続されたスキャン入力
用セルと、このスキャン入力用セルに内蔵され、スキャ
ンテスト時に前記スキャンデータパスの一部を構成する
第２スキャンフリップフロップとを備え、スキャンテス
ト信号を、前記データ入力部から前記スキャンデータパ
スに入力するよう構成したことをその要旨とする。
【００１７】請求項２に記載の半導体集積回路は、スキ
ャンテスト時にスキャンデータパスに組み込まれる複数
のスキャンフリップフロップを備えたスキャンテスト対
象の論理回路部と、この論理回路部にデータを入力する
ための複数のデータ入力部と、このデータ入力部の内の
いずれかの入力部と前記論理回路部との間に接続された
スキャン入力用セルと、このスキャン入力用セルに内蔵
され、スキャンテスト時に前記スキャンデータパスの一
部を構成する第２スキャンフリップフロップとを備え、
スキャンテスト信号を、前記データ入力部から前記スキ
ャンデータパスに入力するよう構成したことをその要旨
とする。
ャンテスト時にスキャンデータパスに組み込まれる複数
のスキャンフリップフロップを備えたスキャンテスト対
象の論理回路部と、この論理回路部にデータを入力する
ための複数のデータ入力部と、このデータ入力部の内の
いずれかの入力部と前記論理回路部との間に接続された
スキャン入力用セルと、このスキャン入力用セルに内蔵
され、スキャンテスト時に前記スキャンデータパスの一
部を構成する第２スキャンフリップフロップとを備え、
スキャンテスト信号を、前記データ入力部から前記スキ
ャンデータパスに入力するよう構成したことをその要旨
とする。
【００１８】請求項３に記載の半導体集積回路は、スキ
ャンテスト時にスキャンデータパスに組み込まれる複数
のスキャンフリップフロップを備えたスキャンテスト対
象の論理回路部と、この論理回路部にデータを入力する
ための複数のデータ入力部と、このデータ入力部の内の
いずれかの入力部と前記論理回路部との間に接続された
スキャン入力用セルと、このスキャン入力用セルに内蔵
され、スキャンテスト時に前記スキャンデータパスの一
部を構成する第２スキャンフリップフロップとを備え、
それぞれ独立したスキャンテスト信号を、前記データ入
力部の内、複数の入力部から、前記論理回路部内の異な
るスキャンデータパスに入力するよう構成したことをそ
の要旨とする。
ャンテスト時にスキャンデータパスに組み込まれる複数
のスキャンフリップフロップを備えたスキャンテスト対
象の論理回路部と、この論理回路部にデータを入力する
ための複数のデータ入力部と、このデータ入力部の内の
いずれかの入力部と前記論理回路部との間に接続された
スキャン入力用セルと、このスキャン入力用セルに内蔵
され、スキャンテスト時に前記スキャンデータパスの一
部を構成する第２スキャンフリップフロップとを備え、
それぞれ独立したスキャンテスト信号を、前記データ入
力部の内、複数の入力部から、前記論理回路部内の異な
るスキャンデータパスに入力するよう構成したことをそ
の要旨とする。
【００１９】請求項４に記載の半導体集積回路は、請求
項１乃至３のいずれか１項に記載の発明において、前記
スキャン入力用セルは、前記データ入力部からの信号と
前記第２スキャンフリップフロップからの信号とを選択
的に前記論理回路部に伝達する第１選択回路を有するこ
とをその要旨とする。
項１乃至３のいずれか１項に記載の発明において、前記
スキャン入力用セルは、前記データ入力部からの信号と
前記第２スキャンフリップフロップからの信号とを選択
的に前記論理回路部に伝達する第１選択回路を有するこ
とをその要旨とする。
【００２０】請求項５に記載の半導体集積回路は、請求
項１乃至４のいずれか１項に記載の発明において、前記
論理回路部からデータを出力するための複数のデータ出
力部と、このデータ出力部に接続されたスキャン出力用
セルと、このスキャン出力用セルに内蔵され、スキャン
テスト時に前記スキャンデータパスの一部を構成する第
３スキャンフリップフロップとを備えたことをその要旨
とする。
項１乃至４のいずれか１項に記載の発明において、前記
論理回路部からデータを出力するための複数のデータ出
力部と、このデータ出力部に接続されたスキャン出力用
セルと、このスキャン出力用セルに内蔵され、スキャン
テスト時に前記スキャンデータパスの一部を構成する第
３スキャンフリップフロップとを備えたことをその要旨
とする。
【００２１】請求項６に記載の半導体集積回路は、請求
項１乃至４のいずれか１項に記載の発明において、前記
論理回路部からデータを出力するための複数のデータ出
力部と、このデータ出力部からの信号と前記スキャンデ
ータパスからの信号とを選択的に出力する第２選択回路
とを備えたことをその要旨とする。
項１乃至４のいずれか１項に記載の発明において、前記
論理回路部からデータを出力するための複数のデータ出
力部と、このデータ出力部からの信号と前記スキャンデ
ータパスからの信号とを選択的に出力する第２選択回路
とを備えたことをその要旨とする。
【００２２】請求項７に記載の半導体集積回路は、請求
項５又は６に記載の発明において、前記スキャン出力用
セルと第２選択回路とを前記複数のデータ出力部に対し
併用したことをその要旨とする。
項５又は６に記載の発明において、前記スキャン出力用
セルと第２選択回路とを前記複数のデータ出力部に対し
併用したことをその要旨とする。
【００２３】請求項８に記載の半導体集積回路は、請求
項１乃至７のいずれか１項に記載の半導体集積回路を複
数備え、各半導体集積回路とスキャンテスト信号の入力
用端子とを共通の第１データバスで接続したことをその
要旨とする。
項１乃至７のいずれか１項に記載の半導体集積回路を複
数備え、各半導体集積回路とスキャンテスト信号の入力
用端子とを共通の第１データバスで接続したことをその
要旨とする。
【００２４】請求項９に記載の半導体集積回路は、請求
項５乃至７のいずれか１項に記載の半導体集積回路を複
数備え、各半導体集積回路とスキャンデータパスからの
信号の出力用端子とを共通の第２データバスで接続した
ことをその要旨とする。
項５乃至７のいずれか１項に記載の半導体集積回路を複
数備え、各半導体集積回路とスキャンデータパスからの
信号の出力用端子とを共通の第２データバスで接続した
ことをその要旨とする。
【００２５】
【発明の実施の形態】本発明を具体化した実施形態を図
面に基づいて説明する。
面に基づいて説明する。
【００２６】図１は、本第１実施形態に係るＬＳＩ１の
全体構成を示すブロック回路図である。図１において、
ＬＳＩ１は、スキャンデータ入力端子ＴＩ0〜ＴＩiと、
スキャンデータ出力端子ＴＯ0〜ＴＯiと、クロック端子
ＣＬＫと、スキャンイネーブル端子ＳＥと、通常データ
の入力端子ＩＮと、通常データの出力端子ＯＵＴとを備
えている。そして、これらの各端子は、図示しないがＬ
ＳＩ１のＩ／Ｏ端子から引き出されている。尚、ＬＳＩ
１が本発明における「半導体集積回路」に相当し、スキ
ャンデータ入力端子ＴＩ0〜ＴＩiが本発明における「ス
キャンテスト信号の入力用端子」に相当し、スキャンデ
ータ出力端子ＴＯ0〜ＴＯiが本発明における「スキャン
データパスからの信号の出力用端子」に相当する。
全体構成を示すブロック回路図である。図１において、
ＬＳＩ１は、スキャンデータ入力端子ＴＩ0〜ＴＩiと、
スキャンデータ出力端子ＴＯ0〜ＴＯiと、クロック端子
ＣＬＫと、スキャンイネーブル端子ＳＥと、通常データ
の入力端子ＩＮと、通常データの出力端子ＯＵＴとを備
えている。そして、これらの各端子は、図示しないがＬ
ＳＩ１のＩ／Ｏ端子から引き出されている。尚、ＬＳＩ
１が本発明における「半導体集積回路」に相当し、スキ
ャンデータ入力端子ＴＩ0〜ＴＩiが本発明における「ス
キャンテスト信号の入力用端子」に相当し、スキャンデ
ータ出力端子ＴＯ0〜ＴＯiが本発明における「スキャン
データパスからの信号の出力用端子」に相当する。
【００２７】ＬＳＩ１の内部には、それぞれブロック化
された半導体集積回路ブロック１ａ…（以下、回路ブロ
ックという）が設けられ、各回路ブロック１ａ…とスキ
ャンデータ入力端子ＴＩ0〜ＴＩiおよびスキャンデータ
出力端子ＴＯ0〜ＴＯiとは、データバスＢＵＳin，ＢＵ
Ｓoutにより接続されている。尚、半導体集積回路ブロ
ック１ａが本発明における「半導体集積回路」に相当
し、データバスＢＵＳinが本発明における「第１データ
バス」に相当し、データバスＢＵＳoutが本発明におけ
る「第２データバス」に相当する。
された半導体集積回路ブロック１ａ…（以下、回路ブロ
ックという）が設けられ、各回路ブロック１ａ…とスキ
ャンデータ入力端子ＴＩ0〜ＴＩiおよびスキャンデータ
出力端子ＴＯ0〜ＴＯiとは、データバスＢＵＳin，ＢＵ
Ｓoutにより接続されている。尚、半導体集積回路ブロ
ック１ａが本発明における「半導体集積回路」に相当
し、データバスＢＵＳinが本発明における「第１データ
バス」に相当し、データバスＢＵＳoutが本発明におけ
る「第２データバス」に相当する。
【００２８】図２は、回路ブロック１ａの構成を示すブ
ロック回路図である。
ロック回路図である。
【００２９】図２において、回路ブロック１ａは、スキ
ャンテスト対応の論理回路部２と、この論理回路部２に
データを入力するためのデータ入力部ＰＩ0〜ＰＩnと、
論理回路部２からデータを出力するためのデータ出力部
ＰＯ0〜ＰＯmと、クロック入力部ＣＬＫinと、スキャン
データ出力部ＳＯ0〜ＳＯiとを備えている。尚、データ
入力部ＰＩ0〜ＰＩnには入力端子ＩＮ又は前段の回路ブ
ロック１ａの出力が接続され、データ出力部ＰＯ0〜Ｐ
Ｏmには後述するマルチプレクサやスキャン出力用セル
を介して後段の回路ブロック１ａ又は出力端子ＯＵＴが
接続され、クロック入力部ＣＬＫinにはクロック入力端
子ＣＬＫが接続されている。
ャンテスト対応の論理回路部２と、この論理回路部２に
データを入力するためのデータ入力部ＰＩ0〜ＰＩnと、
論理回路部２からデータを出力するためのデータ出力部
ＰＯ0〜ＰＯmと、クロック入力部ＣＬＫinと、スキャン
データ出力部ＳＯ0〜ＳＯiとを備えている。尚、データ
入力部ＰＩ0〜ＰＩnには入力端子ＩＮ又は前段の回路ブ
ロック１ａの出力が接続され、データ出力部ＰＯ0〜Ｐ
Ｏmには後述するマルチプレクサやスキャン出力用セル
を介して後段の回路ブロック１ａ又は出力端子ＯＵＴが
接続され、クロック入力部ＣＬＫinにはクロック入力端
子ＣＬＫが接続されている。
【００３０】論理回路部２は、各種組合せ論理回路（図
示略）やこれら組合せ論理回路にデータを転送するため
の多数のスキャンフリップフロップ（ＳＦＦ）を備えて
いる。尚、図２では、代表的なＳＦＦ３〜ＳＦＦ１０の
みを示している。
示略）やこれら組合せ論理回路にデータを転送するため
の多数のスキャンフリップフロップ（ＳＦＦ）を備えて
いる。尚、図２では、代表的なＳＦＦ３〜ＳＦＦ１０の
みを示している。
【００３１】更に、回路ブロック１ａにおいて、データ
入力部ＰＩ0〜ＰＩnの内、入力部ＰＩ0〜ＰＩiは、スキ
ャンデータ入力部ＳＩ0〜ＳＩiとしても共用されている
（以下、入力部ＰＩ0〜ＰＩiを共用入力部ＳＰＩ0〜Ｓ
ＰＩiという）。この共用入力部ＳＰＩ0〜ＳＰＩiには
スキャンデータ入力端子ＴＩ0〜ＴＩiが接続されてい
る。
入力部ＰＩ0〜ＰＩnの内、入力部ＰＩ0〜ＰＩiは、スキ
ャンデータ入力部ＳＩ0〜ＳＩiとしても共用されている
（以下、入力部ＰＩ0〜ＰＩiを共用入力部ＳＰＩ0〜Ｓ
ＰＩiという）。この共用入力部ＳＰＩ0〜ＳＰＩiには
スキャンデータ入力端子ＴＩ0〜ＴＩiが接続されてい
る。
【００３２】また、データ入力部ＰＩ0〜ＰＩnの内、入
力部ＰＩi+1〜ＰＩnは、それぞれスキャン入力用セル１
１（スキャン入力用セル１１i+1〜１１n）を介して論理
回路部２に接続されている。
力部ＰＩi+1〜ＰＩnは、それぞれスキャン入力用セル１
１（スキャン入力用セル１１i+1〜１１n）を介して論理
回路部２に接続されている。
【００３３】図３は、スキャン入力用セル１１の内部構
成を示したブロック図である。図３において、スキャン
入力用セル１１は、ＳＦＦ１２とマルチプレクサ（ＭＵ
Ｘ）１３とを内蔵している。ＭＵＸ１３は、通常はデー
タ入力部ＰＩi+1〜ＰＩnからの出力を選択し、スキャン
イネーブル信号ＳＥが入力されると（スキャンテストモ
ードに入ると）、ＳＦＦ１３からの出力を選択して論理
回路部２に入力する。尚、ＳＦＦ１２が本発明における
「第２スキャンフリップフロップ」に相当し、ＭＵＸ１
３が本発明における「第１選択回路」に相当する。
成を示したブロック図である。図３において、スキャン
入力用セル１１は、ＳＦＦ１２とマルチプレクサ（ＭＵ
Ｘ）１３とを内蔵している。ＭＵＸ１３は、通常はデー
タ入力部ＰＩi+1〜ＰＩnからの出力を選択し、スキャン
イネーブル信号ＳＥが入力されると（スキャンテストモ
ードに入ると）、ＳＦＦ１３からの出力を選択して論理
回路部２に入力する。尚、ＳＦＦ１２が本発明における
「第２スキャンフリップフロップ」に相当し、ＭＵＸ１
３が本発明における「第１選択回路」に相当する。
【００３４】スキャン入力用セル１１i+1〜１１nの各Ｓ
ＦＦ１２（ＳＦＦ１２i+1〜１２n）は、スキャンテスト
モードにおいて、論理回路部２内の所定のＳＦＦ３〜１
０と共にチェーン結合されてシリアルシフトレジスタ１
４として機能するようになる。チェーン結合において、
ＳＦＦ１２i+1〜１２n，ＳＦＦ３〜１０はどのような順
番で結合されても良いが、ここでは、ＳＦＦ１２i+1が
チェーン結合の最初とする。
ＦＦ１２（ＳＦＦ１２i+1〜１２n）は、スキャンテスト
モードにおいて、論理回路部２内の所定のＳＦＦ３〜１
０と共にチェーン結合されてシリアルシフトレジスタ１
４として機能するようになる。チェーン結合において、
ＳＦＦ１２i+1〜１２n，ＳＦＦ３〜１０はどのような順
番で結合されても良いが、ここでは、ＳＦＦ１２i+1が
チェーン結合の最初とする。
【００３５】本実施形態にあっては、スキャンテストモ
ードにおいて、データ入力端子ＳＰＩ0の信号が、ＳＦ
Ｆ１２i+1のスキャンデータ入力端子ＳＩに入力され、
データ入力端子ＳＰＩ1〜ＳＰＩiの信号は、論理回路部
２に直接入力されて、論理回路部２内にそれぞれ独立し
て形成されたシリアルシフトレジスタに入力され、スキ
ャンテスト用に供される。
ードにおいて、データ入力端子ＳＰＩ0の信号が、ＳＦ
Ｆ１２i+1のスキャンデータ入力端子ＳＩに入力され、
データ入力端子ＳＰＩ1〜ＳＰＩiの信号は、論理回路部
２に直接入力されて、論理回路部２内にそれぞれ独立し
て形成されたシリアルシフトレジスタに入力され、スキ
ャンテスト用に供される。
【００３６】さて、図１において、論理回路部２からの
データ出力部ＰＯ0〜ＰＯmの内、出力部ＰＯ0〜ＰＯiと
スキャンデータ出力部ＳＯ0〜ＳＯiとは、それぞれＭＵ
Ｘ１５0〜ＭＵＸ１５iを介して、データ出力端子ＴＯ0
〜ＴＯi又は後段の論理回路ブロック１ａに接続されて
いる。すなわち、ＭＵＸ１５0〜ＭＵＸ１５iは、通常動
作においては、データ出力部ＰＯ0〜ＰＯiを選択し、ス
キャンイネーブル信号ＳＥが立ち上がると（スキャンテ
ストモードに入ると）、スキャンデータ出力信号ＳＯ0
〜ＳＯiからの信号を選択する。尚、ＭＵＸ１５が本発
明における「第２選択回路」に相当する。
データ出力部ＰＯ0〜ＰＯmの内、出力部ＰＯ0〜ＰＯiと
スキャンデータ出力部ＳＯ0〜ＳＯiとは、それぞれＭＵ
Ｘ１５0〜ＭＵＸ１５iを介して、データ出力端子ＴＯ0
〜ＴＯi又は後段の論理回路ブロック１ａに接続されて
いる。すなわち、ＭＵＸ１５0〜ＭＵＸ１５iは、通常動
作においては、データ出力部ＰＯ0〜ＰＯiを選択し、ス
キャンイネーブル信号ＳＥが立ち上がると（スキャンテ
ストモードに入ると）、スキャンデータ出力信号ＳＯ0
〜ＳＯiからの信号を選択する。尚、ＭＵＸ１５が本発
明における「第２選択回路」に相当する。
【００３７】一方、論理回路部２からのデータ出力部Ｐ
Ｏi+1〜ＰＯmは、後段の論理回路ブロック１ａに接続さ
れていると共に、それぞれスキャン出力用セル１６（ス
キャン入力用セル１６i+1〜１６n）が接続されている。
Ｏi+1〜ＰＯmは、後段の論理回路ブロック１ａに接続さ
れていると共に、それぞれスキャン出力用セル１６（ス
キャン入力用セル１６i+1〜１６n）が接続されている。
【００３８】図４は、スキャン出力用セル１６の内部構
成を示したブロック図である。図４において、スキャン
出力用セル１６は、ＳＦＦ１７とＭＵＸ１８とを内蔵し
ている。ＭＵＸ１８は、通常はデータ出力部ＰＯi+1〜
ＰＯmを選択し、スキャンイネーブル信号ＳＥが入力さ
れると（スキャンテストモードに入ると）、論理回路部
２からのシリアルシフトレジスタ１４の信号を選択し、
ＳＦＦ１７に入力する。
成を示したブロック図である。図４において、スキャン
出力用セル１６は、ＳＦＦ１７とＭＵＸ１８とを内蔵し
ている。ＭＵＸ１８は、通常はデータ出力部ＰＯi+1〜
ＰＯmを選択し、スキャンイネーブル信号ＳＥが入力さ
れると（スキャンテストモードに入ると）、論理回路部
２からのシリアルシフトレジスタ１４の信号を選択し、
ＳＦＦ１７に入力する。
【００３９】ＳＦＦ１７（ＳＦＦ１７i+1〜１７n）は、
スキャンテストモードにおいて、チェーン結合されてシ
リアルシフトレジスタ１４の一部として機能するように
なる。チェーン結合において、ＳＦＦ１２i+1〜１２n，
ＳＦＦ３〜１０，ＳＦＦ１７ i+1〜１７nはどのような順
番で結合されても良いが、ここでは、ＳＦＦ１７nがチ
ェーン結合の最後とする。本実施形態では、ＳＦＦ１７
nからのスキャン出力信号が、スキャン出力部ＳＩ0に出
力される。尚、シリアルシフトレジスタ１４の出力経路
が本発明における「スキャンデータパス」に相当し、Ｓ
ＦＦ１７が本発明における「第３スキャンフリップフロ
ップ」に相当する。
スキャンテストモードにおいて、チェーン結合されてシ
リアルシフトレジスタ１４の一部として機能するように
なる。チェーン結合において、ＳＦＦ１２i+1〜１２n，
ＳＦＦ３〜１０，ＳＦＦ１７ i+1〜１７nはどのような順
番で結合されても良いが、ここでは、ＳＦＦ１７nがチ
ェーン結合の最後とする。本実施形態では、ＳＦＦ１７
nからのスキャン出力信号が、スキャン出力部ＳＩ0に出
力される。尚、シリアルシフトレジスタ１４の出力経路
が本発明における「スキャンデータパス」に相当し、Ｓ
ＦＦ１７が本発明における「第３スキャンフリップフロ
ップ」に相当する。
【００４０】クロック信号端子ＣＬＫとスキャンイネー
ブル端子ＳＥとは、各ＳＦＦに共通接続される。
ブル端子ＳＥとは、各ＳＦＦに共通接続される。
【００４１】斯かる構成において、スキャンテストモー
ドにおける動作を以下に説明する。
ドにおける動作を以下に説明する。
【００４２】スキャンテストモードにおいては、スキャ
ンイネーブル端子ＳＥの信号を立ち上げて、ＳＦＦ１２
i+1〜１２n，ＳＦＦ３〜１０，ＳＦＦ１７i+1〜１７nが
チェーン結合されてシリアルシフトレジスタ１４として
機能するようになる。
ンイネーブル端子ＳＥの信号を立ち上げて、ＳＦＦ１２
i+1〜１２n，ＳＦＦ３〜１０，ＳＦＦ１７i+1〜１７nが
チェーン結合されてシリアルシフトレジスタ１４として
機能するようになる。
【００４３】そして、スキャンイン機能を利用して、ス
キャン入力端子ＴＩ0から共通入力部ＳＩ0を介してスキ
ャンテスト信号を入力し、シリアルシフトレジスタ１４
を構成する全てのＳＦＦの内部状態を設定する。このう
ち、ＳＦＦ３〜１０に設定されたデータが１つのテスト
パターン（テストデータ）に相当する。
キャン入力端子ＴＩ0から共通入力部ＳＩ0を介してスキ
ャンテスト信号を入力し、シリアルシフトレジスタ１４
を構成する全てのＳＦＦの内部状態を設定する。このう
ち、ＳＦＦ３〜１０に設定されたデータが１つのテスト
パターン（テストデータ）に相当する。
【００４４】次に、スキャンイネーブル端子ＳＥの信号
を立ち下げて、ＳＦＦ１２i+1〜１２n，ＳＦＦ３〜１
０，ＳＦＦ１７i+1〜１７nのチェーン結合を一旦解消
し、論理回路部２内のスキャンテスト対象組み合わせ回
路を通常動作させて、その動作結果をシリアルシフトレ
ジスタ１４に取り込むと共にデータ出力部ＰＯ0〜ＰＯi
からのデータの期待値比較を行う。
を立ち下げて、ＳＦＦ１２i+1〜１２n，ＳＦＦ３〜１
０，ＳＦＦ１７i+1〜１７nのチェーン結合を一旦解消
し、論理回路部２内のスキャンテスト対象組み合わせ回
路を通常動作させて、その動作結果をシリアルシフトレ
ジスタ１４に取り込むと共にデータ出力部ＰＯ0〜ＰＯi
からのデータの期待値比較を行う。
【００４５】この時、共用入力部ＳＰＩ0〜ＳＰＩiに
は、スキャンデータ入力端子ＴＩ0〜ＴＩiからデータを
入力すれば良く、新たにデータ入力部ＰＩ0〜ＰＩiから
データを入力する必要が無い。
は、スキャンデータ入力端子ＴＩ0〜ＴＩiからデータを
入力すれば良く、新たにデータ入力部ＰＩ0〜ＰＩiから
データを入力する必要が無い。
【００４６】また、ＳＦＦ１２i+1〜１２n内には既にデ
ータがセットされているので、新たにデータ入力部ＰＩ
i+1〜ＰＩnからデータを入力する必要が無い。
ータがセットされているので、新たにデータ入力部ＰＩ
i+1〜ＰＩnからデータを入力する必要が無い。
【００４７】そして、再びスキャンイネーブル端子ＳＥ
の信号を立ち上げて、ＳＦＦ１２i+ 1〜１２n，ＳＦＦ３
〜１０，ＳＦＦ１７i+1〜１７nをチェーン結合させ、ス
キャンアウト機能を利用してスキャンデータ出力部ＳＯ
OからＭＵＸ１５0を介してスキャンデータ出力端子ＴＯ
0から外部に取り出して、期待値と比較する。この一連
の動作を、ＡＴＰＧ（Automatic Test Pattern Generat
or）と呼ばれるＣＡＴツールによって生成されたテスト
データについて行なうことにより、論理回路部２内の組
合せ論理回路がテストされる。
の信号を立ち上げて、ＳＦＦ１２i+ 1〜１２n，ＳＦＦ３
〜１０，ＳＦＦ１７i+1〜１７nをチェーン結合させ、ス
キャンアウト機能を利用してスキャンデータ出力部ＳＯ
OからＭＵＸ１５0を介してスキャンデータ出力端子ＴＯ
0から外部に取り出して、期待値と比較する。この一連
の動作を、ＡＴＰＧ（Automatic Test Pattern Generat
or）と呼ばれるＣＡＴツールによって生成されたテスト
データについて行なうことにより、論理回路部２内の組
合せ論理回路がテストされる。
【００４８】尚、データ入力信号（スキャンデータ入力
信号）ＳＰ1〜ＳＰＩiに基づくスキャンテスト動作は、
従来と同様であるのでここでは説明を省略する。
信号）ＳＰ1〜ＳＰＩiに基づくスキャンテスト動作は、
従来と同様であるのでここでは説明を省略する。
【００４９】以上に説明した本実施形態のＬＳＩ１及び
回路ブロック１ａにあっては、以下のとおりの作用効果
を奏する。
回路ブロック１ａにあっては、以下のとおりの作用効果
を奏する。
【００５０】（１）データ入力部ＰＩ0〜ＰＩiとスキャ
ンデータ入力部ＳＩ0〜ＳＩiとを共用入力部ＳＰＩ0〜
ＳＰＩiとして共用し、スキャンテストにおいて、スキ
ャンテスト信号を、スキャンデータ入力端子ＴＩ0〜Ｔ
Ｉiから共用入力部ＳＰＩ0〜ＳＰＩiに入力するように
しているので、スキャンテストにおいて、新たにデータ
入力部ＰＩ0〜ＰＩ1からデータを入力する必要が無い。
その結果、新たなデータ入力のためのＩ／Ｏ端子を必要
とせず、ＬＳＩ１の限られたＩ／Ｏ端子が不足する心配
が無くなる。
ンデータ入力部ＳＩ0〜ＳＩiとを共用入力部ＳＰＩ0〜
ＳＰＩiとして共用し、スキャンテストにおいて、スキ
ャンテスト信号を、スキャンデータ入力端子ＴＩ0〜Ｔ
Ｉiから共用入力部ＳＰＩ0〜ＳＰＩiに入力するように
しているので、スキャンテストにおいて、新たにデータ
入力部ＰＩ0〜ＰＩ1からデータを入力する必要が無い。
その結果、新たなデータ入力のためのＩ／Ｏ端子を必要
とせず、ＬＳＩ１の限られたＩ／Ｏ端子が不足する心配
が無くなる。
【００５１】（２）データ入力部ＰＩi+1〜ＰＩnと論理
回路部２との間に、それぞれスキャン入力用セル１１
i+1〜１１nを介挿したので、スキャンテストモードにお
いて、論理回路部２内のスキャンテスト対象組み合わせ
回路を通常動作させる際、予めＳＦＦ１２i+1〜１２n内
にデータをセットさせることができ、データ入力部ＰＩ
i+1〜ＰＩnから、新たにデータを入力する必要が無い。
その結果、新たなデータ入力のためのＩ／Ｏ端子を必要
とせず、ＬＳＩ１の限られたＩ／Ｏ端子が不足する心配
が無くなる。
回路部２との間に、それぞれスキャン入力用セル１１
i+1〜１１nを介挿したので、スキャンテストモードにお
いて、論理回路部２内のスキャンテスト対象組み合わせ
回路を通常動作させる際、予めＳＦＦ１２i+1〜１２n内
にデータをセットさせることができ、データ入力部ＰＩ
i+1〜ＰＩnから、新たにデータを入力する必要が無い。
その結果、新たなデータ入力のためのＩ／Ｏ端子を必要
とせず、ＬＳＩ１の限られたＩ／Ｏ端子が不足する心配
が無くなる。
【００５２】（３）各回路ブロック１ａ…において、ス
キャンテスト入力端子ＴＩ0〜ＴＩiを等しくすること
で、データバスＢＵＳinの幅を一定にすることができ、
このデータバスＢＵＳinに対する回路の結線を簡便に行
うことができる。
キャンテスト入力端子ＴＩ0〜ＴＩiを等しくすること
で、データバスＢＵＳinの幅を一定にすることができ、
このデータバスＢＵＳinに対する回路の結線を簡便に行
うことができる。
【００５３】（４）各回路ブロック１ａ…において、ス
キャンテスト出力端子Ｔ０0〜Ｔ０iを等しくすること
で、データバスＢＵＳoutの幅を一定にすることがで
き、このデータバスＢＵＳoutに対する回路の結線を簡
便に行うことができる。
キャンテスト出力端子Ｔ０0〜Ｔ０iを等しくすること
で、データバスＢＵＳoutの幅を一定にすることがで
き、このデータバスＢＵＳoutに対する回路の結線を簡
便に行うことができる。
【００５４】（５）図５に示すとおり、ＳＦＦ１２i+1
〜１２n，ＳＦＦ３〜１０，ＳＦＦ１７i+1〜１７nは、
ランダムな順番でチェーン結合することが可能である。
従って、レイアウト配置上での配線効率を高めることが
できる。
〜１２n，ＳＦＦ３〜１０，ＳＦＦ１７i+1〜１７nは、
ランダムな順番でチェーン結合することが可能である。
従って、レイアウト配置上での配線効率を高めることが
できる。
【００５５】（６）データ出力部ＰＯ0〜ＰＯiとスキャ
ンデータ出力部ＳＯ0〜ＳＯiとからの信号をＭＵＸ１５
0〜１５iにより選択的に出力するようにし、スキャンテ
ストにおいて、スキャンテスト結果の信号を、スキャン
データ出力端子ＴＯ0〜ＴＯiから取り出すようにしてい
るので、スキャンテストにおいて、新たにデータ出力部
ＰＯ0〜ＰＯ1からデータを取り出す必要が無い。その結
果、新たにデータを取り出すためのＩ／Ｏ端子を必要と
せず、ＬＳＩ１の限られたＩ／Ｏ端子が不足する心配が
無くなる。
ンデータ出力部ＳＯ0〜ＳＯiとからの信号をＭＵＸ１５
0〜１５iにより選択的に出力するようにし、スキャンテ
ストにおいて、スキャンテスト結果の信号を、スキャン
データ出力端子ＴＯ0〜ＴＯiから取り出すようにしてい
るので、スキャンテストにおいて、新たにデータ出力部
ＰＯ0〜ＰＯ1からデータを取り出す必要が無い。その結
果、新たにデータを取り出すためのＩ／Ｏ端子を必要と
せず、ＬＳＩ１の限られたＩ／Ｏ端子が不足する心配が
無くなる。
【００５６】（７）データ出力部ＰＯi+1〜ＰＯmと論理
回路部２との間に、それぞれスキャン出力用セル１６
i+1〜１６nを介挿したので、スキャンテストモードにお
いて、論理回路部２内のスキャンテスト対象組み合わせ
回路を通常動作させた時の結果を、ＳＦＦ１７i+1〜１
７n内にデータをセットさせることができ、データ出力
部ＰＯi+1〜ＰＯmから、新たにデータを入力する必要が
無い。その結果、新たにデータを取り出すためのＩ／Ｏ
端子を必要とせず、ＬＳＩ１の限られたＩ／Ｏ端子が不
足する心配が無くなる。
回路部２との間に、それぞれスキャン出力用セル１６
i+1〜１６nを介挿したので、スキャンテストモードにお
いて、論理回路部２内のスキャンテスト対象組み合わせ
回路を通常動作させた時の結果を、ＳＦＦ１７i+1〜１
７n内にデータをセットさせることができ、データ出力
部ＰＯi+1〜ＰＯmから、新たにデータを入力する必要が
無い。その結果、新たにデータを取り出すためのＩ／Ｏ
端子を必要とせず、ＬＳＩ１の限られたＩ／Ｏ端子が不
足する心配が無くなる。
【００５７】以上の実施形態においては、以下のとおり
変更することも可能で、その場合であっても同等又はそ
れ以上の効果を奏することができる。
変更することも可能で、その場合であっても同等又はそ
れ以上の効果を奏することができる。
【００５８】（イ）共用入力部ＳＰＩ1〜ＳＰＩiに基づ
くスキャンテスト動作を、共用入力部ＳＰＩ0に基づく
スキャンテスト動作と同様に、スキャン入力用セル１１
やスキャン出力用セル１６を介して行う。
くスキャンテスト動作を、共用入力部ＳＰＩ0に基づく
スキャンテスト動作と同様に、スキャン入力用セル１１
やスキャン出力用セル１６を介して行う。
【００５９】（ロ）スキャンテスト入力端子ＴＩ0〜Ｔ
Ｉiとスキャンテスト出力端子ＴＯ0〜ＴＯiとの数を異
ならせる。
Ｉiとスキャンテスト出力端子ＴＯ0〜ＴＯiとの数を異
ならせる。
【００６０】（ハ）共用入力部ＳＰＩ0〜ＳＰＩiの数
は、回路全体のタイミング等を考慮して、適宜設計時に
設定すれば良い。
は、回路全体のタイミング等を考慮して、適宜設計時に
設定すれば良い。
【００６１】
【発明の効果】本発明の半導体集積回路にあっては、限
られたＩ／Ｏ端子を有効に活用してスキャンテスト機能
を実現することができる。
られたＩ／Ｏ端子を有効に活用してスキャンテスト機能
を実現することができる。
【図１】本発明を具体化した実施形態におけるＬＳＩの
全体構成を示すブロック回路図である。
全体構成を示すブロック回路図である。
【図２】本発明を具体化した実施形態における半導体集
積回路ブロックのブロック回路図である。
積回路ブロックのブロック回路図である。
【図３】実施形態における半導体集積回路のスキャン入
力用セルの構成図である。
力用セルの構成図である。
【図４】実施形態における半導体集積回路のスキャン出
力用セルの構成図である。
力用セルの構成図である。
【図５】実施形態におけるチェーン結合の変形例を示す
図である。
図である。
【図６】従来例におけるスキャンテスト機能を備えた半
導体集積回路のブロック図である。
導体集積回路のブロック図である。
１ ＬＳＩ １ 半導体集積回路ブロック ２ 論理回路部 ３〜１０，１２，１７ スキャンフリップフロップ １１ スキャン入力用セル １３，１５ ＭＵＸ １４ シリアルシフトレジスタ １６ スキャン出力用セル ＴＩ0〜ＴＩ1 スキャンデータ入力端子 ＴＯ0〜ＴＯi スキャンデータ出力端子 ＳＰＩ0〜ＳＰＩ1 共用入力部 ＰＩi+1〜ＳＰＩn データ入力部 ＰＯ0〜ＰＯm データ出力部 ＣＬＫ クロック端子 ＳＥ スキャンイネーブル端子
Claims (9)
- 【請求項１】 スキャンテスト時にスキャンデータパス
に組み込まれる複数のスキャンフリップフロップを備え
たスキャンテスト対象の論理回路部と、この論理回路部
にデータを入力するためのデータ入力部と、このデータ
入力部と前記論理回路部との間に接続されたスキャン入
力用セルと、このスキャン入力用セルに内蔵され、スキ
ャンテスト時に前記スキャンデータパスの一部を構成す
る第２スキャンフリップフロップとを備え、スキャンテ
スト信号を、前記データ入力部から前記スキャンデータ
パスに入力するよう構成したことを特徴とする半導体集
積回路。 - 【請求項２】 スキャンテスト時にスキャンデータパス
に組み込まれる複数のスキャンフリップフロップを備え
たスキャンテスト対象の論理回路部と、この論理回路部
にデータを入力するための複数のデータ入力部と、この
データ入力部の内のいずれかの入力部と前記論理回路部
との間に接続されたスキャン入力用セルと、このスキャ
ン入力用セルに内蔵され、スキャンテスト時に前記スキ
ャンデータパスの一部を構成する第２スキャンフリップ
フロップとを備え、スキャンテスト信号を、前記データ
入力部から前記スキャンデータパスに入力するよう構成
したことを特徴とする半導体集積回路。 - 【請求項３】 スキャンテスト時にスキャンデータパス
に組み込まれる複数のスキャンフリップフロップを備え
たスキャンテスト対象の論理回路部と、この論理回路部
にデータを入力するための複数のデータ入力部と、この
データ入力部の内のいずれかの入力部と前記論理回路部
との間に接続されたスキャン入力用セルと、このスキャ
ン入力用セルに内蔵され、スキャンテスト時に前記スキ
ャンデータパスの一部を構成する第２スキャンフリップ
フロップとを備え、それぞれ独立したスキャンテスト信
号を、前記データ入力部の内、複数の入力部から、前記
論理回路部内の異なるスキャンデータパスに入力するよ
う構成したことを特徴とした半導体集積回路。 - 【請求項４】 前記スキャン入力用セルは、前記データ
入力部からの信号と前記第２スキャンフリップフロップ
からの信号とを選択的に前記論理回路部に伝達する第１
選択回路を有することを特長とした請求項１乃至３のい
ずれか１項に記載の半導体集積回路。 - 【請求項５】 前記論理回路部からデータを出力するた
めの複数のデータ出力部と、このデータ出力部に接続さ
れたスキャン出力用セルと、このスキャン出力用セルに
内蔵され、スキャンテスト時に前記スキャンデータパス
の一部を構成する第３スキャンフリップフロップとを備
えたことを特徴とする請求項１乃至４のいずれか１項に
記載の半導体集積回路。 - 【請求項６】 前記論理回路部からデータを出力するた
めの複数のデータ出力部と、このデータ出力部からの信
号と前記スキャンデータパスからの信号とを選択的に出
力する第２選択回路とを備えたことを特徴とする請求項
１乃至４のいずれか１項に記載の半導体集積回路。 - 【請求項７】 前記スキャン出力用セルと第２選択回路
とを前記複数のデータ出力部に対し併用したことを特徴
とする請求項５又は６に記載の半導体集積回路。 - 【請求項８】 請求項１乃至７のいずれか１項に記載の
半導体集積回路を複数備え、各半導体集積回路とスキャ
ンテスト信号の入力用端子とを共通の第１データバスで
接続したことを特徴とする半導体集積回路。 - 【請求項９】 請求項５乃至７のいずれか１項に記載の
半導体集積回路を複数備え、各半導体集積回路とスキャ
ンデータパスからの信号の出力用端子とを共通の第２デ
ータバスで接続したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11219959A JP2001042010A (ja) | 1999-08-03 | 1999-08-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11219959A JP2001042010A (ja) | 1999-08-03 | 1999-08-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001042010A true JP2001042010A (ja) | 2001-02-16 |
Family
ID=16743727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11219959A Pending JP2001042010A (ja) | 1999-08-03 | 1999-08-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001042010A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61155874A (ja) * | 1984-12-28 | 1986-07-15 | Toshiba Corp | 大規模集積回路の故障検出方法およびそのための装置 |
| JPS6378075A (ja) * | 1986-09-19 | 1988-04-08 | Mitsubishi Electric Corp | 論理装置 |
| JPS63182585A (ja) * | 1987-01-26 | 1988-07-27 | Toshiba Corp | テスト容易化機能を備えた論理回路 |
| JPH0342850A (ja) * | 1989-07-11 | 1991-02-25 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH1073644A (ja) * | 1996-05-29 | 1998-03-17 | Lsi Logic Corp | ドミノロジックを備えた試験可能な論理回路及びドミノロジックの試験方法 |
-
1999
- 1999-08-03 JP JP11219959A patent/JP2001042010A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61155874A (ja) * | 1984-12-28 | 1986-07-15 | Toshiba Corp | 大規模集積回路の故障検出方法およびそのための装置 |
| JPS6378075A (ja) * | 1986-09-19 | 1988-04-08 | Mitsubishi Electric Corp | 論理装置 |
| JPS63182585A (ja) * | 1987-01-26 | 1988-07-27 | Toshiba Corp | テスト容易化機能を備えた論理回路 |
| JPH0342850A (ja) * | 1989-07-11 | 1991-02-25 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH1073644A (ja) * | 1996-05-29 | 1998-03-17 | Lsi Logic Corp | ドミノロジックを備えた試験可能な論理回路及びドミノロジックの試験方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040106 |