JPS63182585A - テスト容易化機能を備えた論理回路 - Google Patents

テスト容易化機能を備えた論理回路

Info

Publication number
JPS63182585A
JPS63182585A JP62015816A JP1581687A JPS63182585A JP S63182585 A JPS63182585 A JP S63182585A JP 62015816 A JP62015816 A JP 62015816A JP 1581687 A JP1581687 A JP 1581687A JP S63182585 A JPS63182585 A JP S63182585A
Authority
JP
Japan
Prior art keywords
signal
circuit
test
functional blocks
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62015816A
Other languages
English (en)
Inventor
Shojiro Mori
森　祥次郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP62015816A priority Critical patent/JPS63182585A/ja
Priority to US07/148,385 priority patent/US4799004A/en
Publication of JPS63182585A publication Critical patent/JPS63182585A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558—Addressing or selecting of subparts of the device under test
    • G01R31/318561—Identification of the subpart

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は集積回路化された論理回路に係り、特に良否
判定を行なうためのテストが容易に実行できるような機
能を内蔵したテスト容易化機能を備えた論理回路に関す
る。
（従来の技術） 一般にフリップフロップ等の順序回路を含む論理回路の
テストを行なう場合、従来ではスキャン・パス法と呼ば
れる方法が用いられている。この方法は論理回路に含ま
れるフリップフロップ回路等のレジスタをテスト時には
直列状態となるように接続を変えてシフトレジスタを構
成し、各レジスタのデータを外部に順次出力させてこれ
を観測し、順序回路のテストを組み合せ回路のテストに
置換えて行なうものである。
第６図はこのようなスキャン・パス法によるテストを可
能にした従来の論理回路の構成を示すブロック図である
。図において、５１はそれぞれ論理回路に含まれる順序
回路としてのレジスタで構成されたスキャン用レジスタ
であり、５２は論理回路に含まれる順序回路以外のゲー
ト回路等からなる組み合せ回路である。
第７図は上記各スキャン用レジスタ５１の具体的な構成
を示す回路図である。このレジスタ５１はクロック信号
ＣＬＫに同期して動作するフリップフロップ回路５３の
前段に、制御信号Ｃ０ＮＴに基づいてスキャン人力ＳＩ
Ｎあるいは組み合せ回路５２からの信号ＤＩＮを選択す
るセレクタ回路５４を付加したものであり、このセレク
タ回路５４の出力りはフリップフロップ回路５３に供給
され、フリップフロップ回路５３の出力ＯＵＴは後段の
スキャン用レジスタ５１もしくは組み合せ回路５２に入
力される。
ここで、制御信号Ｃ０ＮＴを“Ｏパの状態に設定すると
、この論理回路は通常動作を行なう。すなわち、信号Ｃ
０ＮＴがＯ″のとき、スキャン用レジスタ５１内のセレ
クタ回路５４では組み合せ回路５２からの信号ＤＩＮが
選択され、クロック信号ＣＬＫの立上がりのタイミング
でこの信号ＤＩＮがフリップフロップ回路５３にラッチ
される。次のクロック信号ＣＬＫの立下がりのタイミン
グではフリップフロップ回路５３でラッチされた論理状
態がスキャン用レジスタ５１の出力となり、組み合せ回
路５２に供給される。
論理回路のテストを行なう場合にはまず制御信号Ｃ０Ｎ
Ｔを１′′の状態に設定する。すると、セレクタ回路５
４はスキャン入力ＳＩＮあるいは前段のスキャン用レジ
スタ５１の出力ＯＵＴを選択することになり、各スキャ
ン用レジスタ５１は組み合せ回路５２から切り離される
。この状態でスキャン入力ＳＩＮとして所定の論理信号
をクロック信号ＣＬＫに同期して順次供給し、各スキャ
ン用レジスタ５１内のフリップフロップ回路５３に所定
の論理信号をラッチさせる。次に制御信号Ｃ０ＮＴを″
′Ｏパに設定した後、クロック信号ＣＬＫを一度だけ入
力して各フリップフロップ回路５３を１クロツクサイク
ルだけ動作させる。これにより、予めフリップフロップ
回路５３にラッチされていた論理信号が組み合せ回路５
２に入力され、このときの状態に応じた組み合せ回路５
２からの出力が各スキャン用レジスタ５１内のノリツブ
フロップ回路５３にラッチされる。この後、再び制御信
号Ｃ０ＮＴをＩＩ　１　ＩＩに設定し、クロック信号Ｃ
ＬＫを順次供給して各フリップフロップ回路５３のラッ
チ信号を外部に取り出し、これを期待値と比較してテス
トを行なう。このようなテストが必要とするスキャン入
力の組み合せについて行われる。
ところで、論理回路の設計者は設計の際にその機能をテ
ストするためのテストシーケンスを作成するが、このテ
ストシーケンスは通常、論理回路を各機能ブロックに分
割した状態で作成している。
このため、従来の論理回路のように機械的に順序回路と
組み合せ回路とに分割されている場合には、機能ブロッ
クに分割した状態で作成されたテストシーケンスをその
まま利用することはできない。
また、順序回路と組み合せ回路とに分割された状態で作
成されたテストシーケンスが用意されたとしても、この
ときのテスト結果は極めて複雑であり、詳細に分析した
後でなければ論理回路の良否判定を行なうことができ−
ない。さらに、従来では論理回路全体にわたってスキャ
ンを行なうので、論理回路の素子数が増大するにつれ、
テストシーケンスの生成に要する時間も増大するという
問題もある。
（発明が解決しようとする問題点） このように従来では論理回路を各機能ブロック毎にテス
トする機能がないために、各機能ブロックに分割した状
態で作成されているテストシーケンスが使用できず、か
つこのテストに対して用意されている動作の期待値をそ
のまま利用することができないという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、各機能ブロック毎にテストすること
ができ、このテストシーケンスで用意された動作の期待
値を良否判定にそのまま利用することができるテスト容
易化機能を備えた論理回路を提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明のテスト容易化機能を備えた論理回路は、それ
ぞれ独立した機能を有する複数の機能ブロックと、上記
複数の機能ブロックに対して信号を供給するための信号
入力線及び機能ブロックから信号を出力するための信号
出力線それぞれに対応して設けられ、前段の出力端子が
後段の入力端子に接続される如く多段縦続接続された複
数の信号保持／転送手段とを具備し、上記各信号保持／
転送手段は第１の制御信号に基づき対応する信号入力線
もしくは信号出力線の信Ｔと前段の信号保持／転送手段
からの出力信号とを選択して保持し、第２の制御信号に
基づいて各保持信号を後段の信号保持／転送手段に転送
するように構成されている。
（作用） この発明のテスト容易化機能を備えた論理回路では、通
常の動作の際には各信号保持／転送手段は機能ブロック
の信号入力線及び信号出力線から切り離されている。テ
スト時には機能ブロックの信号入力線及び信号出力線の
信号が各信号保持／転送手段で保持され、この後、各信
号保持／転送手段を介して順次外部に取り出される。こ
の信号を外部で観測し、期待値と比較することにより各
機能ブロック単位で良否判定が行われる。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明の論理回路の一実施例の構成を示すブ
ロック図である。この実施例の論理回路はそれぞれ独立
した機能を有する例えば二つの機能ブロック１１．１２
が設けられている場合であり、両機能ブロック１１．１
２の具体的回路としてはカウンタ回路、乗算器、算術論
理演算器（ＡＬｔＪ）等である。
上記機能ブロック１１には論理回路外部からの信号ＩＮ
Ｉ、ＩＮ２の供給もしくは外部への信号０ＵＴ１．０Ｕ
Ｔ２の出力を行なうためそれぞれ２本の信号入力線２１
．２２と信号出力線２３．２４が設けられており、他方
の機能ブロック１２にも論理回路外部からの信号ＩＮ３
、ＩＮ４の供給もしくは外部への信号０ＵＴ３．０ＵＴ
４の出力を行なうためそれぞれ２本の信号入力線２５．
２６と信号出力線２７．２８が設けられている。また、
両機能ブロック１１．１２間にはブロック相互間で信号
の授受を行なうための信号入出力線２９．３０が設けら
れている。
この論理回路では、上記各信号入力線、各信号出力線及
び各信号入出力線に対応した数のスキャン用レジスタ３
１．ないし３１膿が設けられている。
これらスキャン用レジスタ３１１ないし３１目は、前記
第７図のものと同様にセレクタ回路５４とフリップフロ
ップ回路５３とからそれぞれ構成されているが、この場
合、フリップフロップ回路５３はそれぞれの機能ブロッ
ク内部のものではなく新たに設けられたものである。こ
れらのスキャン用レジスタ３１１ないし３１．にはそれ
ぞれスキャン信号及び対応する信号線の信号が供給され
るようになっており、制御信号Ｃ０ＮＴに基づきいずれ
か一方の信号を選択する。そして選択した信号をクロッ
ク信号ＣＬＫの立上がりのタイミングでラッチし、かつ
ラッチした信号を次のクロック信号ＣＬＫの立下がりの
タイミングで出力する。さらに、上記スキャン用レジス
タ３１１ないし３１目は、前段の出力が後段のスキャン
信号となるように多段縦続接続されており、初段のスキ
ャン用レジスタ３１１のスキャン信号として外部から入
力されるスキャン入力信号ＳＩＮが供給され、最後段の
スキャン用レジスタ３１１の出力が５ＯＵＴとして外部
に出力される。
このような構成の論理回□路の通常動作時には制御信号
Ｃ０ＮＴが′Ｏ″の状態に設定される。このとき、スキ
ャン用レジスタ３１内の前記各セレクタ回路５４は各信
号線２１〜３０のうち対応するものの信号を選択する。
そして、一方の機能ブロック１１は信号入力線２１．２
２から入力される信号ＩＮ１、ＩＮ２と、他方の機能ブ
ロック１２どの間に設けられている信号入出力＠３０か
らの信号に基づいて所定の動作を行ない、この動作結果
に応じた信号を０ＵＴ１．０ＬＩＴ２として信号出力線
２３．２４から出力するとともに、他方の機能ブロック
１２は信号入力線２５．２６から入力される信号ＩＮ３
、ＩＮ４と、一方の機能ブロック１１との間に設けられ
ている信号入出力線２９からの信号に基づいて所定の動
作を行ない、この動作結果に応じた信号を０ＵＴ３．０
ＵＴ４として信号出力線２７．２８から出力する。
テスト動作時には制御信号Ｃ０ＮＴがａｔ　１　ｕの状
態に設定される。信号Ｃ０ＮＴが１１１１＋のとき、各
スキャン用レジスタ３１内のセレクタ回路５４ではスキ
ャン入力信号ＳＩＮもしくは前段のスキャン用レジスタ
３１の出力を選択するため、各スキャン用レジスタ３１
内の７リツプフロツプ回路５３が直列接続され、シフト
レジスタが構成された状態となり、各信号線２１〜３０
からそれぞれ切り離される。
この状態でクロック信号ＣＬＫを一度だけ入力する。す
ると、予め各セレクタ回路５４で選択されている信号が
このクロック信号ＣＬＫの立上がりのタイミングでその
スキャン用レジスタ３１内のフリツプフロツプ回路５３
にラッチされ、クロック信号ＣＬＫの次の立下がりのタ
イミングで各フリップフロップ回路５３から出力される
。
この後、クロック信号ＣＬＫを必要な回数だけ供給して
各フリップフロップ回路５３のラッチ信号を順次後段の
スキャン用レジスタ３１に転送し、最後段のスキャン用
レジスタ３１ｆｌから外部に取り出す。このときの出力
を予め用意された期待値と比較することによりテストが
行われるものである。
ところで、このような論理回路のテストシーケンスとし
ては種々の例が考えられるが、例えば一方の機能ブロッ
ク１１が乗算器のように機能的内容が明らかになってい
るならば、この実施例のように回路が機能ブロックに分
割されている場合には容易にテストシーケンスを作成す
ることができる。
ところが、従来方法のように機能ブロック毎に分割され
ていない場合、レジスタ等の順序回路が必ずしも乗算器
の信号入出力の位置にはないので、乗算器とその周辺の
論理回路の動作を考慮した状態でテストシーケンスを作
成しなければならず、論理シミュレータ等を使用しなけ
れば設計者が期待値を得ることはできない。さらに論理
シミュレータが正しく動作するには、設計者が論理回路
の期待値を考えた論理シミュレータ自体の動作の確認が
必要となる。このように論理回路の機能的動作のテスト
には設計者の期待値が重要な役割を演する。
上記実施例の論理回路では回路が機能ブロックに分割さ
れているので、従来から使用されているテストシーケン
スをそのまま使用することができる。従って、それぞれ
の機能ブロック１１．１２のテスト時の期待値も機能的
な期待値をそのまま利用することができ、容易にテスト
を行なうことができる。
また、一般に論理回路を分割してテストを行なうとテス
ト時間の短縮化が計れるという効果があるが、上記実施
例でも論理回路を二つの機能ブロックに分割してテスト
を行なうようにしているので、従来回路のように全体を
一度にテストする場合に比べてテスト時間の短縮化を図
ることができる。すなわち、その効果は、論理回路の分
割数をｎ１全体を一度にテストするときに必要なテスト
時間をＴとすると、Ｔ／ｎ２となる。この実施例の場合
にはｎ＝２なので、テスト時間は従来の１／４に短縮さ
れる。
ところで、上記実施例回路では各スキャン用レジスタ３
１の出力信号が機能ブロックの信号線に供給されるよう
な構成になっていないため、スキャン入力信号ＳＩＮか
ら論理値を順次入力して行なうようなテストは行なえな
い。このようなテストを行なうためには、前記第７図の
ようなスキャン用レジスタの代わりに第２図もしくは第
３図のように構成されたスキャン用レジスタを使用する
必要がある。
第２図のスキャン用レジスタは前記第７図のスキャン用
レジスタにセレクタ回路４１を追加したものである。な
お、図では機能ブロック１１の信号入力線２１に対応し
て設けられたスキャン用レジスタが示されている。新た
に追加されたセレクタ回路４１にはスキャン用レジスタ
３１に入力されるスキャン信号と信号入力線２１の信号
とが供給されている。
ここで、スキャン信号を信号線２１に供給する場合には
選択信号ＳＥＬを１″に設定することにより行われ、通
常の動作時、すなわち信号入力線２１の信号を機能ブロ
ック１１に供給する場合には選択信号ＳＥＬをＯ″に設
定することにより行われる。なおこの場合、信号入力線
２１で転送される信号の方向は一方向である。
これに対し、第３図のスキャン用レジスタは双方向性の
信号線３２に対応して設けられた場合のものであり、前
記第７図のスキャン用レジスタにトライステートバッフ
ァ回路４２を追加したものである。新たに追加されたト
ライステートバッフ１回路４２にはスキャン用レジスタ
３１に入力されるスキャン信号が供給され、スキャン信
号を信号線３２に供給する場合にはイネーブル信号ＥＮ
がｉｉ　１　＋＋に設定される。これにより、トライス
テートバッファ回路４２が動作してスキャン信号が信号
線３２に供給され、信号線３２はこのトライステートバ
ッファ回路４２の出力論理状態に応じてレベル設定され
る。
通常動作時の場合にはイネーブル信号ＥＮがＩＩ　ＯＩ
Ｔに設定される。このとき、トライステートバッファ回
路４２の出力状態は高インピーダンスとなり、信号線３
２の信号はトライステートバッファ回路４２には左右さ
れない。
第４図はこの発明の他の実施例に係る論理回路の構成を
示すブロック図であり、第１図の実施例と同様に二つの
機能ブロック１１．１２が設けられている。
ところで、上記第１図の実施例回路の場合、機能ブロッ
ク１１．１２相互間の信号入出力線２９．３０について
はそれぞれ一つのスキャン用レジスタ３１が設けられて
いるのみである。すなわち、スキャン用レジスタ３１９
と３１幻とはそれぞれ二つの機能ブロック１１．１２で
共有化されている。このようにスキャン用レジスタが各
機能ブロック間で共有化されていると、テストシーケン
スが機能ブロック１１と１２とで分離して入力すること
ができない。これは機能ブロックの数が少ない場合には
問題とはならないが、論理回路が複雑となり、機能ブロ
ックの数が多くなると各機能ブロックのテストが大変に
なる。また、機能ブロックのテストのために作成したテ
ストシーケンスも変形しなければならない。
この実施例の論理回路では、これを解決するために、信
号入出力線２９と３０とについてそれぞれスキャン用レ
ジスタ３３１．３３２を追加するようにしたものである
。なお、この新たに追加されたスキャン用レジスタ３ｈ
　、３３２は前記レジスタ３１３と３１５との間に挿入
されている。
なお、この発明は上記した各実施例に限定されるもので
はなく、種々の変形が可能であることはいうまでもない
。例えば、第５図の概略的なブロック図に示すように、
機能ブロック１１．１２が内部にフリップフロップ回路
やレジスタ等の順序回路を持つ場合には、その内部順序
回路をスキャン用レジスタ３５に置換え、テスト時には
図中の破線で示すように、機能ブロック外部のスキャン
用レジスタ３１と共に一連のシフトレジスタを構成し、
機能ブロックの入出力信号用のスキャン用レジスタ３１
の後に接続してテストを行なうようにすれば、より容易
にテストを行なうことができる。
［発明の効果］ 以上説明したようにこの発明によれば、各機能ブロック
毎にテストすることができ、このテストシーケンスで用
意された動作の期待値を良否判定にそのまま利用するこ
とができるテスト容易化機能を備えた論理回路を提供す
ることができる。
【図面の簡単な説明】
第１図はこの発明の一実施例の構成を示すブロック図、
第２図及び第３図はそれぞれ上記実施例回路の一部回路
の他の例を示す回路図、第４図はこの発明の他の実施例
の構成を示すブロック図、第５図はこの発明の変形例の
概略的な構成を示すブロック図、第６図は従来回路のブ
ロック図、第７図は上記従来回路の一部の回路図である
。 １１．１２・・・機能ブロック、２１〜３０・・・信号
線、３１、３３・・・スキャン用レジスタ。

Claims (3)

    【特許請求の範囲】
  1. （１）それぞれ独立した機能を有する複数の機能ブロッ
    クと、上記複数の機能ブロックに対して信号を供給する
    ための信号入力線及び機能ブロックから信号を出力する
    ための信号出力線それぞれに対応して設けられ、前段の
    出力端子が後段の入力端子に接続される如く多段縦続接
    続された複数の信号保持／転送手段とを具備し、上記各
    信号保持／転送手段は第１の制御信号に基づき対応する
    信号入力線もしくは信号出力線の信号と前段の信号保持
    ／転送手段からの出力信号とを選択して保持し、第２の
    制御信号に基づいて各保持信号を後段の信号保持／転送
    手段に転送するように構成されていることを特徴とする
    テスト容易化機能を備えた論理回路。
  2. （２）前記機能ブロック相互間に設けられた信号入力線
    と信号出力線にはそれぞれその信号線に接続された機能
    ブロックに対応した数の信号保持／転送手段が設けられ
    ている特許請求の範囲第１項に記載のテスト容易化機能
    を備えた論理回路。
  3. （３）前記多段縦続接続された複数の信号保持／転送手
    段の途中には前記機能ブロック内に設けられている信号
    保持手段が挿入されるように構成される特許請求の範囲
    第１項に記載のテスト容易化機能を備えた論理回路。
JP62015816A 1987-01-26 1987-01-26 テスト容易化機能を備えた論理回路 Pending JPS63182585A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP62015816A JPS63182585A (ja) 1987-01-26 1987-01-26 テスト容易化機能を備えた論理回路
US07/148,385 US4799004A (en) 1987-01-26 1988-01-25 Transfer circuit for operation test of LSI systems

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62015816A JPS63182585A (ja) 1987-01-26 1987-01-26 テスト容易化機能を備えた論理回路

Publications (1)

Publication Number Publication Date
JPS63182585A true JPS63182585A (ja) 1988-07-27

Family

ID=11899373

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62015816A Pending JPS63182585A (ja) 1987-01-26 1987-01-26 テスト容易化機能を備えた論理回路

Country Status (2)

Country Link
US (1) US4799004A (ja)
JP (1) JPS63182585A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02183178A (ja) * 1989-01-09 1990-07-17 Toshiba Corp 半導体装置
JPH0420880A (ja) * 1990-05-16 1992-01-24 Nec Ibaraki Ltd 大規模集積回路
US6118296A (en) * 1996-03-28 2000-09-12 Nec Corporation Semiconductor integrated logic circuit
JP2001042010A (ja) * 1999-08-03 2001-02-16 Sanyo Electric Co Ltd 半導体集積回路
US8018837B2 (en) 2003-01-09 2011-09-13 International Business Machines Corporation Self-healing chip-to-chip interface

Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6556044B2 (en) * 2001-09-18 2003-04-29 Altera Corporation Programmable logic device including multipliers and configurations thereof to reduce resource utilization
JPH0682146B2 (ja) * 1986-12-22 1994-10-19 日本電気株式会社 スキヤンパス方式の論理集積回路
JPS63193237A (ja) * 1987-02-06 1988-08-10 Toshiba Corp 半導体集積回路装置
JPS63243890A (ja) * 1987-03-31 1988-10-11 Toshiba Corp 半導体集積回路装置
KR880014482A (ko) * 1987-05-27 1988-12-24 미다 가쓰시게 반도체 집적회로 장치
US4947357A (en) * 1988-02-24 1990-08-07 Stellar Computer, Inc. Scan testing a digital system using scan chains in integrated circuits
NL8801362A (nl) * 1988-05-27 1989-12-18 Philips Nv Elektronische module bevattende een eerste substraatelement met een funktioneel deel, alsmede een tweede substraatelement voor het testen van een interkonnektiefunktie, voet bevattende zo een tweede substraatelement, substraatelement te gebruiken als zo een tweede substraatelement en elektronisch apparaat bevattende een plaat met gedrukte bedrading en ten minste twee zulke elektronische modules.
EP0358365B1 (en) * 1988-09-07 1998-10-21 Texas Instruments Incorporated Testing buffer/register
JPH0654344B2 (ja) * 1988-09-07 1994-07-20 株式会社豊田中央研究所 スキャンパス回路
US6304987B1 (en) * 1995-06-07 2001-10-16 Texas Instruments Incorporated Integrated test circuit
US4945536A (en) * 1988-09-09 1990-07-31 Northern Telecom Limited Method and apparatus for testing digital systems
US5005173A (en) * 1988-12-07 1991-04-02 Texas Instruments Incorporated Parallel module testing
US4980889A (en) * 1988-12-29 1990-12-25 Deguise Wayne J Multi-mode testing systems
JPH0758319B2 (ja) * 1989-02-07 1995-06-21 株式会社東芝 テスト容易化回路
US5483518A (en) 1992-06-17 1996-01-09 Texas Instruments Incorporated Addressable shadow port and protocol for serial bus networks
JPH0394183A (ja) * 1989-05-19 1991-04-18 Fujitsu Ltd 半導体集積回路の試験方法及び回路
JP3005250B2 (ja) * 1989-06-30 2000-01-31 テキサス インスツルメンツ インコーポレイテツド バスモニター集積回路
JP2676169B2 (ja) * 1989-12-27 1997-11-12 三菱電機株式会社 スキャンパス回路
US6675333B1 (en) 1990-03-30 2004-01-06 Texas Instruments Incorporated Integrated circuit with serial I/O controller
JP2945103B2 (ja) * 1990-05-15 1999-09-06 株式会社リコー テスト用スキャン回路装置
IT1246301B (it) * 1990-10-22 1994-11-17 St Microelectronics Srl Dispositivo di analisi operativa di tipo scan path a singolo clock di scansione e singola fase di uscita per circuito integrato.
USRE36292E (en) * 1990-10-22 1999-09-07 Stmicroelectronics, Inc. Operational analysis device of the scan path type having a single scanning clock and a single output phase for an integrated circuit
EP0487941A3 (en) * 1990-11-30 1992-08-05 Siemens Aktiengesellschaft Testable integrated circuit and associated circuitry
DE69220522T2 (de) * 1991-03-13 1997-12-18 Ncr Int Inc Bidirektionaler Boundary-Scan-Schaltkreis
US5260948A (en) * 1991-03-13 1993-11-09 Ncr Corporation Bidirectional boundary-scan circuit
JPH0599993A (ja) * 1991-04-15 1993-04-23 Internatl Business Mach Corp <Ibm> 試験可能な走査ストリングを有する論理回路
US5550839A (en) * 1993-03-12 1996-08-27 Xilinx, Inc. Mask-programmed integrated circuits having timing and logic compatibility to user-configured logic arrays
US5864565A (en) * 1993-06-15 1999-01-26 Micron Technology, Inc. Semiconductor integrated circuit having compression circuitry for compressing test data, and the test system and method for utilizing the semiconductor integrated circuit
US5969538A (en) 1996-10-31 1999-10-19 Texas Instruments Incorporated Semiconductor wafer with interconnect between dies for testing and a process of testing
FR2771510B1 (fr) * 1997-11-21 2000-05-12 Sgs Thomson Microelectronics Cellule de test pour circuit integre et circuit integre l'incorporant
US6405335B1 (en) 1998-02-25 2002-06-11 Texas Instruments Incorporated Position independent testing of circuits
US7058862B2 (en) * 2000-05-26 2006-06-06 Texas Instruments Incorporated Selecting different 1149.1 TAP domains from update-IR state
US6728915B2 (en) 2000-01-10 2004-04-27 Texas Instruments Incorporated IC with shared scan cells selectively connected in scan path
US6769080B2 (en) 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter
US7082592B1 (en) 2003-06-16 2006-07-25 Altera Corporation Method for programming programmable logic device having specialized functional blocks
US7698358B1 (en) 2003-12-24 2010-04-13 Altera Corporation Programmable logic device with specialized functional block
US8620980B1 (en) 2005-09-27 2013-12-31 Altera Corporation Programmable device with specialized multiplier blocks
US8266198B2 (en) * 2006-02-09 2012-09-11 Altera Corporation Specialized processing block for programmable logic device
US8041759B1 (en) 2006-02-09 2011-10-18 Altera Corporation Specialized processing block for programmable logic device
US8301681B1 (en) 2006-02-09 2012-10-30 Altera Corporation Specialized processing block for programmable logic device
US8266199B2 (en) * 2006-02-09 2012-09-11 Altera Corporation Specialized processing block for programmable logic device
US7836117B1 (en) 2006-04-07 2010-11-16 Altera Corporation Specialized processing block for programmable logic device
US7822799B1 (en) 2006-06-26 2010-10-26 Altera Corporation Adder-rounder circuitry for specialized processing block in programmable logic device
US8386550B1 (en) 2006-09-20 2013-02-26 Altera Corporation Method for configuring a finite impulse response filter in a programmable logic device
US8386553B1 (en) 2006-12-05 2013-02-26 Altera Corporation Large multiplier for programmable logic device
US7930336B2 (en) 2006-12-05 2011-04-19 Altera Corporation Large multiplier for programmable logic device
US7814137B1 (en) 2007-01-09 2010-10-12 Altera Corporation Combined interpolation and decimation filter for programmable logic device
US8650231B1 (en) 2007-01-22 2014-02-11 Altera Corporation Configuring floating point operations in a programmable device
US7865541B1 (en) 2007-01-22 2011-01-04 Altera Corporation Configuring floating point operations in a programmable logic device
US8645450B1 (en) 2007-03-02 2014-02-04 Altera Corporation Multiplier-accumulator circuitry and methods
US7949699B1 (en) 2007-08-30 2011-05-24 Altera Corporation Implementation of decimation filter in integrated circuit device using ram-based data storage
US8959137B1 (en) 2008-02-20 2015-02-17 Altera Corporation Implementing large multipliers in a programmable integrated circuit device
US8244789B1 (en) 2008-03-14 2012-08-14 Altera Corporation Normalization of floating point operations in a programmable integrated circuit device
US8626815B1 (en) 2008-07-14 2014-01-07 Altera Corporation Configuring a programmable integrated circuit device to perform matrix multiplication
US8255448B1 (en) 2008-10-02 2012-08-28 Altera Corporation Implementing division in a programmable integrated circuit device
US8307023B1 (en) 2008-10-10 2012-11-06 Altera Corporation DSP block for implementing large multiplier on a programmable integrated circuit device
US8805916B2 (en) * 2009-03-03 2014-08-12 Altera Corporation Digital signal processing circuitry with redundancy and bidirectional data paths
US8886696B1 (en) 2009-03-03 2014-11-11 Altera Corporation Digital signal processing circuitry with redundancy and ability to support larger multipliers
US8549055B2 (en) 2009-03-03 2013-10-01 Altera Corporation Modular digital signal processing circuitry with optionally usable, dedicated connections between modules of the circuitry
US8468192B1 (en) 2009-03-03 2013-06-18 Altera Corporation Implementing multipliers in a programmable integrated circuit device
US8645449B1 (en) 2009-03-03 2014-02-04 Altera Corporation Combined floating point adder and subtractor
US8706790B1 (en) 2009-03-03 2014-04-22 Altera Corporation Implementing mixed-precision floating-point operations in a programmable integrated circuit device
US8650236B1 (en) 2009-08-04 2014-02-11 Altera Corporation High-rate interpolation or decimation filter in integrated circuit device
US8396914B1 (en) 2009-09-11 2013-03-12 Altera Corporation Matrix decomposition in an integrated circuit device
US8412756B1 (en) 2009-09-11 2013-04-02 Altera Corporation Multi-operand floating point operations in a programmable integrated circuit device
US8539016B1 (en) 2010-02-09 2013-09-17 Altera Corporation QR decomposition in an integrated circuit device
US7948267B1 (en) 2010-02-09 2011-05-24 Altera Corporation Efficient rounding circuits and methods in configurable integrated circuit devices
US8601044B2 (en) * 2010-03-02 2013-12-03 Altera Corporation Discrete Fourier Transform in an integrated circuit device
US8458243B1 (en) 2010-03-03 2013-06-04 Altera Corporation Digital signal processing circuit blocks with support for systolic finite-impulse-response digital filtering
US8484265B1 (en) 2010-03-04 2013-07-09 Altera Corporation Angular range reduction in an integrated circuit device
US8510354B1 (en) 2010-03-12 2013-08-13 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8539014B2 (en) * 2010-03-25 2013-09-17 Altera Corporation Solving linear matrices in an integrated circuit device
US8589463B2 (en) 2010-06-25 2013-11-19 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8862650B2 (en) 2010-06-25 2014-10-14 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8577951B1 (en) 2010-08-19 2013-11-05 Altera Corporation Matrix operations in an integrated circuit device
US8645451B2 (en) 2011-03-10 2014-02-04 Altera Corporation Double-clocked specialized processing block in an integrated circuit device
US9600278B1 (en) 2011-05-09 2017-03-21 Altera Corporation Programmable device using fixed and configurable logic to implement recursive trees
US8812576B1 (en) 2011-09-12 2014-08-19 Altera Corporation QR decomposition in an integrated circuit device
US9053045B1 (en) 2011-09-16 2015-06-09 Altera Corporation Computing floating-point polynomials in an integrated circuit device
US8949298B1 (en) 2011-09-16 2015-02-03 Altera Corporation Computing floating-point polynomials in an integrated circuit device
US8762443B1 (en) 2011-11-15 2014-06-24 Altera Corporation Matrix operations in an integrated circuit device
US8543634B1 (en) 2012-03-30 2013-09-24 Altera Corporation Specialized processing block for programmable integrated circuit device
US9098332B1 (en) 2012-06-01 2015-08-04 Altera Corporation Specialized processing block with fixed- and floating-point structures
US8996600B1 (en) 2012-08-03 2015-03-31 Altera Corporation Specialized processing block for implementing floating-point multiplier with subnormal operation support
US9207909B1 (en) 2012-11-26 2015-12-08 Altera Corporation Polynomial calculations optimized for programmable integrated circuit device structures
US9189200B1 (en) 2013-03-14 2015-11-17 Altera Corporation Multiple-precision processing block in a programmable integrated circuit device
US9348795B1 (en) 2013-07-03 2016-05-24 Altera Corporation Programmable device using fixed and configurable logic to implement floating-point rounding
US9379687B1 (en) 2014-01-14 2016-06-28 Altera Corporation Pipelined systolic finite impulse response filter
US9684488B2 (en) 2015-03-26 2017-06-20 Altera Corporation Combined adder and pre-adder for high-radix multiplier circuit
US10942706B2 (en) 2017-05-05 2021-03-09 Intel Corporation Implementation of floating-point trigonometric functions in an integrated circuit device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5674668A (en) * 1979-11-22 1981-06-20 Nec Corp Logical device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4587480A (en) * 1982-06-17 1986-05-06 Storage Technology Partners Delay testing method for CMOS LSI and VLSI integrated circuits
US4594711A (en) * 1983-11-10 1986-06-10 Texas Instruments Incorporated Universal testing circuit and method
EP0146661B1 (fr) * 1983-12-28 1988-03-02 International Business Machines Corporation Procédé de diagnostic électrique pour identifier une cellule défectueuse dans une chaîne de cellules formant un registre à décalage
US4680539A (en) * 1983-12-30 1987-07-14 International Business Machines Corp. General linear shift register
US4713605A (en) * 1984-05-17 1987-12-15 Advanced Micro Devices, Inc. Linear feedback shift register for circuit design technology validation
EP0186724B1 (de) * 1985-01-04 1990-12-12 Ibm Deutschland Gmbh Prüf- und Diagnoseeinrichtung für Digitalrechner
US4682329A (en) * 1985-03-28 1987-07-21 Kluth Daniel J Test system providing testing sites for logic circuits
US4635261A (en) * 1985-06-26 1987-01-06 Motorola, Inc. On chip test system for configurable gate arrays
US4710933A (en) * 1985-10-23 1987-12-01 Texas Instruments Incorporated Parallel/serial scan system for testing logic circuits
US4698588A (en) * 1985-10-23 1987-10-06 Texas Instruments Incorporated Transparent shift register latch for isolating peripheral ports during scan testing of a logic circuit
US4698830A (en) * 1986-04-10 1987-10-06 International Business Machines Corporation Shift register latch arrangement for enhanced testability in differential cascode voltage switch circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5674668A (en) * 1979-11-22 1981-06-20 Nec Corp Logical device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02183178A (ja) * 1989-01-09 1990-07-17 Toshiba Corp 半導体装置
JPH0420880A (ja) * 1990-05-16 1992-01-24 Nec Ibaraki Ltd 大規模集積回路
US6118296A (en) * 1996-03-28 2000-09-12 Nec Corporation Semiconductor integrated logic circuit
JP2001042010A (ja) * 1999-08-03 2001-02-16 Sanyo Electric Co Ltd 半導体集積回路
US8018837B2 (en) 2003-01-09 2011-09-13 International Business Machines Corporation Self-healing chip-to-chip interface
US8050174B2 (en) 2003-01-09 2011-11-01 International Business Machines Corporation Self-healing chip-to-chip interface

Also Published As

Publication number Publication date
US4799004A (en) 1989-01-17

Similar Documents

Publication Publication Date Title
JPS63182585A (ja) テスト容易化機能を備えた論理回路
JP4422427B2 (ja) 単一チップシステム及びこのシステムのテスト／デバッグ方法
JP2626920B2 (ja) スキャンテスト回路およびそれを用いた半導体集積回路装置
KR0156547B1 (ko) 집적 회로용 검사셀
JP2871291B2 (ja) 論理集積回路
JP2725258B2 (ja) 集積回路装置
US7426670B2 (en) Connecting multiple test access port controllers on a single test access port
JPH06160477A (ja) 論理回路
JPS63263480A (ja) 半導体集積論理回路
US5077740A (en) Logic circuit having normal input/output data paths disabled when test data is transferred during macrocell testing
EP0470821A2 (en) Scannable register with delay test capability
KR910008920B1 (ko) 다중-모우드 카운터 회로망 및 이 회로망의 동작 검사 방법
US20170146600A1 (en) Scan Logic For Circuit Designs With Latches And Flip-Flops
US11017135B2 (en) Scan logic for circuit designs with latches and flip-flops
JP3529762B2 (ja) テストセル回路
JP4610919B2 (ja) 半導体集積回路装置
JP2509685B2 (ja) 論理回路装置
JPS6077518A (ja) 集積回路
JPH0690265B2 (ja) テスト回路
JPH02234087A (ja) デジタル論理ブロックのテスト回路
JPH07294604A (ja) Ｌｓｉテスト回路
JP2010025703A (ja) 半導体装置およびそのテスト方法
JPH0389178A (ja) 半導体集積回路
JPH06148291A (ja) バウンダリスキャンレジスタ
JPS61240174A (ja) スキヤン回路