JPH0420880A - 大規模集積回路 - Google Patents
大規模集積回路Info
- Publication number
- JPH0420880A JPH0420880A JP2126017A JP12601790A JPH0420880A JP H0420880 A JPH0420880 A JP H0420880A JP 2126017 A JP2126017 A JP 2126017A JP 12601790 A JP12601790 A JP 12601790A JP H0420880 A JPH0420880 A JP H0420880A
- Authority
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- Japan
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- blocks
- test data
- functional block
- circuits
- functional blocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004088 simulation Methods 0.000 abstract description 16
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は大規模集積回路に関し、特に複数の機能ブロッ
ク間のインタフェース回路に関する。
ク間のインタフェース回路に関する。
従来技術
従来、この種の大規模集積回路においては、分割して作
成された各機能ブロックを統合したモデルの論理を検証
するために人手により作成された機能的なテストデータ
をコンピュータによる故障シミュレーションによって評
価し、結果の期待値を求めている。
成された各機能ブロックを統合したモデルの論理を検証
するために人手により作成された機能的なテストデータ
をコンピュータによる故障シミュレーションによって評
価し、結果の期待値を求めている。
このような従来の大規模集積回路では、各機能ブロック
を統合したモデルに対する機能的なテストデータを人手
により作成し、そのテストデータをコンピュータによる
故障シミュレーションによって評価していたので、テス
トデータの作成に時間がかかるという欠点かある。
を統合したモデルに対する機能的なテストデータを人手
により作成し、そのテストデータをコンピュータによる
故障シミュレーションによって評価していたので、テス
トデータの作成に時間がかかるという欠点かある。
また、故障シミュレーションは回路のゲート量およびケ
ート間の経路数か大きくなるほとシミュレーション時間
か増加し、特にゲート間を接続する経路のケート量は回
路の機能によってはその数を加算した値ではなく乗算し
た値に近い数になるため、シミュレーションに多大な時
間を費やさなければならないという欠点かある。
ート間の経路数か大きくなるほとシミュレーション時間
か増加し、特にゲート間を接続する経路のケート量は回
路の機能によってはその数を加算した値ではなく乗算し
た値に近い数になるため、シミュレーションに多大な時
間を費やさなければならないという欠点かある。
上記の欠点は回路の集積化が進むほど大きな問題となる
。
。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、テストデータの作成に費やす時間を削減
することができ、シミュレーションにかかる時間を減少
させることができる大規模集積回路の提供を目的とする
。
されたもので、テストデータの作成に費やす時間を削減
することができ、シミュレーションにかかる時間を減少
させることができる大規模集積回路の提供を目的とする
。
発明の構成
本発明による大規模集積回路は、各々論理回路を有する
複数の機能ブロックが接続されて構成された大規模集積
回路であって、前記論理回路から後段の機能ブロックへ
のインタフェース信号を格納する格納手段と、前記論理
回路からのインタフェース信号と前記格納手段に格納さ
れたインタフェース信号とのうち一方を選択して前記後
段の機能ブロックに送出する選択手段とを前記複数の機
能ブロック各々に設け、前記機能ブロック各々の前記格
納手段を縦続接続するようにしたことを特徴とする。
複数の機能ブロックが接続されて構成された大規模集積
回路であって、前記論理回路から後段の機能ブロックへ
のインタフェース信号を格納する格納手段と、前記論理
回路からのインタフェース信号と前記格納手段に格納さ
れたインタフェース信号とのうち一方を選択して前記後
段の機能ブロックに送出する選択手段とを前記複数の機
能ブロック各々に設け、前記機能ブロック各々の前記格
納手段を縦続接続するようにしたことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、機能ブロック１〜３には各々論理回路
１０，２０．３０が存在し、これら論理回路１０，２０
．３０からのインタフェース信号１１１−ｉ 、 １２
１−ｉ 、 １３１−ｉ （ｉ −１，２，・・・・
・・ ｎ）は選択回路１３−ｉ、 ２３−ｉ、 ３３
−ｉを介して夫々後段の機能ブロック２，３の論理回路
２０．３０に出力される。
る。図において、機能ブロック１〜３には各々論理回路
１０，２０．３０が存在し、これら論理回路１０，２０
．３０からのインタフェース信号１１１−ｉ 、 １２
１−ｉ 、 １３１−ｉ （ｉ −１，２，・・・・
・・ ｎ）は選択回路１３−ｉ、 ２３−ｉ、 ３３
−ｉを介して夫々後段の機能ブロック２，３の論理回路
２０．３０に出力される。
機能ブロック選択検出回路１１．２１．３１は夫々外部
からの機能ブロック選択アドレス１０１が入力されると
、その機能ブロック選択アドレスｌＯ１により自機能ブ
ロックが選択されたか否かを検出し、自機能ブロックが
選択された場合にのみバッファレジスタ１２−ｉ、
２２−ｉ、 ３２−ｉに機能ブロック選択信号１１０
、１２０ 、１３０を出力する。
からの機能ブロック選択アドレス１０１が入力されると
、その機能ブロック選択アドレスｌＯ１により自機能ブ
ロックが選択されたか否かを検出し、自機能ブロックが
選択された場合にのみバッファレジスタ１２−ｉ、
２２−ｉ、 ３２−ｉに機能ブロック選択信号１１０
、１２０ 、１３０を出力する。
バッファレジスタ１２−ｉ、２２−ｉ、３２−ｉは機能
ブロック選択検出回路１１，２１．３１からの機能ブロ
ック選択信号１１０ 、１２０ 、１３０が人力されて
いるときに論理回路１０．２０．３０からのインタフェ
ース信号１１１−ｉ 、 １２１−ｉ 、 １３１ｉを
格納する。
ブロック選択検出回路１１，２１．３１からの機能ブロ
ック選択信号１１０ 、１２０ 、１３０が人力されて
いるときに論理回路１０．２０．３０からのインタフェ
ース信号１１１−ｉ 、 １２１−ｉ 、 １３１ｉを
格納する。
また、バッファレジスタ１２−ｉ、 ２２−ｉ、
３２−１は各々縦続接続されてスキャンパス１００を構
成している。
３２−１は各々縦続接続されてスキャンパス１００を構
成している。
選択回路１３−１．２３−ｉ、 ３３−ｉは外部からの
テストモード１０２が有効、すなわちテストモードのと
きのバッファレジスタ１２−ｉ、２２−４，３２−１か
らのバッファレジスタ出力１１２−ｉ 、 １２２−ｉ
。
テストモード１０２が有効、すなわちテストモードのと
きのバッファレジスタ１２−ｉ、２２−４，３２−１か
らのバッファレジスタ出力１１２−ｉ 、 １２２−ｉ
。
１３２−ｉを選択し、外部からのテストモード１０２が
無効、すなわちテストモードでないときに論理回路１０
，２０．３０からのインタフェース信号１１１−ｉ 、
１２１−３ 、１３１−ｉを選択し、その信号を選択
回路出力１１３−ｉ 、 １２３−ｉ 、 １３３−ｉ
として後段の機能ブロック２，３の論理回路２０．３０
に出力する。
無効、すなわちテストモードでないときに論理回路１０
，２０．３０からのインタフェース信号１１１−ｉ 、
１２１−３ 、１３１−ｉを選択し、その信号を選択
回路出力１１３−ｉ 、 １２３−ｉ 、 １３３−ｉ
として後段の機能ブロック２，３の論理回路２０．３０
に出力する。
この第１図を用いて本発明の一実施例の動作について説
明する。
明する。
機能ブロック２のシミュレーションを行う場合には、ま
ず機能ブロック２用のテストデータかスキャンパス１０
０を介して前段の機能ブロック１のバッファレジスタ１
２−１に格納される。
ず機能ブロック２用のテストデータかスキャンパス１０
０を介して前段の機能ブロック１のバッファレジスタ１
２−１に格納される。
機能ブロック１の選択回路１３−１はテストモード１０
２が有効となっているので、バッファレジスタ１２−量
からのバッファレジスタ出力１１２−ｉを、すなわち機
能ブロック２月のテストデータを選択して後段の機能ブ
ロック２の論理回路２０に出力する。
２が有効となっているので、バッファレジスタ１２−量
からのバッファレジスタ出力１１２−ｉを、すなわち機
能ブロック２月のテストデータを選択して後段の機能ブ
ロック２の論理回路２０に出力する。
よって、機能ブロック２の論理回路２０では前段の機能
ブロック１の選択回路１３−１から送られてきたテスト
データによりシミュレーションが行われる。
ブロック１の選択回路１３−１から送られてきたテスト
データによりシミュレーションが行われる。
このとき、機能ブロック選択アドレス１０１により機能
ブロック２が選択されているので、機能ブロック選択検
出回路２１から各バッファレジスタ２２−１に機能ブロ
ック選択信号１２０が出力され、バッフ７レジスタ２２
−１各々では論理回路２０からのインタフェース信号１
２１−ｉが格納可能となる。
ブロック２が選択されているので、機能ブロック選択検
出回路２１から各バッファレジスタ２２−１に機能ブロ
ック選択信号１２０が出力され、バッフ７レジスタ２２
−１各々では論理回路２０からのインタフェース信号１
２１−ｉが格納可能となる。
尚、他の機能ブロック１，３の機能ブロック選択検出回
路１１．３１では機能ブロック選択信号１１０ 、１３
０を出力しないので、機能ブロック１゜３のバッファレ
ジスタ１２−ｉ、３２−ｉには前の状態が保持される。
路１１．３１では機能ブロック選択信号１１０ 、１３
０を出力しないので、機能ブロック１゜３のバッファレ
ジスタ１２−ｉ、３２−ｉには前の状態が保持される。
したがって、バッファレジスタ２２−１各々には論理回
路２０でのシミュレーションの結果が格納されるので、
バッファレジスタ２２−１各々の値をスキャンバス１０
０を介して取出して期待値と比較することにより、機能
ブロック２用に生成したテストデータを大規模集積回路
のテストデータとして使用することが可能になる。
路２０でのシミュレーションの結果が格納されるので、
バッファレジスタ２２−１各々の値をスキャンバス１０
０を介して取出して期待値と比較することにより、機能
ブロック２用に生成したテストデータを大規模集積回路
のテストデータとして使用することが可能になる。
ここで、機能ブロック１，３のシミュレーションも上記
の処理動作と同様にして行うことができる。
の処理動作と同様にして行うことができる。
このように、機能ブロック２，３のシミュレーションを
行う場合に、前段の機能ブロック１，２のバッファレジ
スタ１２−ｉ、２２−ｉにスキャンパス１００によりテ
ストデータをセットし、該テストデータを選択回路１３
−ｉ、２３−ｉを介して後段の機能ブロック２，３へ送
出し、機能ブロック２゜３の論理回路２０．３０でのシ
ミュレーションの結果をバッファレジスタ２２−ｉ、
３２−＋１： 格納してスキャンパス１００て取出す
ようにすることによって、各機能ブロック１〜３毎にシ
ミュレーションが可能となり、各機能ブロック１〜３の
設計時に作成した機能ブロック１〜３用のテストデータ
を使用することが可能となる。
行う場合に、前段の機能ブロック１，２のバッファレジ
スタ１２−ｉ、２２−ｉにスキャンパス１００によりテ
ストデータをセットし、該テストデータを選択回路１３
−ｉ、２３−ｉを介して後段の機能ブロック２，３へ送
出し、機能ブロック２゜３の論理回路２０．３０でのシ
ミュレーションの結果をバッファレジスタ２２−ｉ、
３２−＋１： 格納してスキャンパス１００て取出す
ようにすることによって、各機能ブロック１〜３毎にシ
ミュレーションが可能となり、各機能ブロック１〜３の
設計時に作成した機能ブロック１〜３用のテストデータ
を使用することが可能となる。
よって、回路全体としてはテストデータを作成しなけれ
ばならない部分を減らすことができるので、テストデー
タの作成に費やす時間を大幅に削減することができる。
ばならない部分を減らすことができるので、テストデー
タの作成に費やす時間を大幅に削減することができる。
また、機能ブロック１〜３単位でシミュレーションを行
うことができるので、シミュレーションにかかる時間を
減少させることができるとともに、論理か浅くなるため
、テストデータの品質を向上させることができる。
うことができるので、シミュレーションにかかる時間を
減少させることができるとともに、論理か浅くなるため
、テストデータの品質を向上させることができる。
発明の詳細
な説明したように本発明によれば、論理回路から後段の
機能ブロックへのインタフェース信号を格納する格納手
段と、論理回路からのインクフェース信号と格納手段に
格納されたインタフェース信号とのうち一方を選択して
後段の機能ブロックに送出する選択手段とを複数の機能
ブロック各々に設け、各機能ブロックの格納手段を縦続
接続してスキャンバスを構成するようにすることによっ
て、テストデータの作成に費やす時間を削減することが
でき、シミュレーションにかかる時間を減少させること
ができるという効果がある。
機能ブロックへのインタフェース信号を格納する格納手
段と、論理回路からのインクフェース信号と格納手段に
格納されたインタフェース信号とのうち一方を選択して
後段の機能ブロックに送出する選択手段とを複数の機能
ブロック各々に設け、各機能ブロックの格納手段を縦続
接続してスキャンバスを構成するようにすることによっ
て、テストデータの作成に費やす時間を削減することが
でき、シミュレーションにかかる時間を減少させること
ができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １〜３・・・・・機能ブロック １．０，２０．３０・・・・・・論理回路１１．２１．
３１・・・・・・機能ブロック選択検出回路１２−１〜
１２−ｎ。 ２２−１〜２２−ｎ。 ３２−１〜３２−ｎ・・・・・・バッファレジスタ１３
−１〜１３−ｎ。 ２３−１〜２３−ｎ。 ３−１〜３ ３−ｎ・・ ・・・選択回路 ・・・スキャ ンバス 〜Ｌ１１．−ｎ 〜１２１−ｎ 〜１３１−ｎ イ ンタフニ ス信号
る。 主要部分の符号の説明 １〜３・・・・・機能ブロック １．０，２０．３０・・・・・・論理回路１１．２１．
３１・・・・・・機能ブロック選択検出回路１２−１〜
１２−ｎ。 ２２−１〜２２−ｎ。 ３２−１〜３２−ｎ・・・・・・バッファレジスタ１３
−１〜１３−ｎ。 ２３−１〜２３−ｎ。 ３−１〜３ ３−ｎ・・ ・・・選択回路 ・・・スキャ ンバス 〜Ｌ１１．−ｎ 〜１２１−ｎ 〜１３１−ｎ イ ンタフニ ス信号
Claims (1)
- （１）各々論理回路を有する複数の機能ブロックが接続
されて構成された大規模集積回路であって、前記論理回
路から後段の機能ブロックへのインタフェース信号を格
納する格納手段と、前記論理回路からのインタフェース
信号と前記格納手段に格納されたインタフェース信号と
のうち一方を選択して前記後段の機能ブロックに送出す
る選択手段とを前記複数の機能ブロック各々に設け、前
記機能ブロック各々の前記格納手段を縦続接続するよう
にしたことを特徴とする大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126017A JPH0420880A (ja) | 1990-05-16 | 1990-05-16 | 大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126017A JPH0420880A (ja) | 1990-05-16 | 1990-05-16 | 大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0420880A true JPH0420880A (ja) | 1992-01-24 |
Family
ID=14924664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2126017A Pending JPH0420880A (ja) | 1990-05-16 | 1990-05-16 | 大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0420880A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63182585A (ja) * | 1987-01-26 | 1988-07-27 | Toshiba Corp | テスト容易化機能を備えた論理回路 |
| JPS6483169A (en) * | 1987-09-25 | 1989-03-28 | Mitsubishi Electric Corp | Integrated circuit device |
| JPH0295283A (ja) * | 1988-09-30 | 1990-04-06 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1990
- 1990-05-16 JP JP2126017A patent/JPH0420880A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63182585A (ja) * | 1987-01-26 | 1988-07-27 | Toshiba Corp | テスト容易化機能を備えた論理回路 |
| JPS6483169A (en) * | 1987-09-25 | 1989-03-28 | Mitsubishi Electric Corp | Integrated circuit device |
| JPH0295283A (ja) * | 1988-09-30 | 1990-04-06 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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