JP2888512B2 - エミュレーション装置 - Google Patents
エミュレーション装置Info
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- JP2888512B2 JP2888512B2 JP7244914A JP24491495A JP2888512B2 JP 2888512 B2 JP2888512 B2 JP 2888512B2 JP 7244914 A JP7244914 A JP 7244914A JP 24491495 A JP24491495 A JP 24491495A JP 2888512 B2 JP2888512 B2 JP 2888512B2
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- Japan
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- emulation
- emulation device
- wiring
- wiring control
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/331—Design verification, e.g. functional simulation or model checking using simulation with hardware acceleration, e.g. by using field programmable gate array [FPGA] or emulation
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、開発中のＡｐｐ
ｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔ（以下ＡＳＩＣと記す）の設計
段階においての実機での論理検証や、アルゴリズム検討
等で使用されるエミュレーション装置に関する。
ｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔ（以下ＡＳＩＣと記す）の設計
段階においての実機での論理検証や、アルゴリズム検討
等で使用されるエミュレーション装置に関する。
【０００２】
【従来の技術】従来、ＡＳＩＣの開発においては、ＥＷ
Ｓシステム上で設計したＡＳＩＣと同一のものについ
て、汎用の基板を使った論理検証や、そのＡＳＩＣ専用
の基板を作成し、論理検証を行ってきた。しかし、近年
の半導体技術の進化に伴い、大規模なＡＳＩＣを開発す
ることが可能となり、このため手配線による基板では作
成に膨大な時間を要するようになってきた。また、専用
の基板では流用性が無く、ＡＳＩＣを開発する度に基板
を作りなおさなければならなかった。そこで、エミュレ
ーション装置が開発され、ＡＳＩＣ開発に伴う実機での
論理検証がスムーズに行えるようになった。
Ｓシステム上で設計したＡＳＩＣと同一のものについ
て、汎用の基板を使った論理検証や、そのＡＳＩＣ専用
の基板を作成し、論理検証を行ってきた。しかし、近年
の半導体技術の進化に伴い、大規模なＡＳＩＣを開発す
ることが可能となり、このため手配線による基板では作
成に膨大な時間を要するようになってきた。また、専用
の基板では流用性が無く、ＡＳＩＣを開発する度に基板
を作りなおさなければならなかった。そこで、エミュレ
ーション装置が開発され、ＡＳＩＣ開発に伴う実機での
論理検証がスムーズに行えるようになった。
【０００３】図１９は従来のエミュレーション装置の概
要を示すブロック図である。図において、１〜４はそれ
ぞれ論理検証を行うプログラム可能なゲートアレイの集
積回路であるフィールド・プログラマブル・ゲートアレ
イのエミュレーション用ＦＰＧＡ、５はゲートアレイを
使用した配線制御用専用ＩＣである。次に、動作につい
て説明する。論理検証を行うエミュレーション用ＦＰＧ
Ａ１〜４の入出力ピンは、全て配線制御用専用ＩＣ５と
接続されている。論理検証を行う際には、配線制御用専
用ＩＣ５と接続されている入出力ピンの中から信号線を
選択し、エミュレーション用ＦＰＧＡ１〜４で論理検証
を行い、配線制御用専用ＩＣ５を経由して出力する。
要を示すブロック図である。図において、１〜４はそれ
ぞれ論理検証を行うプログラム可能なゲートアレイの集
積回路であるフィールド・プログラマブル・ゲートアレ
イのエミュレーション用ＦＰＧＡ、５はゲートアレイを
使用した配線制御用専用ＩＣである。次に、動作につい
て説明する。論理検証を行うエミュレーション用ＦＰＧ
Ａ１〜４の入出力ピンは、全て配線制御用専用ＩＣ５と
接続されている。論理検証を行う際には、配線制御用専
用ＩＣ５と接続されている入出力ピンの中から信号線を
選択し、エミュレーション用ＦＰＧＡ１〜４で論理検証
を行い、配線制御用専用ＩＣ５を経由して出力する。
【０００４】
【発明が解決しようとする課題】以上のように、従来の
エミュレーション装置は、配線制御用に開発された専用
のＩＣである配線制御用専用ＩＣ５を必要とし、そのた
めエミュレーション装置のコストが高くなっていた。ま
た、エミュレーション装置の中には、配線制御にエミュ
レーション用ＦＰＧＡ１〜４の一部を使用して行うもの
もあるが、配線制御のために論理検証を行うためのゲー
ト数が減少するといった問題点があった。また、従来の
エミュレーション装置では、論理検証を行うための入力
信号、あるいは論理検証を行った後の出力信号は全てデ
ィジタル信号であり、アナログ信号について論理検証を
行うためにはアナログ回路を別基板で作成しなければな
らないといった問題点があった。
エミュレーション装置は、配線制御用に開発された専用
のＩＣである配線制御用専用ＩＣ５を必要とし、そのた
めエミュレーション装置のコストが高くなっていた。ま
た、エミュレーション装置の中には、配線制御にエミュ
レーション用ＦＰＧＡ１〜４の一部を使用して行うもの
もあるが、配線制御のために論理検証を行うためのゲー
ト数が減少するといった問題点があった。また、従来の
エミュレーション装置では、論理検証を行うための入力
信号、あるいは論理検証を行った後の出力信号は全てデ
ィジタル信号であり、アナログ信号について論理検証を
行うためにはアナログ回路を別基板で作成しなければな
らないといった問題点があった。
【０００５】この発明は、このような課題を解決するた
めになされたもので、第一の目的は、配線制御のための
専用のＩＣを必要とせず、また、論理検証のためのゲー
ト数も減少することなしに、実機での検証をスムーズに
行えることが可能なエミュレーション装置を得るもので
ある。また、第二の目的は、アナログ信号を含めて種々
の論理検証が行えるよう対応力を強化したエミュレーシ
ョン装置を得るものである。また、第三の目的は、映像
系や音声系などのアナログ信号の専用端子を用意し、こ
れらの信号の論理検証を行いやすくしたエミュレーショ
ン装置を得るものである。さらに、第四の目的は、乗算
器やＲＡＭなどのＩＣを挿入して、論理検証能力を高め
たエミュレーション装置を得るものである。また、第五
の目的は、シリアルとパラレルの変換を行うことができ
るエミュレーション装置を得るものである。また、第六
の目的は、論理検証を行う回路規模が増大した場合に
は、複数枚のエミュレーション装置を接続して使うこと
ができるエミュレーション装置を得るものである。
めになされたもので、第一の目的は、配線制御のための
専用のＩＣを必要とせず、また、論理検証のためのゲー
ト数も減少することなしに、実機での検証をスムーズに
行えることが可能なエミュレーション装置を得るもので
ある。また、第二の目的は、アナログ信号を含めて種々
の論理検証が行えるよう対応力を強化したエミュレーシ
ョン装置を得るものである。また、第三の目的は、映像
系や音声系などのアナログ信号の専用端子を用意し、こ
れらの信号の論理検証を行いやすくしたエミュレーショ
ン装置を得るものである。さらに、第四の目的は、乗算
器やＲＡＭなどのＩＣを挿入して、論理検証能力を高め
たエミュレーション装置を得るものである。また、第五
の目的は、シリアルとパラレルの変換を行うことができ
るエミュレーション装置を得るものである。また、第六
の目的は、論理検証を行う回路規模が増大した場合に
は、複数枚のエミュレーション装置を接続して使うこと
ができるエミュレーション装置を得るものである。
【０００６】
【課題を解決するための手段】この発明に係わるエミュ
レーション装置においては、ディジタル信号が入力され
るディジタル入力端子部と、このディジタル入力端子部
に入力される信号を論理検証する複数のフィールドプロ
グラマブルゲートアレイと、このフィールドプログラマ
ブルゲートアレイによって論理検証された信号を出力す
るディジタル出力端子部と、ディジタル入力端子部及び
ディジタル出力端子部に接続されると共に、複数のフィ
ールドプログラマブルゲートアレイとの間の配線制御及
び複数のフィールドプログラマブルゲートアレイ相互間
の配線制御を、内部回路の変更によって行う配線制御用
セレクタ部と、この配線制御用セレクタ部に接続され、
アナログ信号と所望の信号とを変換する回路を設けるこ
とができるアナログユニバーサル領域を備えたものであ
る。また、アナログユニバーサル領域へのアナログ信号
の入力及び出力のいずれか一方または両方を行うアナロ
グ入出力端子部を備えたものである。
レーション装置においては、ディジタル信号が入力され
るディジタル入力端子部と、このディジタル入力端子部
に入力される信号を論理検証する複数のフィールドプロ
グラマブルゲートアレイと、このフィールドプログラマ
ブルゲートアレイによって論理検証された信号を出力す
るディジタル出力端子部と、ディジタル入力端子部及び
ディジタル出力端子部に接続されると共に、複数のフィ
ールドプログラマブルゲートアレイとの間の配線制御及
び複数のフィールドプログラマブルゲートアレイ相互間
の配線制御を、内部回路の変更によって行う配線制御用
セレクタ部と、この配線制御用セレクタ部に接続され、
アナログ信号と所望の信号とを変換する回路を設けるこ
とができるアナログユニバーサル領域を備えたものであ
る。また、アナログユニバーサル領域へのアナログ信号
の入力及び出力のいずれか一方または両方を行うアナロ
グ入出力端子部を備えたものである。
【０００７】さらに、アナログ入出力端子部には、映像
系の信号端子及び音声系の信号端子のいずれか一方また
は両方が設けられているものである。また、配線制御用
セレクタ部への入力信号を、ディジタル入力端子部から
のものかまたはアナログユニバーサル領域からのものか
を選択する入力選択手段を備えたものである。また、配
線制御用セレクタ部からの出力信号を、ディジタル出力
端子部から出力するかまたはアナログユニバーサル領域
から出力するかを選択する出力選択手段を備えたもので
ある。また、配線制御用セレクタ部は、ディジタル入力
端子部からのものかまたはアナログユニバーサル領域か
らのものかを選択する機能及びディジタル出力端子部か
ら出力するかまたはアナログユニバーサル領域から出力
するかを選択する機能のいずれか一方または両方を有す
るものである。加えて、ディジタルな外部回路を挿入す
ることができるディジタルユニバーサル領域を備え、複
数のフィールドプログラマブルゲートアレイで行う論理
検証に、外部回路をも利用するものである。また、配線
制御用セレクタ部は、複数のフィールドプログラマブル
ゲートアレイとの間の信号を、複数ビット単位で入出力
させることができるものである。また、配線制御用セレ
クタ部は、各フィールドプログラマブルゲートアレイの
内部回路を構成する各ブロックごとに信号を入出力させ
ることができるものである。
系の信号端子及び音声系の信号端子のいずれか一方また
は両方が設けられているものである。また、配線制御用
セレクタ部への入力信号を、ディジタル入力端子部から
のものかまたはアナログユニバーサル領域からのものか
を選択する入力選択手段を備えたものである。また、配
線制御用セレクタ部からの出力信号を、ディジタル出力
端子部から出力するかまたはアナログユニバーサル領域
から出力するかを選択する出力選択手段を備えたもので
ある。また、配線制御用セレクタ部は、ディジタル入力
端子部からのものかまたはアナログユニバーサル領域か
らのものかを選択する機能及びディジタル出力端子部か
ら出力するかまたはアナログユニバーサル領域から出力
するかを選択する機能のいずれか一方または両方を有す
るものである。加えて、ディジタルな外部回路を挿入す
ることができるディジタルユニバーサル領域を備え、複
数のフィールドプログラマブルゲートアレイで行う論理
検証に、外部回路をも利用するものである。また、配線
制御用セレクタ部は、複数のフィールドプログラマブル
ゲートアレイとの間の信号を、複数ビット単位で入出力
させることができるものである。また、配線制御用セレ
クタ部は、各フィールドプログラマブルゲートアレイの
内部回路を構成する各ブロックごとに信号を入出力させ
ることができるものである。
【０００８】さらにまた、ディジタル入力端子部から複
数のフィールドプログラマブルゲートアレイへの信号入
力と複数のフィールドプログラマブルゲートアレイから
ディジタル出力端子部への信号出力とのいずれか一方ま
たは両方に配線用スイッチを備え、この配線用スイッチ
を経由する信号経路と配線用スイッチを経由しない信号
経路とを選択することができるものである。また、複数
のフィールドプログラマブルゲートアレイ間に配線用ス
イッチを備え、この配線用スイッチを経由する信号経路
と配線用スイッチを経由しない信号経路とを選択するこ
とができるものである。また、配線制御用セレクタ部に
は、設定値を変えることで、配線制御用セレクタ部の配
線を切り換えることができる配線制御用スイッチ群を設
けたものである。さらに、配線制御用セレクタ部には、
選択された信号経路の信号について、一定時間遅延され
た信号を生成する遅延手段を設け、配線制御用スイッチ
群の設定を変えることにより、遅延手段によって遅延さ
れた信号と遅延手段によって遅延されない信号とを選択
するものである。
数のフィールドプログラマブルゲートアレイへの信号入
力と複数のフィールドプログラマブルゲートアレイから
ディジタル出力端子部への信号出力とのいずれか一方ま
たは両方に配線用スイッチを備え、この配線用スイッチ
を経由する信号経路と配線用スイッチを経由しない信号
経路とを選択することができるものである。また、複数
のフィールドプログラマブルゲートアレイ間に配線用ス
イッチを備え、この配線用スイッチを経由する信号経路
と配線用スイッチを経由しない信号経路とを選択するこ
とができるものである。また、配線制御用セレクタ部に
は、設定値を変えることで、配線制御用セレクタ部の配
線を切り換えることができる配線制御用スイッチ群を設
けたものである。さらに、配線制御用セレクタ部には、
選択された信号経路の信号について、一定時間遅延され
た信号を生成する遅延手段を設け、配線制御用スイッチ
群の設定を変えることにより、遅延手段によって遅延さ
れた信号と遅延手段によって遅延されない信号とを選択
するものである。
【０００９】また、各フィールドプログラマブルゲート
アレイには、信号を入力するための複数の信号線が接続
できる入力ピンが設けられ、これらの信号線の選択を配
線制御用スイッチ群の設定を変えることにより行うもの
である。また、複数の信号線の選択は、選択されない信
号線をハイインピーダンスにすることにより行うもので
ある。加えて、クロック信号を入力するクロック入力端
子と、クロック信号を出力するクロック出力端子を備え
たものである。また、クロック入力端子及びクロック出
力端子は、それぞえディジタル入力端子部の一つの端子
及びディジタル出力端子部の一つの端子を用いるもので
ある。また、クロック信号を分配して、各内部回路に供
給する所定の段数を有するクロックバッファを備えたも
のである。
アレイには、信号を入力するための複数の信号線が接続
できる入力ピンが設けられ、これらの信号線の選択を配
線制御用スイッチ群の設定を変えることにより行うもの
である。また、複数の信号線の選択は、選択されない信
号線をハイインピーダンスにすることにより行うもので
ある。加えて、クロック信号を入力するクロック入力端
子と、クロック信号を出力するクロック出力端子を備え
たものである。また、クロック入力端子及びクロック出
力端子は、それぞえディジタル入力端子部の一つの端子
及びディジタル出力端子部の一つの端子を用いるもので
ある。また、クロック信号を分配して、各内部回路に供
給する所定の段数を有するクロックバッファを備えたも
のである。
【００１０】また、配線制御用セレクタ部は、配線を制
御することにより、少なくとも一つのフィールドプログ
ラマブルゲートアレイを異なる種類のものとすることが
できるものである。さらにまた、配線制御用セレクタ部
から複数のフィールドプログラマブルゲートアレイへの
接続回路に挿入された第一の時分割回路と、複数のフィ
ールドプログラマブルゲートアレイから配線制御用セレ
クタ部への接続回路に挿入された第二の時分割回路とを
介することによって形成される信号経路と、第一及び第
二の時分割回路を介さない信号経路との選択を、配線制
御用セレクタ部の配線制御により行うものである。
御することにより、少なくとも一つのフィールドプログ
ラマブルゲートアレイを異なる種類のものとすることが
できるものである。さらにまた、配線制御用セレクタ部
から複数のフィールドプログラマブルゲートアレイへの
接続回路に挿入された第一の時分割回路と、複数のフィ
ールドプログラマブルゲートアレイから配線制御用セレ
クタ部への接続回路に挿入された第二の時分割回路とを
介することによって形成される信号経路と、第一及び第
二の時分割回路を介さない信号経路との選択を、配線制
御用セレクタ部の配線制御により行うものである。
【００１１】また、第一の時分割回路は、シリアルの信
号をパラレルの信号に変換するものであり、第二の時分
割回路は、パラレルの信号をシリアルの信号に変換する
ものである。また、第一の時分割回路は、パラレルの信
号をシリアルの信号に変換するものであり、第二の時分
割回路は、シリアルの信号をパラレルの信号に変換する
ものである。さらに、各フィールドプログラマブルゲー
トアレイに信号を直接入力するためのＥＸＴ端子部を備
えたものである。また、エミュレーション装置を複数設
け、それぞれのエミュレーション装置のディジタル入力
端子部とディジタル出力端子部とを同じ端子配列とし、
第一のエミュレーション装置の出力端子部を第二のエミ
ュレーション装置の対応する入力端子に接続したもので
ある。
号をパラレルの信号に変換するものであり、第二の時分
割回路は、パラレルの信号をシリアルの信号に変換する
ものである。また、第一の時分割回路は、パラレルの信
号をシリアルの信号に変換するものであり、第二の時分
割回路は、シリアルの信号をパラレルの信号に変換する
ものである。さらに、各フィールドプログラマブルゲー
トアレイに信号を直接入力するためのＥＸＴ端子部を備
えたものである。また、エミュレーション装置を複数設
け、それぞれのエミュレーション装置のディジタル入力
端子部とディジタル出力端子部とを同じ端子配列とし、
第一のエミュレーション装置の出力端子部を第二のエミ
ュレーション装置の対応する入力端子に接続したもので
ある。
【００１２】
実施の形態１．図１は、この発明の実施の形態１による
エミュレーション装置を示すブロック図である。図にお
いて、１〜４は従来装置におけるものと同様の、エミュ
レーション用ＦＰＧＡ、６は外部機器から入力されるア
ナログ信号に対して既存の回路を取り込んで所望の信号
に変換でき、またエミュレーション用ＦＰＧＡ１〜４に
よって信号処理した信号を外部機器への出力を可能にす
るアナログユニバーサル領域、７はエミュレーション用
ＦＰＧＡ１〜４との間の配線制御及びエミュレーション
用ＦＰＧＡ１〜４相互間の配線制御を行うフィールドプ
ログラマブルゲートアレイを使用した配線制御用セレク
タ群、８はエミュレーション用ＦＰＧＡ１〜４に外部回
路から信号入力するためのディジタル入力端子群で、配
線制御用セレクタ群７に接続されている。９はエミュレ
ーション用ＦＰＧＡ１〜４で信号処理を行った信号を出
力するディジタル出力端子群で、配線制御用セレクタ群
７に接続されている。１０はエミュレーション装置であ
る。配線用セレクタ群７は、ディジタル入力端子群８と
アナログユニバーサル領域６からの入力を選択する機能
及びディジタル出力端子群９とアナログユニバーサル領
域６からの出力を選択する機能をも有している。１ａ、
２ａ、７ａ、７ｂ、８ａ、９ａは配線制御用セレクタ群
７を介する信号を示しており、１ｂ、１ｃ、２ｂはそれ
ぞれエミュレーション用ＦＰＧＡ１〜３間、エミュレー
ション用ＦＰＧＡ１〜２間、エミュレーション用ＦＰＧ
Ａ２〜４間の結線を示している。
エミュレーション装置を示すブロック図である。図にお
いて、１〜４は従来装置におけるものと同様の、エミュ
レーション用ＦＰＧＡ、６は外部機器から入力されるア
ナログ信号に対して既存の回路を取り込んで所望の信号
に変換でき、またエミュレーション用ＦＰＧＡ１〜４に
よって信号処理した信号を外部機器への出力を可能にす
るアナログユニバーサル領域、７はエミュレーション用
ＦＰＧＡ１〜４との間の配線制御及びエミュレーション
用ＦＰＧＡ１〜４相互間の配線制御を行うフィールドプ
ログラマブルゲートアレイを使用した配線制御用セレク
タ群、８はエミュレーション用ＦＰＧＡ１〜４に外部回
路から信号入力するためのディジタル入力端子群で、配
線制御用セレクタ群７に接続されている。９はエミュレ
ーション用ＦＰＧＡ１〜４で信号処理を行った信号を出
力するディジタル出力端子群で、配線制御用セレクタ群
７に接続されている。１０はエミュレーション装置であ
る。配線用セレクタ群７は、ディジタル入力端子群８と
アナログユニバーサル領域６からの入力を選択する機能
及びディジタル出力端子群９とアナログユニバーサル領
域６からの出力を選択する機能をも有している。１ａ、
２ａ、７ａ、７ｂ、８ａ、９ａは配線制御用セレクタ群
７を介する信号を示しており、１ｂ、１ｃ、２ｂはそれ
ぞれエミュレーション用ＦＰＧＡ１〜３間、エミュレー
ション用ＦＰＧＡ１〜２間、エミュレーション用ＦＰＧ
Ａ２〜４間の結線を示している。
【００１３】図２は、ＡＳＩＣを含む回路の概略ブロッ
ク図である。図において、１１は実際に開発しようとす
るＡＳＩＣ、１２、１３はＡＳＩＣ１１内部の機能ブロ
ックである。６ａは図１のアナログユニバーサル領域６
から出力される信号である。次に、動作について説明す
る。図１において、エミュレーション用ＦＰＧＡ１〜４
間で信号のやりとりをするときは、そのＦＰＧＡを直結
する結線１ｅを使うか、配線制御用セレクタ群７を介し
た信号７ａ、１ａ、７ｂ、２ａを選択するかは配線制御
用セレクタ群７の内部結線を変更することで可能であ
る。また、アナログユニバーサル領域６により所望の信
号に変換した信号（例えばアナログ・ディジタル変換）
もまた、配線制御用セレクタ群７を介し、エミュレーシ
ョン用ＦＰＧＡ１〜４において論理検証することも可能
である。
ク図である。図において、１１は実際に開発しようとす
るＡＳＩＣ、１２、１３はＡＳＩＣ１１内部の機能ブロ
ックである。６ａは図１のアナログユニバーサル領域６
から出力される信号である。次に、動作について説明す
る。図１において、エミュレーション用ＦＰＧＡ１〜４
間で信号のやりとりをするときは、そのＦＰＧＡを直結
する結線１ｅを使うか、配線制御用セレクタ群７を介し
た信号７ａ、１ａ、７ｂ、２ａを選択するかは配線制御
用セレクタ群７の内部結線を変更することで可能であ
る。また、アナログユニバーサル領域６により所望の信
号に変換した信号（例えばアナログ・ディジタル変換）
もまた、配線制御用セレクタ群７を介し、エミュレーシ
ョン用ＦＰＧＡ１〜４において論理検証することも可能
である。
【００１４】次に、図２は、実際に開発しようとするＡ
ＳＩＣの例として内部ブロック図を示し、これを図１で
示したエミュレーション装置１０で、どのように評価す
るか説明する。ＡＳＩＣ１１に、外部回路から与えられ
るディジタル信号である入力信号８ａは、図１のディジ
タル入力端子群８から配線制御用セレクタ群７に入力さ
れる信号８ａに相当する。また、ＡＳＩＣ１１へ与えら
れる信号６ａは、図１のアナログユニバーサル領域６か
ら出力される信号６ａに相当する。また、出力信号９ａ
に関しても入力信号と同様である。図２に示すＡＳＩＣ
１１内部の機能ブロック１２を、図１に示すエミュレー
ション用ＦＰＧＡ１において展開する。また、ＡＳＩＣ
１１内部の機能ブロック１３を図１のエミュレーション
ＦＰＧＡ２において展開する。この際、エミュレーショ
ン用ＦＰＧＡ１、２において、ゲート規模等で展開でき
ない回路は、それぞれ結線１ｂ、２ｂを介して、エミュ
レーション用ＦＰＧＡ３、４において拡張し展開する。
ＡＳＩＣ１１内部の機能ブロック１２、１３間の結線
は、配線制御用セレクタ群７からの信号７ａおよび信号
７ｂにおいて拡張し展開する。以上述べたように、実施
の形態１では、図２に示したＡＳＩＣ１１を含む回路と
等価なものを、図１で示したエミュレーション装置１０
で実現できる。
ＳＩＣの例として内部ブロック図を示し、これを図１で
示したエミュレーション装置１０で、どのように評価す
るか説明する。ＡＳＩＣ１１に、外部回路から与えられ
るディジタル信号である入力信号８ａは、図１のディジ
タル入力端子群８から配線制御用セレクタ群７に入力さ
れる信号８ａに相当する。また、ＡＳＩＣ１１へ与えら
れる信号６ａは、図１のアナログユニバーサル領域６か
ら出力される信号６ａに相当する。また、出力信号９ａ
に関しても入力信号と同様である。図２に示すＡＳＩＣ
１１内部の機能ブロック１２を、図１に示すエミュレー
ション用ＦＰＧＡ１において展開する。また、ＡＳＩＣ
１１内部の機能ブロック１３を図１のエミュレーション
ＦＰＧＡ２において展開する。この際、エミュレーショ
ン用ＦＰＧＡ１、２において、ゲート規模等で展開でき
ない回路は、それぞれ結線１ｂ、２ｂを介して、エミュ
レーション用ＦＰＧＡ３、４において拡張し展開する。
ＡＳＩＣ１１内部の機能ブロック１２、１３間の結線
は、配線制御用セレクタ群７からの信号７ａおよび信号
７ｂにおいて拡張し展開する。以上述べたように、実施
の形態１では、図２に示したＡＳＩＣ１１を含む回路と
等価なものを、図１で示したエミュレーション装置１０
で実現できる。
【００１５】実施の形態２．図３はこの発明の実施の形
態２によるエミュレーション装置を示す概略のブロック
図である。図において、１５はアナログ入出力端子群で
ある。次に、動作について説明する。外部機器より入力
される信号は、アナログユニバーサル領域６において、
所望の信号に変換されるが、その入力手段として、アナ
ログ入出力端子群１５に、予め映像系や音声系で使用さ
れる汎用的な端子を用意しておくことで、様々な機器へ
の接続が可能となる。また、出力手段においても同様で
ある。他の構成は実施の形態１と同様であるので説明を
省略する。
態２によるエミュレーション装置を示す概略のブロック
図である。図において、１５はアナログ入出力端子群で
ある。次に、動作について説明する。外部機器より入力
される信号は、アナログユニバーサル領域６において、
所望の信号に変換されるが、その入力手段として、アナ
ログ入出力端子群１５に、予め映像系や音声系で使用さ
れる汎用的な端子を用意しておくことで、様々な機器へ
の接続が可能となる。また、出力手段においても同様で
ある。他の構成は実施の形態１と同様であるので説明を
省略する。
【００１６】エミュレーション装置を上記のような構成
にした場合、例えば映像系や音声系の信号に対しての様
々な入出力手段が備わっている構成であるため、ユーザ
がエミュレーション装置を使用し、論理検証を行う際
に、外部機器からの信号を直接入力することができる。
また、論理検証を行った信号を、直接外部機器へ出力す
ることができるため、エミュレーション装置で論理検証
を行った信号を、外部機器によって確認することができ
る。
にした場合、例えば映像系や音声系の信号に対しての様
々な入出力手段が備わっている構成であるため、ユーザ
がエミュレーション装置を使用し、論理検証を行う際
に、外部機器からの信号を直接入力することができる。
また、論理検証を行った信号を、直接外部機器へ出力す
ることができるため、エミュレーション装置で論理検証
を行った信号を、外部機器によって確認することができ
る。
【００１７】実施の形態３．図４は、この発明の実施の
形態３によるエミュレーション装置を示す概略ブロック
図である。図において、１６は抜き差しすることによっ
て制御できるジャンパーＳＷ群である。次に、動作につ
いて説明する。ジャンパーＳＷ群１６の一方は、配線制
御用セレクタ群７の入力端子とディジタル入力端子群８
に結線されている。ジャンパーＳＷ群１６の他の一方
は、アナログユニバーサル領域６によって所望の信号に
変換された信号、例えばアナログ・ディジタル変換され
た信号を出力するための端子と接続されている。ジャン
パーＳＷ群１６は内部抵抗がないものを使用し、ジャン
パーＳＷ群１６とディジタル入力端子群８とを接続して
おくことで、ジャンパーＳＷ群１６を挿入した場合に
は、配線制御用セレクタ群７に入力される信号１６ａ
は、アナログユニバーサル領域６で変換された信号６ａ
となり、ジャンパーＳＷ群１６を挿入しない場合には、
配線制御用セレクタ群７に入力される信号１６ａは、デ
ィジタル入力端子群８から入力された信号８ａとなる。
また、出力端子においても同様である。このように、ジ
ャンパーＳＷ群１６の一方を配線制御幼セレクタ群７の
入力端子とディジタル入力端子群８に結線することで、
配線制御用セレクタ群７のピン数を減らすことができ
る。他の構成は実施の形態２と同様であるので説明を省
略する。
形態３によるエミュレーション装置を示す概略ブロック
図である。図において、１６は抜き差しすることによっ
て制御できるジャンパーＳＷ群である。次に、動作につ
いて説明する。ジャンパーＳＷ群１６の一方は、配線制
御用セレクタ群７の入力端子とディジタル入力端子群８
に結線されている。ジャンパーＳＷ群１６の他の一方
は、アナログユニバーサル領域６によって所望の信号に
変換された信号、例えばアナログ・ディジタル変換され
た信号を出力するための端子と接続されている。ジャン
パーＳＷ群１６は内部抵抗がないものを使用し、ジャン
パーＳＷ群１６とディジタル入力端子群８とを接続して
おくことで、ジャンパーＳＷ群１６を挿入した場合に
は、配線制御用セレクタ群７に入力される信号１６ａ
は、アナログユニバーサル領域６で変換された信号６ａ
となり、ジャンパーＳＷ群１６を挿入しない場合には、
配線制御用セレクタ群７に入力される信号１６ａは、デ
ィジタル入力端子群８から入力された信号８ａとなる。
また、出力端子においても同様である。このように、ジ
ャンパーＳＷ群１６の一方を配線制御幼セレクタ群７の
入力端子とディジタル入力端子群８に結線することで、
配線制御用セレクタ群７のピン数を減らすことができ
る。他の構成は実施の形態２と同様であるので説明を省
略する。
【００１８】エミュレーション装置を上記のような構成
にした場合、アナログユニバーサル領域６からの信号
と、外部から入力されるディジタル信号のいずれかの信
号を選択することができる構成であるため、アナログユ
ニバーサル領域６で変換した信号を、配線制御用セレク
タ群７に結線する必要がなく、また、ジャンパーＳＷ群
１６の挿入、挿入無しの選択により、様々な入出力手段
に対応することができる。
にした場合、アナログユニバーサル領域６からの信号
と、外部から入力されるディジタル信号のいずれかの信
号を選択することができる構成であるため、アナログユ
ニバーサル領域６で変換した信号を、配線制御用セレク
タ群７に結線する必要がなく、また、ジャンパーＳＷ群
１６の挿入、挿入無しの選択により、様々な入出力手段
に対応することができる。
【００１９】実施の形態４．図５は、この発明の実施の
形態４によるエミュレーション装置を示す概略ブロック
図である。図において、１７はディジタルユニバーサル
領域用端子群（以下ＥＸＴ端子群と記す）、１８はＥＸ
Ｔ端子群１７に接続され、乗算器やＲＡＭといったＩＣ
を挿入できる領域であるディジタルユニバーサル領域で
ある。次に動作について説明する。ＥＸＴ端子群１７
は、配線制御用セレクタ群７と接続されており、また、
ディジタルユニバーサル領域１８は、乗算器やＲＡＭと
いったＩＣを挿入できる領域であるので、配線制御用セ
レクタ群７の内部結線を選択することで、ディジタルユ
ニバーサル領域１８に挿入されているＩＣを、エミュレ
ーション用ＦＰＧＡ１〜４が行う信号処理の論理検証に
利用することができる。他の構成は実施の形態３と同様
であるので説明を省略する。
形態４によるエミュレーション装置を示す概略ブロック
図である。図において、１７はディジタルユニバーサル
領域用端子群（以下ＥＸＴ端子群と記す）、１８はＥＸ
Ｔ端子群１７に接続され、乗算器やＲＡＭといったＩＣ
を挿入できる領域であるディジタルユニバーサル領域で
ある。次に動作について説明する。ＥＸＴ端子群１７
は、配線制御用セレクタ群７と接続されており、また、
ディジタルユニバーサル領域１８は、乗算器やＲＡＭと
いったＩＣを挿入できる領域であるので、配線制御用セ
レクタ群７の内部結線を選択することで、ディジタルユ
ニバーサル領域１８に挿入されているＩＣを、エミュレ
ーション用ＦＰＧＡ１〜４が行う信号処理の論理検証に
利用することができる。他の構成は実施の形態３と同様
であるので説明を省略する。
【００２０】エミュレーション装置を上記のような構成
にしたため、ＦＰＧＡでは動作速度、チップ構造上実現
が困難である乗算器やＲＡＭといったＩＣを、ディジタ
ルユニバーサル領域１８に挿入し、接続することがで
き、エミュレーション用ＦＰＧＡ１〜４を補足する構成
となり、様々な信号処理の論理検証に対して対応するこ
とができる。
にしたため、ＦＰＧＡでは動作速度、チップ構造上実現
が困難である乗算器やＲＡＭといったＩＣを、ディジタ
ルユニバーサル領域１８に挿入し、接続することがで
き、エミュレーション用ＦＰＧＡ１〜４を補足する構成
となり、様々な信号処理の論理検証に対して対応するこ
とができる。
【００２１】実施の形態５．図６は、この発明の実施の
形態５によるエミュレーション装置を示す概略ブロック
図である。配線制御用セレクタ群７からエミュレーショ
ン用ＦＰＧＡ１、２、３、４への出力は、配線制御用セ
レクタ群７の内部結線を選択により変えることで、複数
のビット単位（例えば４ビット）で行う。つまり、エミ
ュレーションＦＰＧＡ１に出力する信号７ａ、またはエ
ミュレーション用ＦＰＧＡ２に出力する信号７ｂを、例
えば信号７ａ、７ｃや、信号７ｂ、７ｄのごとく複数の
ビット単位で行うことが可能である。また、ディジタル
入力端子群８、アナログユニバーサル領域６、ディジタ
ル出力端子群９、ディジタルユニバーサル領域１８から
配線制御用セレクタ群７への入出力信号の制御もまた、
複数ビット単位で行うことが可能である。他の構成は実
施の形態４と同様であるので説明は省略する。エミュレ
ーション装置を上記のような構成にした場合、エミュレ
ーション用ＦＰＧＡ１、２、３、４への出力又は入力
は、全て複数ビット単位で行うことができる構成である
ため、この複数ビット単位での切替選択手段が簡単にな
り、映像信号や音声信号等の多ビットの論理検証を行う
際に適している。
形態５によるエミュレーション装置を示す概略ブロック
図である。配線制御用セレクタ群７からエミュレーショ
ン用ＦＰＧＡ１、２、３、４への出力は、配線制御用セ
レクタ群７の内部結線を選択により変えることで、複数
のビット単位（例えば４ビット）で行う。つまり、エミ
ュレーションＦＰＧＡ１に出力する信号７ａ、またはエ
ミュレーション用ＦＰＧＡ２に出力する信号７ｂを、例
えば信号７ａ、７ｃや、信号７ｂ、７ｄのごとく複数の
ビット単位で行うことが可能である。また、ディジタル
入力端子群８、アナログユニバーサル領域６、ディジタ
ル出力端子群９、ディジタルユニバーサル領域１８から
配線制御用セレクタ群７への入出力信号の制御もまた、
複数ビット単位で行うことが可能である。他の構成は実
施の形態４と同様であるので説明は省略する。エミュレ
ーション装置を上記のような構成にした場合、エミュレ
ーション用ＦＰＧＡ１、２、３、４への出力又は入力
は、全て複数ビット単位で行うことができる構成である
ため、この複数ビット単位での切替選択手段が簡単にな
り、映像信号や音声信号等の多ビットの論理検証を行う
際に適している。
【００２２】実施の形態６．図７は、この発明の実施の
形態６によるエミュレーション用ＦＰＧＡを示す概略ブ
ロック図である。図において、２０、２１はいずれもエ
ミュレーション用ＦＰＧＡ１内部のブロックを表したも
のである。次に、動作について説明する。配線制御用セ
レクタ群７からエミュレーション用ＦＰＧＡ１に接続す
る際、エミュレーション用ＦＰＧＡ１内部のブロック２
０、ブロック２１から入力及びエミュレーション用ＦＰ
ＧＡ１で論理検証を行った出力信号を、機能ブロック単
位の階層毎への接続をする。つまり、配線制御用セレク
タ群７から出力された信号７ａ、７ｃが、エミュレーシ
ョン用ＦＰＧＡ１に入力される際、配線制御用セレクタ
群７の内部結線を選択することで、ブロック２０に入力
することも、ブロック２１に入力することも、あるいは
ブロック２０で論理検証を行った出力を、ブロック２１
に入力することも可能である。また、出力信号１ａ、１
ｃにおいても入力信号と同様である。また、ここでは、
エミュレーション用ＦＰＧＡ１について述べたが、他の
エミュレーション用ＦＰＧＡ２、３、４についても同様
である。他の構成は実施の形態５と同様であるので、説
明を省略する。
形態６によるエミュレーション用ＦＰＧＡを示す概略ブ
ロック図である。図において、２０、２１はいずれもエ
ミュレーション用ＦＰＧＡ１内部のブロックを表したも
のである。次に、動作について説明する。配線制御用セ
レクタ群７からエミュレーション用ＦＰＧＡ１に接続す
る際、エミュレーション用ＦＰＧＡ１内部のブロック２
０、ブロック２１から入力及びエミュレーション用ＦＰ
ＧＡ１で論理検証を行った出力信号を、機能ブロック単
位の階層毎への接続をする。つまり、配線制御用セレク
タ群７から出力された信号７ａ、７ｃが、エミュレーシ
ョン用ＦＰＧＡ１に入力される際、配線制御用セレクタ
群７の内部結線を選択することで、ブロック２０に入力
することも、ブロック２１に入力することも、あるいは
ブロック２０で論理検証を行った出力を、ブロック２１
に入力することも可能である。また、出力信号１ａ、１
ｃにおいても入力信号と同様である。また、ここでは、
エミュレーション用ＦＰＧＡ１について述べたが、他の
エミュレーション用ＦＰＧＡ２、３、４についても同様
である。他の構成は実施の形態５と同様であるので、説
明を省略する。
【００２３】エミュレーション装置を上記のような構成
にしたため、エミュレーション用ＦＰＧＡ１への入力、
また、エミュレーション用ＦＰＧＡ１からの出力は、エ
ミュレーション用ＦＰＧＡ１内部の回路の階層毎への接
続ができるため、内部ブロックの検証結果を容易に確認
できる。また、内部ブロックで行った検証結果を比較す
る場合に適している。
にしたため、エミュレーション用ＦＰＧＡ１への入力、
また、エミュレーション用ＦＰＧＡ１からの出力は、エ
ミュレーション用ＦＰＧＡ１内部の回路の階層毎への接
続ができるため、内部ブロックの検証結果を容易に確認
できる。また、内部ブロックで行った検証結果を比較す
る場合に適している。
【００２４】実施の形態７．図８はこの発明の実施の形
態７によるエミュレーション装置を示す概略ブロック図
である。図において、２２、２３は配線用ＳＷである。
次に動作について説明する。エミュレーション用ＦＰＧ
Ａ１〜４において論理検証を行う場合の配線制御を行う
手段として、上記までの実施の形態で説明した配線制御
用セレクタ群７とは別に、配線用ＳＷ２２、配線用ＳＷ
２３を備えるものである。ディジタル入力端子群８から
入力された信号は、配線制御用セレクタ群７に入力され
るとともに、配線用ＳＷ２２にも入力される。配線用Ｓ
Ｗ２２をオンとすると、ディジタル入力端子群８に入力
された信号は、配線制御用セレクタ群７を経由すること
なくエミュレーション用ＦＰＧＡ１に入力され、信号処
理を行った後、配線制御用セレクタ群７に出力される。
また、配線用ＳＷ２３をオンすることで、エミュレーシ
ョン用ＦＰＧＡ１から、配線制御用セレクタ群７を経由
することなく、ディジタル出力端子群９へ出力するとい
う使用法もできる。他の構成は実施の形態６と同様であ
るので、説明を省略する。
態７によるエミュレーション装置を示す概略ブロック図
である。図において、２２、２３は配線用ＳＷである。
次に動作について説明する。エミュレーション用ＦＰＧ
Ａ１〜４において論理検証を行う場合の配線制御を行う
手段として、上記までの実施の形態で説明した配線制御
用セレクタ群７とは別に、配線用ＳＷ２２、配線用ＳＷ
２３を備えるものである。ディジタル入力端子群８から
入力された信号は、配線制御用セレクタ群７に入力され
るとともに、配線用ＳＷ２２にも入力される。配線用Ｓ
Ｗ２２をオンとすると、ディジタル入力端子群８に入力
された信号は、配線制御用セレクタ群７を経由すること
なくエミュレーション用ＦＰＧＡ１に入力され、信号処
理を行った後、配線制御用セレクタ群７に出力される。
また、配線用ＳＷ２３をオンすることで、エミュレーシ
ョン用ＦＰＧＡ１から、配線制御用セレクタ群７を経由
することなく、ディジタル出力端子群９へ出力するとい
う使用法もできる。他の構成は実施の形態６と同様であ
るので、説明を省略する。
【００２５】エミュレーション装置を上記のような構成
にした場合、エミュレーション用ＦＰＧＡへの接続は、
配線用ＳＷ２２、２３のオン、オフで直接接続すること
ができる構成であるため、配線用ＳＷ２２、２３を使用
した接続は、配線制御を行う際の遅延がほとんどないと
いったメリットがある。また、ここではディジタル入力
端子群８とエミュレーション用ＦＰＧＡ間について述べ
たが、配線用ＳＷ２２、２３を、例えばエミュレーショ
ン用ＦＰＧＡ同士の接続間に挿入するなどの構成でも同
様の効果がある。
にした場合、エミュレーション用ＦＰＧＡへの接続は、
配線用ＳＷ２２、２３のオン、オフで直接接続すること
ができる構成であるため、配線用ＳＷ２２、２３を使用
した接続は、配線制御を行う際の遅延がほとんどないと
いったメリットがある。また、ここではディジタル入力
端子群８とエミュレーション用ＦＰＧＡ間について述べ
たが、配線用ＳＷ２２、２３を、例えばエミュレーショ
ン用ＦＰＧＡ同士の接続間に挿入するなどの構成でも同
様の効果がある。
【００２６】実施の形態８．図９は、この発明の実施の
形態８によるエミュレーション装置を示す概略ブロック
図である。図において、２４は配線制御用セレクタ群７
の内部結線を選択するための配線制御用ＳＷ群である。
次に、動作について説明する。例えば、実施の形態３で
述べた外部機器からの入力信号を、エミュレーション用
ＦＰＧＡ１において信号処理の論理検証を行う場合に、
配線制御用セレクタ群７には、アナログユニバーサル領
域６で所望の信号に変換され、ジャンパーＳＷ群１６を
経由した信号１６ａと、ディジタル入力端子群８からの
信号８ａが接続されている。エミュレーション用ＦＰＧ
Ａ１で、これらの信号のいずれかについて、論理検証を
行う際には、配線制御用ＳＷ群２４の設定値を変えるこ
とで、信号のやりとりを電気的に切り換えることができ
る。また、ジャンパーＳＷ群１６を経由しないアナログ
ユニバーサル領域６からの入力信号をも選択することが
できる。また、ここでは外部機器からエミュレーション
用ＦＰＧＡ１〜４への信号のやりとりに関して述べた
が、外部機器への出力や、エミュレーション用ＦＰＧＡ
１〜４とディジタルユニバーサル領域１８との信号のや
りとりや、エミュレーション用ＦＰＧＡ１〜４相互間の
信号のやりとりや、また、実施の形態５、６で述べた信
号の複数のビット単位、エミュレーション用ＦＰＧＡ内
部回路の階層への信号のやりとりを、配線制御用ＳＷ群
２４の設定を変えることで、電気的に切り換えることが
できる。他の構成は実施の形態８と同様であるので、説
明を省略する。
形態８によるエミュレーション装置を示す概略ブロック
図である。図において、２４は配線制御用セレクタ群７
の内部結線を選択するための配線制御用ＳＷ群である。
次に、動作について説明する。例えば、実施の形態３で
述べた外部機器からの入力信号を、エミュレーション用
ＦＰＧＡ１において信号処理の論理検証を行う場合に、
配線制御用セレクタ群７には、アナログユニバーサル領
域６で所望の信号に変換され、ジャンパーＳＷ群１６を
経由した信号１６ａと、ディジタル入力端子群８からの
信号８ａが接続されている。エミュレーション用ＦＰＧ
Ａ１で、これらの信号のいずれかについて、論理検証を
行う際には、配線制御用ＳＷ群２４の設定値を変えるこ
とで、信号のやりとりを電気的に切り換えることができ
る。また、ジャンパーＳＷ群１６を経由しないアナログ
ユニバーサル領域６からの入力信号をも選択することが
できる。また、ここでは外部機器からエミュレーション
用ＦＰＧＡ１〜４への信号のやりとりに関して述べた
が、外部機器への出力や、エミュレーション用ＦＰＧＡ
１〜４とディジタルユニバーサル領域１８との信号のや
りとりや、エミュレーション用ＦＰＧＡ１〜４相互間の
信号のやりとりや、また、実施の形態５、６で述べた信
号の複数のビット単位、エミュレーション用ＦＰＧＡ内
部回路の階層への信号のやりとりを、配線制御用ＳＷ群
２４の設定を変えることで、電気的に切り換えることが
できる。他の構成は実施の形態８と同様であるので、説
明を省略する。
【００２７】エミュレーション装置を上記の様な構成と
し、配線制御用セレクタ群７の配線制御用の回路を変更
することなく、エミュレーション用ＦＰＧＡで論理検証
を行う信号のやりとりを、電気的に切り換えることがで
きる構成であるため、配線制御用セレクタ群７の内部結
線を変更することなく、エミュレーション用ＦＰＧＡへ
の入出力信号を切り換えることができる。
し、配線制御用セレクタ群７の配線制御用の回路を変更
することなく、エミュレーション用ＦＰＧＡで論理検証
を行う信号のやりとりを、電気的に切り換えることがで
きる構成であるため、配線制御用セレクタ群７の内部結
線を変更することなく、エミュレーション用ＦＰＧＡへ
の入出力信号を切り換えることができる。
【００２８】実施の形態９．図１０は、この発明の実施
の形態９による配線制御用セレクタ群の内部回路の一部
を示すブロック図である。図において、３０はレジス
タ、３１はセレクタ、３０ｂはエミュレーション装置に
使用しているシステムクロックを示したものである。次
に動作について説明する。アナログユニバーサル領域６
からの信号６ａは、ジャンパーＳＷ群１６を経由し、信
号１６ａとしてレジスタ３０とセレクタ３１に入力され
る。セレクタ３１には、レジスタ３０でシステムクロッ
ク３０ｂの１クロック分遅延したデータ３０ａもまた入
力される。配線制御用ＳＷ群２４を切り換えると、信号
２４ａによって、セレクタ３１の出力を選択することが
できる。また、ここではアナログユニバーサル領域６と
エミュレーション用ＦＰＧＡ１間の信号について述べた
が、他の信号についても同様である。他の構成は実施の
形態９と同様であるので、説明を省略する。
の形態９による配線制御用セレクタ群の内部回路の一部
を示すブロック図である。図において、３０はレジス
タ、３１はセレクタ、３０ｂはエミュレーション装置に
使用しているシステムクロックを示したものである。次
に動作について説明する。アナログユニバーサル領域６
からの信号６ａは、ジャンパーＳＷ群１６を経由し、信
号１６ａとしてレジスタ３０とセレクタ３１に入力され
る。セレクタ３１には、レジスタ３０でシステムクロッ
ク３０ｂの１クロック分遅延したデータ３０ａもまた入
力される。配線制御用ＳＷ群２４を切り換えると、信号
２４ａによって、セレクタ３１の出力を選択することが
できる。また、ここではアナログユニバーサル領域６と
エミュレーション用ＦＰＧＡ１間の信号について述べた
が、他の信号についても同様である。他の構成は実施の
形態９と同様であるので、説明を省略する。
【００２９】上記のような構成のエミュレーション装置
では、配線制御用セレクタ群７からエミュレーション用
ＦＰＧＡへの出力信号の遅延を、公知の遅延時間を挿入
する場合の遅延と、配線制御用セレクタ群７に使用して
いるデバイスの性能に依存する手段の選択が配線制御用
ＳＷ群２４の設定によってできる。信号処理の論理検証
を行う回路が、速度を要求される場合には、レジスタ３
０を挿入して遅延された信号を選択することで、配線制
御用セレクタ群７の配線遅延が無くなるため、論理検証
を行う回路の速度を上げることができる。また、レジス
タ３０を挿入しない信号を選択した場合には、論理検証
を行う回路にタイミングを合わせるためのレジスタが必
要なくなり、回路規模を削減することができる。
では、配線制御用セレクタ群７からエミュレーション用
ＦＰＧＡへの出力信号の遅延を、公知の遅延時間を挿入
する場合の遅延と、配線制御用セレクタ群７に使用して
いるデバイスの性能に依存する手段の選択が配線制御用
ＳＷ群２４の設定によってできる。信号処理の論理検証
を行う回路が、速度を要求される場合には、レジスタ３
０を挿入して遅延された信号を選択することで、配線制
御用セレクタ群７の配線遅延が無くなるため、論理検証
を行う回路の速度を上げることができる。また、レジス
タ３０を挿入しない信号を選択した場合には、論理検証
を行う回路にタイミングを合わせるためのレジスタが必
要なくなり、回路規模を削減することができる。
【００３０】実施の形態１０．図１１は、この発明の実
施の形態１０による配線制御用セレクタ群の内部回路の
一部を示すブロック図である。図において、３２はトラ
イステートバッファである。次に、動作について説明す
る。トライステートバッファ３２は、配線制御用ＳＷ群
２４を切り換えることで、アナログユニバーサル領域６
からの信号６ａを、配線制御用セレクタ群７を経由し、
ハイインピーダンス（高抵抗値）にし、エミュレーショ
ン用ＦＰＧＡ１に接続している。つまり、エミュレーシ
ョン用ＦＰＧＡ１の入力ピンを、２種類（あるいは数種
類）の信号を伝送する二本の信号線に接続しておき、配
線制御用ＳＷ群２４を切り換え、一方の信号線をハイイ
ンピーダンスにすることで、一種類の信号だけをエミュ
レーション用ＦＰＧＡ１に入力することができる。ま
た、ここではエミュレーション用ＦＰＧＡ１についてだ
け述べたが、他のエミュレーション用ＦＰＧＡ２、３、
４に関しても同様である。他の構成は実施の形態９と同
様であるので、説明を省略する。
施の形態１０による配線制御用セレクタ群の内部回路の
一部を示すブロック図である。図において、３２はトラ
イステートバッファである。次に、動作について説明す
る。トライステートバッファ３２は、配線制御用ＳＷ群
２４を切り換えることで、アナログユニバーサル領域６
からの信号６ａを、配線制御用セレクタ群７を経由し、
ハイインピーダンス（高抵抗値）にし、エミュレーショ
ン用ＦＰＧＡ１に接続している。つまり、エミュレーシ
ョン用ＦＰＧＡ１の入力ピンを、２種類（あるいは数種
類）の信号を伝送する二本の信号線に接続しておき、配
線制御用ＳＷ群２４を切り換え、一方の信号線をハイイ
ンピーダンスにすることで、一種類の信号だけをエミュ
レーション用ＦＰＧＡ１に入力することができる。ま
た、ここではエミュレーション用ＦＰＧＡ１についてだ
け述べたが、他のエミュレーション用ＦＰＧＡ２、３、
４に関しても同様である。他の構成は実施の形態９と同
様であるので、説明を省略する。
【００３１】エミュレーション装置を上記のような構成
にしたため、エミュレーション用ＦＰＧＡの入力ピンへ
の接続を、複数の信号線で行うことができ、エミュレー
ション用ＦＰＧＡの入力ピンに多数の異なる信号線を接
続しておき、接続された信号線のいずれかを選択して入
力信号を得、信号処理の論理検証を行うことができる。
このため、エミュレーション装置の内部ノードをエミュ
レーション用ＦＰＧＡのピン数以上に接続することがで
きるといったメリットがある。
にしたため、エミュレーション用ＦＰＧＡの入力ピンへ
の接続を、複数の信号線で行うことができ、エミュレー
ション用ＦＰＧＡの入力ピンに多数の異なる信号線を接
続しておき、接続された信号線のいずれかを選択して入
力信号を得、信号処理の論理検証を行うことができる。
このため、エミュレーション装置の内部ノードをエミュ
レーション用ＦＰＧＡのピン数以上に接続することがで
きるといったメリットがある。
【００３２】実施の形態１１．図１２は、この発明の実
施の形態１１によるエミュレーション装置を示す概略ブ
ロック図である。図において、３４は他のエミュレーシ
ョン装置、３５はエミュレーション装置３４のディジタ
ル部、３６はエミュレーション装置３４のディジタル入
力端子群、３７はエミュレーション装置３４のディジタ
ル出力端子群である。次に動作について説明する。エミ
ュレーション装置３４は、実施の形態１から１１までの
エミュレーション装置と同じものである。エミュレーシ
ョン装置１０で、論理検証を行った信号は、ディジタル
出力端子群９から出力されるか、又はアナログユニバー
サル領域６でアナログ信号に変換されて、外部機器へ出
力する。また、ディジタル入力端子群３６とディジタル
出力端子群９の端子配列を同じにすることで、カスケー
ド接続をすることにより、エミュレーション装置１０で
論理検証を行った信号をエミュレーション装置３４のデ
ィジタル入力端子群３６に入力することもできる。ま
た、エミュレーション装置３４で論理検証を行った信号
を、再びエミュレーション装置１０に帰し、論理検証を
行うこともできる。他の構成は実施の形態１０と同様で
あるので、説明を省略する。
施の形態１１によるエミュレーション装置を示す概略ブ
ロック図である。図において、３４は他のエミュレーシ
ョン装置、３５はエミュレーション装置３４のディジタ
ル部、３６はエミュレーション装置３４のディジタル入
力端子群、３７はエミュレーション装置３４のディジタ
ル出力端子群である。次に動作について説明する。エミ
ュレーション装置３４は、実施の形態１から１１までの
エミュレーション装置と同じものである。エミュレーシ
ョン装置１０で、論理検証を行った信号は、ディジタル
出力端子群９から出力されるか、又はアナログユニバー
サル領域６でアナログ信号に変換されて、外部機器へ出
力する。また、ディジタル入力端子群３６とディジタル
出力端子群９の端子配列を同じにすることで、カスケー
ド接続をすることにより、エミュレーション装置１０で
論理検証を行った信号をエミュレーション装置３４のデ
ィジタル入力端子群３６に入力することもできる。ま
た、エミュレーション装置３４で論理検証を行った信号
を、再びエミュレーション装置１０に帰し、論理検証を
行うこともできる。他の構成は実施の形態１０と同様で
あるので、説明を省略する。
【００３３】エミュレーション装置を上記のような構成
にしたため、エミュレーション装置を複数枚使用し、論
理検証ができる構成であるため、信号処理の論理検証を
行う回路規模が増大し、一枚のエミュレーション装置で
は対応できない場合に、論理検証を行う回路を分割し、
複数枚のエミュレーション装置をカスケード接続するこ
とで容易に対応することができるメリットがある。
にしたため、エミュレーション装置を複数枚使用し、論
理検証ができる構成であるため、信号処理の論理検証を
行う回路規模が増大し、一枚のエミュレーション装置で
は対応できない場合に、論理検証を行う回路を分割し、
複数枚のエミュレーション装置をカスケード接続するこ
とで容易に対応することができるメリットがある。
【００３４】実施の形態１２．図１３は、この発明の実
施の形態１２によるエミュレーション装置を示す概略ブ
ロック図である。図において、３８はＣＬＫ入力端子、
３９はＣＬＫ出力端子、４０はエミュレーション装置３
４のＣＬＫ入力端子、４１はエミュレーション装置３４
のＣＬＫ出力端子である。次に動作について説明する。
外部機器から入力される、あるいはアナログユニバーサ
ル領域６から供給されるシステムクロックは、エミュレ
ーション装置１０内部の配線制御用セレクタ群７、エミ
ュレーション用ＦＰＧＡ１、２、３、４、ＣＬＫ出力端
子３９に供給される。ＣＬＫ出力端子３９から出力され
るシステムクロック３９ａは、エミュレーション装置１
０にカスケード接続されたエミュレーション装置３４の
ＣＬＫ入力端子４０に入力され、エミュレーション装置
３４のディジタル部３５に供給される。また、ここでは
２枚のエミュレーション装置について述べたが、複数枚
（３枚以上）エミュレーション装置を使用する場合でも
同様である。また、ＣＬＫ入出力端子は、ディジタル入
出力端子群の一部のピンを、ＣＬＫ専用ピンとしても差
し支えない。 他の構成は実施の形態１１と同様である
ので、説明を省略する。
施の形態１２によるエミュレーション装置を示す概略ブ
ロック図である。図において、３８はＣＬＫ入力端子、
３９はＣＬＫ出力端子、４０はエミュレーション装置３
４のＣＬＫ入力端子、４１はエミュレーション装置３４
のＣＬＫ出力端子である。次に動作について説明する。
外部機器から入力される、あるいはアナログユニバーサ
ル領域６から供給されるシステムクロックは、エミュレ
ーション装置１０内部の配線制御用セレクタ群７、エミ
ュレーション用ＦＰＧＡ１、２、３、４、ＣＬＫ出力端
子３９に供給される。ＣＬＫ出力端子３９から出力され
るシステムクロック３９ａは、エミュレーション装置１
０にカスケード接続されたエミュレーション装置３４の
ＣＬＫ入力端子４０に入力され、エミュレーション装置
３４のディジタル部３５に供給される。また、ここでは
２枚のエミュレーション装置について述べたが、複数枚
（３枚以上）エミュレーション装置を使用する場合でも
同様である。また、ＣＬＫ入出力端子は、ディジタル入
出力端子群の一部のピンを、ＣＬＫ専用ピンとしても差
し支えない。 他の構成は実施の形態１１と同様である
ので、説明を省略する。
【００３５】エミュレーション装置を上記のような構成
にしたため、エミュレーション装置を複数枚使用するよ
うな大規模な回路のときに、全部のエミュレーション装
置に同じシステムクロックが分配できる構成であるた
め、エミュレーション装置毎にシステムクロックを作り
なおすことや、２枚目以降のエミュレーション装置にシ
ステムクロックを分配するときに、手配線で接続するな
どの作業が不要となる。
にしたため、エミュレーション装置を複数枚使用するよ
うな大規模な回路のときに、全部のエミュレーション装
置に同じシステムクロックが分配できる構成であるた
め、エミュレーション装置毎にシステムクロックを作り
なおすことや、２枚目以降のエミュレーション装置にシ
ステムクロックを分配するときに、手配線で接続するな
どの作業が不要となる。
【００３６】実施の形態１３．図１４は、この発明の実
施の形態１３によるエミュレーション装置を示す概略ブ
ロック図である。図において、４２はＣＬＫバッファで
ある。次に動作について説明する。外部機器より入力さ
れたシステムクロックあるいはアナログユニバーサル領
域６において生成されたシステムクロックは、ＣＬＫバ
ッファ４２に入力される。ＣＬＫバッファ４２に入力さ
れたシステムクロックは、所定の段数のバッファを通
り、エミュレーション用ＦＰＧＡ、配線制御用セレクタ
群７、ディジタルユニバーサル領域１８等の領域に分配
する構成になっている。エミュレーション装置を上記の
ような構成にしたため、１枚のエミュレーション装置内
のシステムクロックは、ＣＬＫバッファ４２の所定の段
数を通り、各領域に分配される構成にでき、実施の形態
１２に比べると、バッファの段数が同じシステムクロッ
クを分配できるので、安定したクロックを供給すること
ができる。
施の形態１３によるエミュレーション装置を示す概略ブ
ロック図である。図において、４２はＣＬＫバッファで
ある。次に動作について説明する。外部機器より入力さ
れたシステムクロックあるいはアナログユニバーサル領
域６において生成されたシステムクロックは、ＣＬＫバ
ッファ４２に入力される。ＣＬＫバッファ４２に入力さ
れたシステムクロックは、所定の段数のバッファを通
り、エミュレーション用ＦＰＧＡ、配線制御用セレクタ
群７、ディジタルユニバーサル領域１８等の領域に分配
する構成になっている。エミュレーション装置を上記の
ような構成にしたため、１枚のエミュレーション装置内
のシステムクロックは、ＣＬＫバッファ４２の所定の段
数を通り、各領域に分配される構成にでき、実施の形態
１２に比べると、バッファの段数が同じシステムクロッ
クを分配できるので、安定したクロックを供給すること
ができる。
【００３７】実施の形態１４．図１５は、この発明の実
施の形態１４によるエミュレーション装置を示す概略ブ
ロック図である。図において、４３〜４６はいずれもエ
ミュレーション用ＦＰＧＡである。次に動作について説
明する。上記までの実施の形態で述べたエミュレーショ
ン用ＦＰＧＡ１〜４を、仮にＡ社のデバイス、エミュレ
ーション用ＦＰＧＡ４３〜４６をＢ社のデバイス（ただ
し、Ａ社、Ｂ社のデバイスは、ＦＰＧＡピン数、外形寸
法は同じものとする）とすると、配線制御用ＳＷ群２４
を切り換え、配線制御用セレクタ群７からエミュレーシ
ョン用ＦＰＧＡへの接続を電気的に変えることで、異な
るデバイスのピンに信号線を割り当てることができる。
また、ここでは、Ａ社、Ｂ社のデバイスのみの構成にし
ているが、両社のデバイスを混合した使用法についても
同様である。他の構成は実施の形態１３と同様であるの
で、説明を省略する。
施の形態１４によるエミュレーション装置を示す概略ブ
ロック図である。図において、４３〜４６はいずれもエ
ミュレーション用ＦＰＧＡである。次に動作について説
明する。上記までの実施の形態で述べたエミュレーショ
ン用ＦＰＧＡ１〜４を、仮にＡ社のデバイス、エミュレ
ーション用ＦＰＧＡ４３〜４６をＢ社のデバイス（ただ
し、Ａ社、Ｂ社のデバイスは、ＦＰＧＡピン数、外形寸
法は同じものとする）とすると、配線制御用ＳＷ群２４
を切り換え、配線制御用セレクタ群７からエミュレーシ
ョン用ＦＰＧＡへの接続を電気的に変えることで、異な
るデバイスのピンに信号線を割り当てることができる。
また、ここでは、Ａ社、Ｂ社のデバイスのみの構成にし
ているが、両社のデバイスを混合した使用法についても
同様である。他の構成は実施の形態１３と同様であるの
で、説明を省略する。
【００３８】エミュレーション装置を上記のような構成
にしたため、異なるメーカのデバイスを、同じエミュレ
ーション装置で回路変更の必要もなく使用することがで
きる構成にすることができ、論理検証を行う回路の種類
によって（例えば回路のスピードが要求されるときには
Ａ社のデバイス、回路のゲート規模が大きいときにはＢ
社のデバイスを使用する）、様々なデバイスの使い分け
をすることができる。
にしたため、異なるメーカのデバイスを、同じエミュレ
ーション装置で回路変更の必要もなく使用することがで
きる構成にすることができ、論理検証を行う回路の種類
によって（例えば回路のスピードが要求されるときには
Ａ社のデバイス、回路のゲート規模が大きいときにはＢ
社のデバイスを使用する）、様々なデバイスの使い分け
をすることができる。
【００３９】実施の形態１５．図１６は、この発明の実
施の形態１５によるエミュレーション装置を示す概略ブ
ロック図である。図において、５０は時分割回路で、配
線制御用セレクタ群７とエミュレーション用ＦＰＧＡ
１、３の間に接続される。５１は時分割回路で、エミュ
レーション用ＦＰＧＡ２、４と配線制御用セレクタ群７
の間に接続される。次に動作について説明する。配線制
御用セレクタ群７から選択され出力された信号には、こ
れまでの実施の形態で述べた信号経路と、時分割回路５
０に接続された信号経路があり、配線制御用ＳＷ群２４
の設定を変えることで、いずれかを選択することができ
る。時分割回路５０は、入力されたシリアルの信号から
パラレルの信号への変換を行うものである。また、時分
割回路５１は、エミュレーション用ＦＰＧＡでパラレル
の信号で信号処理の論理検証を行ったものを、シリアル
の信号に変換し、配線制御用セレクタ群７を経由し、外
部機器もしくはアナログユニバーサル領域６に出力する
ものである。他の構成は実施の形態１４と同様であるの
で、説明を省略する。エミュレーション装置を上記のよ
うな構成にしたため、入力された信号を時分割回路５
０、５１で信号の変換ができ、信号の速度が要求される
回路に対して有効である。
施の形態１５によるエミュレーション装置を示す概略ブ
ロック図である。図において、５０は時分割回路で、配
線制御用セレクタ群７とエミュレーション用ＦＰＧＡ
１、３の間に接続される。５１は時分割回路で、エミュ
レーション用ＦＰＧＡ２、４と配線制御用セレクタ群７
の間に接続される。次に動作について説明する。配線制
御用セレクタ群７から選択され出力された信号には、こ
れまでの実施の形態で述べた信号経路と、時分割回路５
０に接続された信号経路があり、配線制御用ＳＷ群２４
の設定を変えることで、いずれかを選択することができ
る。時分割回路５０は、入力されたシリアルの信号から
パラレルの信号への変換を行うものである。また、時分
割回路５１は、エミュレーション用ＦＰＧＡでパラレル
の信号で信号処理の論理検証を行ったものを、シリアル
の信号に変換し、配線制御用セレクタ群７を経由し、外
部機器もしくはアナログユニバーサル領域６に出力する
ものである。他の構成は実施の形態１４と同様であるの
で、説明を省略する。エミュレーション装置を上記のよ
うな構成にしたため、入力された信号を時分割回路５
０、５１で信号の変換ができ、信号の速度が要求される
回路に対して有効である。
【００４０】実施の形態１６．図１７は、この発明の実
施の形態１６によるエミュレーション装置を示す概略ブ
ロック図である。図において、５２は時分割回路で、配
線制御用セレクタ群７とエミュレーション用ＦＰＧＡ
１、３の間に接続される。５３は時分割回路で、エミュ
レーション用ＦＰＧＡ２、４と配線制御用セレクタ群７
の間に接続される。次に動作について説明する。配線制
御用セレクタ群７から選択され出力された信号には、こ
れまでの実施の形態で述べた信号経路と時分割回路５２
に接続された信号経路がある。時分割回路５２は入力さ
れたパラレルの信号からシリアルの信号への変換を行う
ものである。また、時分割回路５３はエミュレーション
用ＦＰＧＡでシリアルの信号で信号処理の論理検証を行
ったものを、パラレルの信号へ変換し、配線制御用セレ
クタ群７を経由し、外部機器もしくはアナログユニバー
サル領域６に出力するものである。他の構成は実施の形
態１５と同様であるので、説明を省略する。エミュレー
ション装置を上記のような構成にしたため、入力された
信号を時分割回路５２、５３で信号の変換ができ、エミ
ュレーション用ＦＰＧＡで使用する入出力ピンを削減す
ることができ、多ピンの信号線が必要な回路にも対応す
ることができる。
施の形態１６によるエミュレーション装置を示す概略ブ
ロック図である。図において、５２は時分割回路で、配
線制御用セレクタ群７とエミュレーション用ＦＰＧＡ
１、３の間に接続される。５３は時分割回路で、エミュ
レーション用ＦＰＧＡ２、４と配線制御用セレクタ群７
の間に接続される。次に動作について説明する。配線制
御用セレクタ群７から選択され出力された信号には、こ
れまでの実施の形態で述べた信号経路と時分割回路５２
に接続された信号経路がある。時分割回路５２は入力さ
れたパラレルの信号からシリアルの信号への変換を行う
ものである。また、時分割回路５３はエミュレーション
用ＦＰＧＡでシリアルの信号で信号処理の論理検証を行
ったものを、パラレルの信号へ変換し、配線制御用セレ
クタ群７を経由し、外部機器もしくはアナログユニバー
サル領域６に出力するものである。他の構成は実施の形
態１５と同様であるので、説明を省略する。エミュレー
ション装置を上記のような構成にしたため、入力された
信号を時分割回路５２、５３で信号の変換ができ、エミ
ュレーション用ＦＰＧＡで使用する入出力ピンを削減す
ることができ、多ピンの信号線が必要な回路にも対応す
ることができる。
【００４１】実施の形態１７．図１８は、この発明の実
施の形態１７によるエミュレーション装置を示す概略ブ
ロック図である。図において、５４はＥＸＴ端子群で、
エミュレーション用ＦＰＧＡ１、３に直接接続されてい
る。５５はＥＸＴ端子群で、エミュレーション用ＦＰＧ
Ａ２、４に直接接続されている。次に動作について説明
する。ＥＸＴ端子群５４に入力された信号は、配線制御
用セレクタ群７を経由することなく直接、エミュレーシ
ョン用ＦＰＧＡ１、３に接続する。例えば、ＥＸＴ端子
群５４にシステムを構築する際に必ず必要となるＩ2 Ｃ
バス等の信号線からの信号を、ＥＸＴ端子群５４を用い
てエミュレーション用ＦＰＧＡ１又は３と直接やりとり
できる構成とした。また、ここではＥＸＴ端子群５４に
ついて述べたが、ＥＸＴ端子群５５についても同様であ
る。他の構成は実施の形態１６と同様であるので、説明
を省略する。エミュレーション装置を上記のような構成
にしたため、ＥＸＴ端子群５４、５５がエミュレーショ
ン用ＦＰＧＡに直接接続でき、外部のマイコン（あるい
はパソコンなど）からの信号を、エミュレーション装置
に取り込むことができるため、エミュレーション装置を
用いて、システム全体の論理検証を行う場合に適してい
る。
施の形態１７によるエミュレーション装置を示す概略ブ
ロック図である。図において、５４はＥＸＴ端子群で、
エミュレーション用ＦＰＧＡ１、３に直接接続されてい
る。５５はＥＸＴ端子群で、エミュレーション用ＦＰＧ
Ａ２、４に直接接続されている。次に動作について説明
する。ＥＸＴ端子群５４に入力された信号は、配線制御
用セレクタ群７を経由することなく直接、エミュレーシ
ョン用ＦＰＧＡ１、３に接続する。例えば、ＥＸＴ端子
群５４にシステムを構築する際に必ず必要となるＩ2 Ｃ
バス等の信号線からの信号を、ＥＸＴ端子群５４を用い
てエミュレーション用ＦＰＧＡ１又は３と直接やりとり
できる構成とした。また、ここではＥＸＴ端子群５４に
ついて述べたが、ＥＸＴ端子群５５についても同様であ
る。他の構成は実施の形態１６と同様であるので、説明
を省略する。エミュレーション装置を上記のような構成
にしたため、ＥＸＴ端子群５４、５５がエミュレーショ
ン用ＦＰＧＡに直接接続でき、外部のマイコン（あるい
はパソコンなど）からの信号を、エミュレーション装置
に取り込むことができるため、エミュレーション装置を
用いて、システム全体の論理検証を行う場合に適してい
る。
【図１】 この発明の実施の形態１によるエミュレーシ
ョン装置を示す概略ブロック図である。
ョン装置を示す概略ブロック図である。
【図２】 ＡＳＩＣを含む回路の概略ブロック図であ
る。
る。
【図３】 この発明の実施の形態２によるエミュレーシ
ョン装置を示す概略ブロック図である。
ョン装置を示す概略ブロック図である。
【図４】 この発明の実施の形態３によるエミュレーシ
ョン装置を示す概略ブロック図である。
ョン装置を示す概略ブロック図である。
【図５】 この発明の実施の形態４によるエミュレーシ
ョン装置を示す概略ブロック図である。
ョン装置を示す概略ブロック図である。
【図６】 この発明の実施の形態５によるエミュレーシ
ョン装置を示す概略ブロック図である。
ョン装置を示す概略ブロック図である。
【図７】 この発明の実施の形態６によるエミュレーシ
ョン用ＦＰＧＡを示す概略ブロック図である。
ョン用ＦＰＧＡを示す概略ブロック図である。
【図８】 この発明の実施の形態７によるエミュレーシ
ョン装置を示す概略ブロック図である。
ョン装置を示す概略ブロック図である。
【図９】 この発明の実施の形態８によるエミュレーシ
ョン装置を示す概略ブロック図である。
ョン装置を示す概略ブロック図である。
【図１０】 この発明の実施の形態９による配線制御用
セレクタ群の内部回路の一部を示す概略ブロック図であ
る。
セレクタ群の内部回路の一部を示す概略ブロック図であ
る。
【図１１】 この発明の実施の形態１０による配線制御
用セレクタ群の内部回路の一部を示す概略ブロック図で
ある。
用セレクタ群の内部回路の一部を示す概略ブロック図で
ある。
【図１２】 この発明の実施の形態１１によるエミュレ
ーション装置を示す概略ブロック図である。
ーション装置を示す概略ブロック図である。
【図１３】 この発明の実施の形態１２によるエミュレ
ーション装置を示す概略ブロック図である。
ーション装置を示す概略ブロック図である。
【図１４】 この発明の実施の形態１３によるエミュレ
ーション装置を示す概略ブロック図である。
ーション装置を示す概略ブロック図である。
【図１５】 この発明の実施の形態１４によるエミュレ
ーション装置を示す概略ブロック図である。
ーション装置を示す概略ブロック図である。
【図１６】 この発明の実施の形態１５によるエミュレ
ーション装置を示す概略ブロック図である。
ーション装置を示す概略ブロック図である。
【図１７】 この発明の実施の形態１６によるエミュレ
ーション装置を示す概略ブロック図である。
ーション装置を示す概略ブロック図である。
【図１８】 この発明の実施の形態１７によるエミュレ
ーション装置を示す概略ブロック図である。
ーション装置を示す概略ブロック図である。
【図１９】 従来のエミュレーション装置を示す概略ブ
ロック図である。
ロック図である。
１〜４，４３〜４６ エミュレーション用ＦＰＧＡ、６
アナログユニバーサル領域、７ 配線制御用セレクタ
群、８，３６ ディジタル入力端子群、９，３７ディジ
タル出力端子群、１０，３４ エミュレーション装置、
１１ ＡＳＩＣ、１２，１３ ＡＳＩＣ内部の機能ブロ
ック、１５ アナログ入出力端子群、１６ ジャンパー
ＳＷ群、１７，５４，５５ ＥＸＴ端子群、１８ ディ
ジタルユニバーサル領域、２０，２１ エミュレーショ
ン用ＦＰＧＡ内部のブロック、２２，２３ 配線用Ｓ
Ｗ、２４ 配線制御用ＳＷ群、３０ レジスタ、３１
セレクタ、３２ トライステートバッファ、３５ ディ
ジタル部、３８，４０ ＣＬＫ入力端子、３９，４１
ＣＬＫ出力端子、４２ ＣＬＫバッファ、５０〜５３
時分割回路
アナログユニバーサル領域、７ 配線制御用セレクタ
群、８，３６ ディジタル入力端子群、９，３７ディジ
タル出力端子群、１０，３４ エミュレーション装置、
１１ ＡＳＩＣ、１２，１３ ＡＳＩＣ内部の機能ブロ
ック、１５ アナログ入出力端子群、１６ ジャンパー
ＳＷ群、１７，５４，５５ ＥＸＴ端子群、１８ ディ
ジタルユニバーサル領域、２０，２１ エミュレーショ
ン用ＦＰＧＡ内部のブロック、２２，２３ 配線用Ｓ
Ｗ、２４ 配線制御用ＳＷ群、３０ レジスタ、３１
セレクタ、３２ トライステートバッファ、３５ ディ
ジタル部、３８，４０ ＣＬＫ入力端子、３９，４１
ＣＬＫ出力端子、４２ ＣＬＫバッファ、５０〜５３
時分割回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/50 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (24)
- 【請求項１】 ディジタル信号が入力されるディジタル
入力端子部、このディジタル入力端子部に入力される信
号を論理検証する複数のフィールドプログラマブルゲー
トアレイ、このフィールドプログラマブルゲートアレイ
によって論理検証された信号を出力するディジタル出力
端子部、上記ディジタル入力端子部及び上記ディジタル
出力端子部に接続されると共に、上記複数のフィールド
プログラマブルゲートアレイとの間の配線制御及び複数
のフィールドプログラマブルゲートアレイ相互間の配線
制御を、内部回路の変更によって行う配線制御用セレク
タ部、この配線制御用セレクタ部に接続され、アナログ
信号と所望の信号とを変換する回路を設けることができ
るアナログユニバーサル領域を備えたことを特徴とする
エミュレーション装置。 - 【請求項２】 アナログユニバーサル領域へのアナログ
信号の入力及び出力のいずれか一方または両方を行うア
ナログ入出力端子部を備えたことを特徴とする請求項１
記載のエミュレーション装置。 - 【請求項３】 アナログ入出力端子部には、映像系の信
号端子及び音声系の信号端子のいずれか一方または両方
が設けられていることを特徴とする請求項２記載のエミ
ュレーション装置。 - 【請求項４】 配線制御用セレクタ部への入力信号を、
ディジタル入力端子部からのものかまたはアナログユニ
バーサル領域からのものかを選択する入力選択手段を備
えたことを特徴とする請求項１ないし請求項３のいずれ
か一項記載のエミュレーション装置。 - 【請求項５】 配線制御用セレクタ部からの出力信号
を、ディジタル出力端子部から出力するかまたはアナロ
グユニバーサル領域から出力するかを選択する出力選択
手段を備えたことを特徴とする請求項１ないし請求項４
のいずれか一項記載のエミュレーション装置。 - 【請求項６】 配線制御用セレクタ部は、ディジタル入
力端子部からのものかまたはアナログユニバーサル領域
からのものかを選択する機能及びディジタル出力端子部
から出力するかまたはアナログユニバーサル領域から出
力するかを選択する機能のいずれか一方または両方を有
することを特徴とする請求項１ないし請求項３のいずれ
か一項記載のエミュレーション装置。 - 【請求項７】 ディジタルな外部回路を挿入することが
できるディジタルユニバーサル領域を備え、複数のフィ
ールドプログラマブルゲートアレイで行う論理検証に、
上記外部回路をも利用することを特徴とする請求項１な
いし請求項６のいずれか一項記載のエミュレーション装
置。 - 【請求項８】 配線制御用セレクタ部は、複数のフィー
ルドプログラマブルゲートアレイとの間の信号を、複数
ビット単位で入出力させることができることを特徴とす
る請求項１ないし請求項７のいずれか一項記載のエミュ
レーション装置。 - 【請求項９】 配線制御用セレクタ部は、各フィールド
プログラマブルゲートアレイの内部回路を構成する各ブ
ロックごとに信号を入出力させることができることを特
徴とする請求項１ないし請求項８のいずれか一項記載の
エミュレーション装置。 - 【請求項１０】 ディジタル入力端子部から複数のフィ
ールドプログラマブルゲートアレイへの信号入力と複数
のフィールドプログラマブルゲートアレイからディジタ
ル出力端子部への信号出力とのいずれか一方または両方
に配線用スイッチを備え、この配線用スイッチを経由す
る信号経路と配線用スイッチを経由しない信号経路とを
選択することができることを特徴とする請求項１ないし
請求項９のいずれか一項記載のエミュレーション装置。 - 【請求項１１】 複数のフィールドプログラマブルゲー
トアレイ間に配線用スイッチを備え、この配線用スイッ
チを経由する信号経路と配線用スイッチを経由しない信
号経路とを選択することができることを特徴とする請求
項１ないし請求項１０のいずれか一項記載のエミュレー
ション装置。 - 【請求項１２】 配線制御用セレクタ部には、設定値を
変えることで、配線制御用セレクタ部の配線を切り換え
ることができる配線制御用スイッチ群を設けたことを特
徴とする請求項１ないし請求項１１のいずれか一項記載
のエミュレーション装置。 - 【請求項１３】 配線制御用セレクタ部には、選択され
た信号経路の信号について、一定時間遅延された信号を
生成する遅延手段を設け、配線制御用スイッチ群の設定
を変えることにより、上記遅延手段によって遅延された
信号と遅延手段によって遅延されない信号とを選択する
ことを特徴とする請求項１２記載のエミュレーション装
置。 - 【請求項１４】 各フィールドプログラマブルゲートア
レイには、信号を入力するための複数の信号線が接続で
きる入力ピンが設けられ、これらの信号線の選択を配線
制御用スイッチ群の設定を変えることにより行うことを
特徴とする請求項１２または請求項１３記載のエミュレ
ーション装置。 - 【請求項１５】 複数の信号線の選択は、選択されない
信号線をハイインピーダンスにすることにより行うこと
を特徴とする請求項１４記載のエミュレーション装置。 - 【請求項１６】 クロック信号を入力するクロック入力
端子、クロック信号を出力するクロック出力端子を備え
たことを特徴とする請求項１ないし請求項１５のいずれ
か一項記載のエミュレーション装置。 - 【請求項１７】 クロック入力端子及びクロック出力端
子は、それぞえディジタル入力端子部の一つの端子及び
ディジタル出力端子部の一つの端子を用いることを特徴
とする請求項１６記載のエミュレーション装置。 - 【請求項１８】 クロック信号を分配して、各内部回路
に供給する所定の段数を有するクロックバッファを備え
たことを特徴とする請求項１６または請求項１７記載の
エミュレーション装置。 - 【請求項１９】 配線制御用セレクタ部は、配線を制御
することにより、少なくとも一つのフィールドプログラ
マブルゲートアレイを異なる種類のものとすることがで
きることを特徴とする請求項１ないし請求項１８のいず
れか一項記載のエミュレーション装置。 - 【請求項２０】 配線制御用セレクタ部から複数のフィ
ールドプログラマブルゲートアレイへの接続回路に挿入
された第一の時分割回路、上記複数のフィールドプログ
ラマブルゲートアレイから上記配線制御用セレクタ部へ
の接続回路に挿入された第二の時分割回路、この第一及
び第二の時分割回路を介することによって形成される信
号経路と第一及び第二の時分割回路を介さない信号経路
との選択を、配線制御用セレクタ部の配線制御により行
うことを特徴とする請求項１ないし請求項１９のいずれ
か一項記載のエミュレーション装置。 - 【請求項２１】 第一の時分割回路は、シリアルの信号
をパラレルの信号に変換するものであり、第二の時分割
回路は、パラレルの信号をシリアルの信号に変換するも
のであることを特徴とする請求項２０記載のエミュレー
ション装置。 - 【請求項２２】 第一の時分割回路は、パラレルの信号
をシリアルの信号に変換するものであり、第二の時分割
回路は、シリアルの信号をパラレルの信号に変換するも
のであることを特徴とする請求項２０記載のエミュレー
ション装置。 - 【請求項２３】 各フィールドプログラマブルゲートア
レイに信号を直接入力するためのＥＸＴ端子部を備えた
ことを特徴とする請求項１ないし請求項２２のいずれか
一項記載のエミュレーション装置。 - 【請求項２４】 請求項１ないし請求項２３のいずれか
一項記載のエミュレーション装置を複数設け、それぞれ
のエミュレーション装置のディジタル入力端子部とディ
ジタル出力端子部とを同じ端子配列とし、第一のエミュ
レーション装置の出力端子部を第二のエミュレーション
装置の対応する入力端子に接続したことを特徴とするエ
ミュレーション装置。
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| JP7244914A JP2888512B2 (ja) | 1995-09-22 | 1995-09-22 | エミュレーション装置 |
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