JP2614169B2 - プログラム可能アレイ論理装置およびプログラム可能論理装置 - Google Patents
プログラム可能アレイ論理装置およびプログラム可能論理装置Info
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
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Description
【０００１】
【産業上の利用分野】この発明は集積回路チップに関す
るものであって、特にプログラム可能アレイ論理素子を
含む集積回路チップ上の入力／出力にそしてそこから交
信する信号を制御するための回路に関するものである。
るものであって、特にプログラム可能アレイ論理素子を
含む集積回路チップ上の入力／出力にそしてそこから交
信する信号を制御するための回路に関するものである。
【０００２】
【従来の技術および発明が解決しようとする課題】集積
回路を製造する技術が進むにつれて、単一の集積回路チ
ップ上により多くのディスクリートな論理構成要素を置
くことが可能になってきている。たとえば、単一の集積
回路チップ上にＡＮＤゲート、ＯＲゲート、インバータ
およびレジスタのような何千ものディスクリートな論理
構成要素があり得る。しかしながら、パッケージ技術の
限界のために所与の集積回路チップへの入力および出力
ポートの数は限られている。こうして、何千ものディス
クリートな論理構成要素は典型的には数ダースのオーダ
の入力／出力（Ｉ／Ｏ）ポートだけによって扱われなけ
ればならない。こうして所与の集積回路で得られるわず
かな数の入力／出力ポートは集積回路チップ上で実現さ
れる論理回路の設計における融通性を厳しく限定する。
回路を製造する技術が進むにつれて、単一の集積回路チ
ップ上により多くのディスクリートな論理構成要素を置
くことが可能になってきている。たとえば、単一の集積
回路チップ上にＡＮＤゲート、ＯＲゲート、インバータ
およびレジスタのような何千ものディスクリートな論理
構成要素があり得る。しかしながら、パッケージ技術の
限界のために所与の集積回路チップへの入力および出力
ポートの数は限られている。こうして、何千ものディス
クリートな論理構成要素は典型的には数ダースのオーダ
の入力／出力（Ｉ／Ｏ）ポートだけによって扱われなけ
ればならない。こうして所与の集積回路で得られるわず
かな数の入力／出力ポートは集積回路チップ上で実現さ
れる論理回路の設計における融通性を厳しく限定する。
【０００３】設計における融通性はプログラム可能アレ
イ論理素子のような素子にとっては特に重要である。プ
ログラム可能アレイ論理素子では素子のユーザはフィー
ルドプログラミング技術を用いて論理アレイを特定の必
要に応じて形づくる。ユーザは入力／出力ピンの形状に
よってその設計の選択が強制されるので、プログラム可
能論理アレイの有用性は限られる。
イ論理素子のような素子にとっては特に重要である。プ
ログラム可能アレイ論理素子では素子のユーザはフィー
ルドプログラミング技術を用いて論理アレイを特定の必
要に応じて形づくる。ユーザは入力／出力ピンの形状に
よってその設計の選択が強制されるので、プログラム可
能論理アレイの有用性は限られる。
【０００４】この出願と同じ譲受人によって所有され
る、「単一出力での複数個の信号のいずれかを生産する
ための装置（ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＰＲＯＤ
ＵＣＩＮＧ ＡＮＹ ＯＮＥ ＯＦ Ａ ＰＬＵＲＡＬ
ＩＴＹ ＯＦ ＳＩＧＮＡＬＳＡＴ Ａ ＳＩＮＧＬＥ
ＯＵＴＰＵＴ）」と題される、連続番号第４３３，２
５３，１９８２年１０月７日出願の先行の米国特許出願
は入力／出力ポートの形状をより融通性のあるものにす
る１つの方法を述べている。そこでは、設計者がチップ
上に論理回路を組むたてるとき、ユーザはヒューズを飛
ばしたりまたは飛ばさなかったりといったフィールドプ
ログラミング技術を用いたセレクタ手段を設定すること
によって、所与の出力ピンに出力信号の２つの型のうち
１つを選択することができる。こうして、たとえば設計
者は選択された論理アレイパッケージを所望するとＩ／
Ｏピン上にレジスタした出力および組合わせ出力を置く
ことができる。
る、「単一出力での複数個の信号のいずれかを生産する
ための装置（ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＰＲＯＤ
ＵＣＩＮＧ ＡＮＹ ＯＮＥ ＯＦ Ａ ＰＬＵＲＡＬ
ＩＴＹ ＯＦ ＳＩＧＮＡＬＳＡＴ Ａ ＳＩＮＧＬＥ
ＯＵＴＰＵＴ）」と題される、連続番号第４３３，２
５３，１９８２年１０月７日出願の先行の米国特許出願
は入力／出力ポートの形状をより融通性のあるものにす
る１つの方法を述べている。そこでは、設計者がチップ
上に論理回路を組むたてるとき、ユーザはヒューズを飛
ばしたりまたは飛ばさなかったりといったフィールドプ
ログラミング技術を用いたセレクタ手段を設定すること
によって、所与の出力ピンに出力信号の２つの型のうち
１つを選択することができる。こうして、たとえば設計
者は選択された論理アレイパッケージを所望するとＩ／
Ｏピン上にレジスタした出力および組合わせ出力を置く
ことができる。
【０００５】先行技術のプログラム可能アレイ論理素子
の設計の融通性を増すための別の方法では、出力論理に
選択可能なフィードバックを提供し、そのため設計者は
フィールドプログラミング技術を用いて実際上Ｉ／Ｏピ
ンを入力ピンとして扱ってＩ／Ｏピンから論理アレイま
で直接にフィードバック経路を設けるか、または論理ア
レイからレジスタした出力をフィードバックとして選択
するかを選んでもよい。この種のフィードバックシステ
ムはアドバンスト・マイクロ・ディバイシズのためのＡ
m ＰＡＬ２２Ｖ１０で記される２４−ピンＩＭＯＸ プ
ログラム可能アレイ論理素子（ＰＡＬはモノリシック・
メモリズ・インコーポレイテッド（Monolithic Memorie
s,Inc.）の登録商標である）製品文献に説明されてい
る。ＡＭＰＡＬ２２Ｖ１０に関連した先行の情報印刷物
は１９８３年６月、カリフォルニア、サニィベイルのア
ドバンスト・マイクロ・ディバイシズ・インコーポレイ
テッド（Advanced Micro Devices, Inc.）によって発表
された。この先行した情報はこの発明のさらに他の背景
のために参考にしてもよい。
の設計の融通性を増すための別の方法では、出力論理に
選択可能なフィードバックを提供し、そのため設計者は
フィールドプログラミング技術を用いて実際上Ｉ／Ｏピ
ンを入力ピンとして扱ってＩ／Ｏピンから論理アレイま
で直接にフィードバック経路を設けるか、または論理ア
レイからレジスタした出力をフィードバックとして選択
するかを選んでもよい。この種のフィードバックシステ
ムはアドバンスト・マイクロ・ディバイシズのためのＡ
m ＰＡＬ２２Ｖ１０で記される２４−ピンＩＭＯＸ プ
ログラム可能アレイ論理素子（ＰＡＬはモノリシック・
メモリズ・インコーポレイテッド（Monolithic Memorie
s,Inc.）の登録商標である）製品文献に説明されてい
る。ＡＭＰＡＬ２２Ｖ１０に関連した先行の情報印刷物
は１９８３年６月、カリフォルニア、サニィベイルのア
ドバンスト・マイクロ・ディバイシズ・インコーポレイ
テッド（Advanced Micro Devices, Inc.）によって発表
された。この先行した情報はこの発明のさらに他の背景
のために参考にしてもよい。
【０００６】上で説明された先行技術の出力セレクタお
よびフィードバックセレクタの両方は、特定のＩ／Ｏピ
ンにフィードバックまたは出力の型に、設計に組入れた
かまたはフィールドプログラムした選択の型を含んだ。
したがって、ユーザは素子のための各Ｉ／Ｏピンの１つ
の形状に限定された。融通性のある出力論理回路を提供
することが所望であるので、融通性が増加し、かつ先行
技術の限界を克服する出力論理回路が必要である。
よびフィードバックセレクタの両方は、特定のＩ／Ｏピ
ンにフィードバックまたは出力の型に、設計に組入れた
かまたはフィールドプログラムした選択の型を含んだ。
したがって、ユーザは素子のための各Ｉ／Ｏピンの１つ
の形状に限定された。融通性のある出力論理回路を提供
することが所望であるので、融通性が増加し、かつ先行
技術の限界を克服する出力論理回路が必要である。
【０００７】さらに、ユーザが各Ｉ／Ｏピンを先行技術
の出力論理回路として形づくることができた一方で、Ｉ
／Ｏピンをまた入力論理回路して形づくることがしばし
ば非常に望ましい。さらに、内部の状態カウンタを用い
るシーケンサ内でそのような論理回路を用いるので、論
理回路内に入力、出力または埋込まれた状態レジスタと
して、またはその代わりに入力または出力のトランスペ
アレントラッチとしてレジスタを配置することがしばし
ば望ましい。埋込レジスタとは、回路出力を直接には行
なわない内部レジスタのことをいう。埋込レジスタの出
力が回路出力となるためには、他のロジック回路を経由
する必要がある。トランスペアレントラッチとは、フリ
ップフロップと類似の記憶デバイスであって、ラッチが
可能化されている場合にはその出力は入力に伴って変化
し、ラッチが不能化されている場合には、その最後の値
を保持する。したがって、融通性をもって入力または出
力のいずれかのモードで形づくられ得、そしてそこでレ
ジスタ／ラッチが融通性をもって利用される入力／出力
回路が必要である。論理アレイへのフィードバックの制
御に対する必要性、出力信号の可能化に関する制御およ
びレジスタをプリロード、リセットおよびプレセットす
る態様での融通性が、出力論理回路に欠けている所望の
特徴として認められる。
の出力論理回路として形づくることができた一方で、Ｉ
／Ｏピンをまた入力論理回路して形づくることがしばし
ば非常に望ましい。さらに、内部の状態カウンタを用い
るシーケンサ内でそのような論理回路を用いるので、論
理回路内に入力、出力または埋込まれた状態レジスタと
して、またはその代わりに入力または出力のトランスペ
アレントラッチとしてレジスタを配置することがしばし
ば望ましい。埋込レジスタとは、回路出力を直接には行
なわない内部レジスタのことをいう。埋込レジスタの出
力が回路出力となるためには、他のロジック回路を経由
する必要がある。トランスペアレントラッチとは、フリ
ップフロップと類似の記憶デバイスであって、ラッチが
可能化されている場合にはその出力は入力に伴って変化
し、ラッチが不能化されている場合には、その最後の値
を保持する。したがって、融通性をもって入力または出
力のいずれかのモードで形づくられ得、そしてそこでレ
ジスタ／ラッチが融通性をもって利用される入力／出力
回路が必要である。論理アレイへのフィードバックの制
御に対する必要性、出力信号の可能化に関する制御およ
びレジスタをプリロード、リセットおよびプレセットす
る態様での融通性が、出力論理回路に欠けている所望の
特徴として認められる。
【０００８】さらに、ユーザの選択で、通常のクロック
からと同様、論理アレイからも個々の出力論理回路のレ
ジスタ／ラッチのクロック動作を可能にすることがしば
しば望ましい。特に出力論理回路を用いる集積回路チッ
プが、各々がそれ自身のクロックを有する２つの列で配
置されるとき、１対のクロックからのユーザの選択を可
能にすることさえも所望されるかもしれない。
からと同様、論理アレイからも個々の出力論理回路のレ
ジスタ／ラッチのクロック動作を可能にすることがしば
しば望ましい。特に出力論理回路を用いる集積回路チッ
プが、各々がそれ自身のクロックを有する２つの列で配
置されるとき、１対のクロックからのユーザの選択を可
能にすることさえも所望されるかもしれない。
【０００９】
【課題を解決するための手段】この発明は、形状のダイ
ナミック制御を可能にし、かつこの発明のユーザのため
に設計の融通性を増やす、入力／出力ポートの形状を制
御するための入力／出力（Ｉ／Ｏ）セルを含む。入力／
出力セルの形状は、この発明のＩ／Ｏセル内の種々のフ
ィールドプログラム可能ヒューズに関連して、ユーザが
プログラム可能アレイ論理素子によって発生された種々
の信号をまとめることによってダイナミックに制御され
る。
ナミック制御を可能にし、かつこの発明のユーザのため
に設計の融通性を増やす、入力／出力ポートの形状を制
御するための入力／出力（Ｉ／Ｏ）セルを含む。入力／
出力セルの形状は、この発明のＩ／Ｏセル内の種々のフ
ィールドプログラム可能ヒューズに関連して、ユーザが
プログラム可能アレイ論理素子によって発生された種々
の信号をまとめることによってダイナミックに制御され
る。
【００１０】集積回路の入力／出力ポートの形状を制御
するための入力／出力論理素子が提供される。入力／出
力論理素子は第１の論理信号を集積回路の内部論理から
受取る。クロック／ラッチ可能化信号に応答して、レジ
スタされた信号を与えるために論理信号をラッチするた
めのヒューズ−プログラム可能レジスタ／ラッチはＩ／
Ｏ論理素子に含まれる。ヒューズ−プログラム可能出力
選択マルチプレクサは論理信号とレジスタされた信号の
両方を受取り、出力選択信号にもまた応答して、第１の
論理信号かまたはレジスタされた信号のいずれかを出力
論理手段からの出力として選択する。ヒューズ−プログ
ラム可能入力選択マルチプレクサは第１の論理信号と第
１のフィードバック信号の両方を受取り、そして代わり
に第１のフィードバック信号をレジスタ／ラッチに与え
ることができる。入力選択制御信号は信号の選択がレジ
スタ／ラッチに与えられることを可能にし、そしてまた
内部論理によって発生された信号または外部から与えら
れた信号によってレジスタ／ラッチのプリロードの選択
を可能にする。
するための入力／出力論理素子が提供される。入力／出
力論理素子は第１の論理信号を集積回路の内部論理から
受取る。クロック／ラッチ可能化信号に応答して、レジ
スタされた信号を与えるために論理信号をラッチするた
めのヒューズ−プログラム可能レジスタ／ラッチはＩ／
Ｏ論理素子に含まれる。ヒューズ−プログラム可能出力
選択マルチプレクサは論理信号とレジスタされた信号の
両方を受取り、出力選択信号にもまた応答して、第１の
論理信号かまたはレジスタされた信号のいずれかを出力
論理手段からの出力として選択する。ヒューズ−プログ
ラム可能入力選択マルチプレクサは第１の論理信号と第
１のフィードバック信号の両方を受取り、そして代わり
に第１のフィードバック信号をレジスタ／ラッチに与え
ることができる。入力選択制御信号は信号の選択がレジ
スタ／ラッチに与えられることを可能にし、そしてまた
内部論理によって発生された信号または外部から与えら
れた信号によってレジスタ／ラッチのプリロードの選択
を可能にする。
【００１１】専用のフィードバック経路は第１のフィー
ドバック信号を集積回路の内部の論理に導伝する。別の
フィードバック経路は第２のフィードバック信号を集積
回路の内部論理に導伝する。ヒューズ−プログラム可能
フィードバック選択マルチプレクサは第１の論理信号ま
たはレジスタ／ラッチされた信号のいずれかを内部論理
への第２のフィードバック信号として選択する。さら
に、クロック信号および第２の論理信号に応答するヒュ
ーズ−プログラム可能クロック選択マルチプレクサはク
ロック信号を選択し、レジスタをクロック動作させるか
またはラッチを可能化する。したがって、レジスタ／ラ
ッチ、入力選択マルチプレクサ、出力選択マルチプレク
サ、フィードバックマルチプレクサおよびクロック選択
マルチプレクサはそれらのそれぞれのプログラム可能ヒ
ューズおよびダイナミック制御信号の組合わせによって
制御可能である。
ドバック信号を集積回路の内部の論理に導伝する。別の
フィードバック経路は第２のフィードバック信号を集積
回路の内部論理に導伝する。ヒューズ−プログラム可能
フィードバック選択マルチプレクサは第１の論理信号ま
たはレジスタ／ラッチされた信号のいずれかを内部論理
への第２のフィードバック信号として選択する。さら
に、クロック信号および第２の論理信号に応答するヒュ
ーズ−プログラム可能クロック選択マルチプレクサはク
ロック信号を選択し、レジスタをクロック動作させるか
またはラッチを可能化する。したがって、レジスタ／ラ
ッチ、入力選択マルチプレクサ、出力選択マルチプレク
サ、フィードバックマルチプレクサおよびクロック選択
マルチプレクサはそれらのそれぞれのプログラム可能ヒ
ューズおよびダイナミック制御信号の組合わせによって
制御可能である。
【００１２】さらなる融通性およびダイナミック制御は
出力可能化信号に応答して出力選択マルチプレクサから
選択された信号を集積回路パッケージ上のＩ／Ｏポート
への出力信号として与えるための出力反転バッファを備
えた好ましい実施例において達成される。また、集積回
路の内部論理または外部ピンのいずれかからの出力可能
化信号のソースの選択を可能にする、出力可能化信号を
ダイナミックに与えるためのマルチプレクサ手段が含ま
れる。 融通性およびダイナミック制御を与えるための
他の手段は、非同期のリセットまたはプリセット信号を
レジスタ／ラッチにダイナミックに与えるための手段を
含む。さらに、Ｉ／Ｏポートはフィードバック手段から
独立した入力を集積回路内部論理に与えるような形状に
されてもよい。レジスタクロック／ラッチ可能化極性、
出力可能化極性、および非同期リセットおよびプリセッ
ト極性をプログラムするための手段もまた含まれる。
出力可能化信号に応答して出力選択マルチプレクサから
選択された信号を集積回路パッケージ上のＩ／Ｏポート
への出力信号として与えるための出力反転バッファを備
えた好ましい実施例において達成される。また、集積回
路の内部論理または外部ピンのいずれかからの出力可能
化信号のソースの選択を可能にする、出力可能化信号を
ダイナミックに与えるためのマルチプレクサ手段が含ま
れる。 融通性およびダイナミック制御を与えるための
他の手段は、非同期のリセットまたはプリセット信号を
レジスタ／ラッチにダイナミックに与えるための手段を
含む。さらに、Ｉ／Ｏポートはフィードバック手段から
独立した入力を集積回路内部論理に与えるような形状に
されてもよい。レジスタクロック／ラッチ可能化極性、
出力可能化極性、および非同期リセットおよびプリセッ
ト極性をプログラムするための手段もまた含まれる。
【００１３】出力可能化信号をダイナミックに与えるた
めの手段と、非同期リセットおよびプリセット信号をダ
イナミックに与えるための手段と、第２の論理クロック
信号をダイナミックに与えるための手段と、リセットお
よびプリセット信号を与えるための手段がこの発明に含
まれる。
めの手段と、非同期リセットおよびプリセット信号をダ
イナミックに与えるための手段と、第２の論理クロック
信号をダイナミックに与えるための手段と、リセットお
よびプリセット信号を与えるための手段がこの発明に含
まれる。
【００１４】この発明のＩ／ＯセルはＩ／Ｏポートで様
々な入力アーキテクチャをおよびそのＩ／Ｏポートで様
々な出力アーキテクチャを呈示するように形づくられ得
る。専用の入力、レジスタされた入力またはラッチされ
た入力が与えられることができ、そして専用の入力の場
合、レジスタ／ラッチはまた埋込状態レジスタとして用
いられ得る。その出力モードで、セルはレジスタされた
出力と組合わせの出力とラッチされた出力とを与えるこ
とができる。ヒューズ−プログラム可能入力選択マルチ
プレクサに関連したレジスタ／ラッチは、入力、出力の
ためにまたは埋込レジスタとして用いられ得、そのマル
チプレクサは、内部の論理またはＩ／Ｏピンによって与
えられた信号の間で選択し、前者の場合ではレジスタ／
ラッチは出力レジスタとして動作し、後者の場合ではＩ
／Ｏセルは内部論理へのレジスタされた入力を与える。
Ｉ／Ｏセルのこの特徴は非同期入力信号を同期化させる
ために非常に有用である。
々な入力アーキテクチャをおよびそのＩ／Ｏポートで様
々な出力アーキテクチャを呈示するように形づくられ得
る。専用の入力、レジスタされた入力またはラッチされ
た入力が与えられることができ、そして専用の入力の場
合、レジスタ／ラッチはまた埋込状態レジスタとして用
いられ得る。その出力モードで、セルはレジスタされた
出力と組合わせの出力とラッチされた出力とを与えるこ
とができる。ヒューズ−プログラム可能入力選択マルチ
プレクサに関連したレジスタ／ラッチは、入力、出力の
ためにまたは埋込レジスタとして用いられ得、そのマル
チプレクサは、内部の論理またはＩ／Ｏピンによって与
えられた信号の間で選択し、前者の場合ではレジスタ／
ラッチは出力レジスタとして動作し、後者の場合ではＩ
／Ｏセルは内部論理へのレジスタされた入力を与える。
Ｉ／Ｏセルのこの特徴は非同期入力信号を同期化させる
ために非常に有用である。
【００１５】レジスタ／ラッチはトランスペアレントラ
ッチとして働くようにヒューズ−プログラム可能であ
る。Ｉ／Ｏセルが出力セルとして形づくられるとき、こ
れはラッチされた出力を与える。セルが、信号がＩ／Ｏ
ピンに与えられる入力セルとして形づくられるとき、セ
ルはラッチされた入力を与える。ヒューズ−プログラム
可能クロック選択マルチプレクサはＩ／Ｏピンで与えら
れるクロック／ラッチ可能化信号かまたは内部論理によ
って発生された積の項の信号の間で選択する。クロック
／ラッチ可能化信号はレジスタ／ラッチに与えられ、そ
してもしセルがレジスタとして作用するように形づくら
れるならクロック信号として、そしてもしセルがラッチ
として作用するように形づくられるならラッチ可能化と
して機能を果たす。さらに、クロック／ラッチ可能化信
号には極性制御があり、これはクロック信号の立ち上が
りまたは立ち下がり端縁でレジスタをクロック動作さ
せ、そしてアクティブＨＩＧＨまたはアクティブＬＯＷ
ラッチ可能化信号でラッチを可能化することを可能にす
る。各非同期リセットおよびプリセットの積の項もまた
極性制御を有し、これはアクティブＨＩＧＨまたはアク
ティブＬＯＷのリセット能力を可能にする。レジスタ／
ラッチをプリロードするためにチップ内部の論理または
チップの外部ピンのいずれかからのソースの選択のため
の手段が設けられている。 この発明の例示の実施例は
フィールドプログラム可能ヒューズで与えられている一
方、ＣＭＯＳ、ＥＰＲＯＭおよびＥ２ＰＲＯＭメモリセ
ルがヒューズと同等なものとして代わりに開発される。
ッチとして働くようにヒューズ−プログラム可能であ
る。Ｉ／Ｏセルが出力セルとして形づくられるとき、こ
れはラッチされた出力を与える。セルが、信号がＩ／Ｏ
ピンに与えられる入力セルとして形づくられるとき、セ
ルはラッチされた入力を与える。ヒューズ−プログラム
可能クロック選択マルチプレクサはＩ／Ｏピンで与えら
れるクロック／ラッチ可能化信号かまたは内部論理によ
って発生された積の項の信号の間で選択する。クロック
／ラッチ可能化信号はレジスタ／ラッチに与えられ、そ
してもしセルがレジスタとして作用するように形づくら
れるならクロック信号として、そしてもしセルがラッチ
として作用するように形づくられるならラッチ可能化と
して機能を果たす。さらに、クロック／ラッチ可能化信
号には極性制御があり、これはクロック信号の立ち上が
りまたは立ち下がり端縁でレジスタをクロック動作さ
せ、そしてアクティブＨＩＧＨまたはアクティブＬＯＷ
ラッチ可能化信号でラッチを可能化することを可能にす
る。各非同期リセットおよびプリセットの積の項もまた
極性制御を有し、これはアクティブＨＩＧＨまたはアク
ティブＬＯＷのリセット能力を可能にする。レジスタ／
ラッチをプリロードするためにチップ内部の論理または
チップの外部ピンのいずれかからのソースの選択のため
の手段が設けられている。 この発明の例示の実施例は
フィールドプログラム可能ヒューズで与えられている一
方、ＣＭＯＳ、ＥＰＲＯＭおよびＥ２ＰＲＯＭメモリセ
ルがヒューズと同等なものとして代わりに開発される。
【００１６】マルチプレクサ手段はユーザの選択で、通
常のクロックからと同様、論理アレイからも個々の出力
論理回路のレジスタ／ラッチのクロック動作を可能にす
るために設けられる。例示の実施例でこの特徴は、この
発明の入力／出力論理回路が、各々それ自身のクロック
を有して２列で配置されるとき、１対のクロックからの
ユーザ選択を可能にするために用いられる。クロックの
極性のユーザ選択を可能にするための手段もまた設けら
れている。
常のクロックからと同様、論理アレイからも個々の出力
論理回路のレジスタ／ラッチのクロック動作を可能にす
るために設けられる。例示の実施例でこの特徴は、この
発明の入力／出力論理回路が、各々それ自身のクロック
を有して２列で配置されるとき、１対のクロックからの
ユーザ選択を可能にするために用いられる。クロックの
極性のユーザ選択を可能にするための手段もまた設けら
れている。
【００１７】
【実施例】第１図はこの発明のヒューズ−プログラム可
能入力／出力セル１０の論理図である。第１図に示され
るセル１０はＩ／Ｏピン１２のような集積回路チップの
入力／出力ポートの形状を制御する。
能入力／出力セル１０の論理図である。第１図に示され
るセル１０はＩ／Ｏピン１２のような集積回路チップの
入力／出力ポートの形状を制御する。
【００１８】入力／出力セル１０はプログラム可能ＡＮ
Ｄアレイのようなプログラム可能アレイ論理（ＰＡＬ）
素子に接続され、これは１組のライン１４上に論理信号
を発生する。プログラム可能ＡＮＤアレイの構造は以下
により詳細に論じられる。技術分野では認められるよう
に、複数個のプログラム可能ＡＮＤアレイからの論理信
号の組合わせなどの、この発明の制御信号をダイナミッ
クに与えるための他の手段が用いられ得る。
Ｄアレイのようなプログラム可能アレイ論理（ＰＡＬ）
素子に接続され、これは１組のライン１４上に論理信号
を発生する。プログラム可能ＡＮＤアレイの構造は以下
により詳細に論じられる。技術分野では認められるよう
に、複数個のプログラム可能ＡＮＤアレイからの論理信
号の組合わせなどの、この発明の制御信号をダイナミッ
クに与えるための他の手段が用いられ得る。
【００１９】「積項」と呼ばれる種々の信号はライン１
４上をＯＲゲート１６に導伝される。これらのいわゆる
「積項」のさらなる説明もまた以下に含まれる。ＯＲゲ
ート１６は２入力／１出力ヒューズ−プログラム可能入
力選択マルチプレクサ（ＭＵＸ）１８の第１の（１Ｄ）
入力に接続される。ＭＵＸ１８は制御選択入力（Ｓ０）
で、その１Ｄおよび１０入力端子でＭＵＸ１８に与えら
れるどの信号がＭＵＸ１８の出力端子で発生されるかを
決定する信号を受取る。
４上をＯＲゲート１６に導伝される。これらのいわゆる
「積項」のさらなる説明もまた以下に含まれる。ＯＲゲ
ート１６は２入力／１出力ヒューズ−プログラム可能入
力選択マルチプレクサ（ＭＵＸ）１８の第１の（１Ｄ）
入力に接続される。ＭＵＸ１８は制御選択入力（Ｓ０）
で、その１Ｄおよび１０入力端子でＭＵＸ１８に与えら
れるどの信号がＭＵＸ１８の出力端子で発生されるかを
決定する信号を受取る。
【００２０】ＯＲゲート１９はプログラム可能ＡＮＤア
レイによって発生される積項としてプリロード制御信号
を第１の入力で受取り、そしてフィールド−プログラム
可能ヒューズ２０はＯＲゲート１９の第２の入力に接続
される。集積回路チップの外部の端子（ピン）から導伝
される信号はＯＲゲート１９の第３の入力に与えられ
る。ＯＲゲート１９の出力で発生される信号はＭＵＸ１
８の制御選択入力（Ｓ０）に導伝される。
レイによって発生される積項としてプリロード制御信号
を第１の入力で受取り、そしてフィールド−プログラム
可能ヒューズ２０はＯＲゲート１９の第２の入力に接続
される。集積回路チップの外部の端子（ピン）から導伝
される信号はＯＲゲート１９の第３の入力に与えられ
る。ＯＲゲート１９の出力で発生される信号はＭＵＸ１
８の制御選択入力（Ｓ０）に導伝される。
【００２１】各フィールド−プログラム可能ヒューズ回
路は高電位Ｖｃｃに接続される抵抗器（図示されていな
い）を含む。抵抗器と並列にヒューズが接地に接続され
る。ヒューズはフィールドプログラム可能ヒューズであ
り、これはユーザが入力選択およびクロック極性のよう
な種々の特徴を選択するための素子を組立てるとき、ユ
ーザが所望するように飛ばされたりまたは飛ばされなか
ったりしてもよい。制御信号をダイナミックに与えるた
めの手段は、静電フィールド−プログラム可能入力によ
って実現される代わりに、プログラム可能ＡＮＤアレ
イ、プログラム可能ＡＮＤアレイの組合わせなどによっ
て発生される積項によって実現され得る。さらに、フィ
ールドプログラム可能ヒューズとして図面に示され、か
つここで説明される状態要素によって決定される制御信
号はＣＭＯＳ、ＥＰＲＯＭ、またはＥ２ＰＲＯＭメモリ
要素によってか、または集積回路の外部ピンに与えられ
る信号によって代わりに与えられてもよいことは当業者
によって認められるであろう。
路は高電位Ｖｃｃに接続される抵抗器（図示されていな
い）を含む。抵抗器と並列にヒューズが接地に接続され
る。ヒューズはフィールドプログラム可能ヒューズであ
り、これはユーザが入力選択およびクロック極性のよう
な種々の特徴を選択するための素子を組立てるとき、ユ
ーザが所望するように飛ばされたりまたは飛ばされなか
ったりしてもよい。制御信号をダイナミックに与えるた
めの手段は、静電フィールド−プログラム可能入力によ
って実現される代わりに、プログラム可能ＡＮＤアレ
イ、プログラム可能ＡＮＤアレイの組合わせなどによっ
て発生される積項によって実現され得る。さらに、フィ
ールドプログラム可能ヒューズとして図面に示され、か
つここで説明される状態要素によって決定される制御信
号はＣＭＯＳ、ＥＰＲＯＭ、またはＥ２ＰＲＯＭメモリ
要素によってか、または集積回路の外部ピンに与えられ
る信号によって代わりに与えられてもよいことは当業者
によって認められるであろう。
【００２２】ＭＵＸ１８の出力端子はヒューズ−プログ
ラム可能出力、入力または埋込Ｄ型レジスタ／ラッチ２
２のデータ入力（Ｄ）に接続される。レジスタ２２は、
レジスタ２２の制御（Ｃ）入力に接続されるヒューズ２
３の状態に依存して、トランスペアレントラッチか、ま
たは出力、入力、もしくは埋込レジスタのいずれかとし
て機能を果たすようにフィールド−プログラム可能レジ
スタ／ラッチヒューズ２３によってプログラム可能であ
る。ライン２４上のクロック／ラッチ可能化（ＣＬＫ／
ＬＥ）信号に応答して、レジスタ／ラッチ２２はヒュー
ズ２３の状態に依存して、ＭＵＸ１８から受取られた論
理信号をラッチするか、またはＱ出力端子でレジスタさ
れた信号を発生するかのいずれかである。その代わり
に、レジスタ／ラッチ２２の状態はヒューズ２０の状態
に関連して選ばれる、プログラム可能ＡＮＤアレイから
または外部ピンから受取られるプリロード制御信号を与
えることによってセットされてもよい。
ラム可能出力、入力または埋込Ｄ型レジスタ／ラッチ２
２のデータ入力（Ｄ）に接続される。レジスタ２２は、
レジスタ２２の制御（Ｃ）入力に接続されるヒューズ２
３の状態に依存して、トランスペアレントラッチか、ま
たは出力、入力、もしくは埋込レジスタのいずれかとし
て機能を果たすようにフィールド−プログラム可能レジ
スタ／ラッチヒューズ２３によってプログラム可能であ
る。ライン２４上のクロック／ラッチ可能化（ＣＬＫ／
ＬＥ）信号に応答して、レジスタ／ラッチ２２はヒュー
ズ２３の状態に依存して、ＭＵＸ１８から受取られた論
理信号をラッチするか、またはＱ出力端子でレジスタさ
れた信号を発生するかのいずれかである。その代わり
に、レジスタ／ラッチ２２の状態はヒューズ２０の状態
に関連して選ばれる、プログラム可能ＡＮＤアレイから
または外部ピンから受取られるプリロード制御信号を与
えることによってセットされてもよい。
【００２３】第１図に示される入力／出力セル１０はさ
らに出力選択４ないし１のマルチプレクサ２６を含み、
これは第１の真および第１の補数の入力端子でレジスタ
／ラッチ２２によって発生される信号を、第２の真よび
第２の補数の入力端子でＯＲゲート１６によって発生さ
れる信号を受取る。
らに出力選択４ないし１のマルチプレクサ２６を含み、
これは第１の真および第１の補数の入力端子でレジスタ
／ラッチ２２によって発生される信号を、第２の真よび
第２の補数の入力端子でＯＲゲート１６によって発生さ
れる信号を受取る。
【００２４】出力選択マルチプレクサ（ＭＵＸ）２６は
それぞれライン２８および３０上に設けられる出力選択
入力Ｓ１、Ｓ２に与えられる信号の状態に依存して、出
力端子でＤフリップフロップ２２の出力で発生される信
号か、その補数か、ＯＲゲート１６によって発生される
論理信号か、またはその補数のいずれかを発生する。１
対のフィールドプログラム可能ヒューズ３１および３２
はそれぞれライン２８および３０に接続され、これはそ
れぞれ入力Ｓ１およびＳ２に与えられる出力選択信号の
状態を決定する。入力Ｓ１に接続されるヒューズ３１は
「出力選択」を決定し、そして入力Ｓ２に接続されるヒ
ューズ３２は「出力極性」を決定する。
それぞれライン２８および３０上に設けられる出力選択
入力Ｓ１、Ｓ２に与えられる信号の状態に依存して、出
力端子でＤフリップフロップ２２の出力で発生される信
号か、その補数か、ＯＲゲート１６によって発生される
論理信号か、またはその補数のいずれかを発生する。１
対のフィールドプログラム可能ヒューズ３１および３２
はそれぞれライン２８および３０に接続され、これはそ
れぞれ入力Ｓ１およびＳ２に与えられる出力選択信号の
状態を決定する。入力Ｓ１に接続されるヒューズ３１は
「出力選択」を決定し、そして入力Ｓ２に接続されるヒ
ューズ３２は「出力極性」を決定する。
【００２５】第１図のヒューズプログラム可能入力／出
力セル１０には、ヒューズプログラム可能２入力／１出
力フィードバックマルチプレクサ（ＭＵＸ）３８が含ま
れる。フィードバックＭＵＸ３８は１Ｄ入力端子でＯＲ
ゲート１６によって発生される論理信号を受取る。ＭＵ
Ｘ３８は１０入力端子でレジスタ／ラッチ２２の出力端
子で発生される信号を受取る。
力セル１０には、ヒューズプログラム可能２入力／１出
力フィードバックマルチプレクサ（ＭＵＸ）３８が含ま
れる。フィードバックＭＵＸ３８は１Ｄ入力端子でＯＲ
ゲート１６によって発生される論理信号を受取る。ＭＵ
Ｘ３８は１０入力端子でレジスタ／ラッチ２２の出力端
子で発生される信号を受取る。
【００２６】フィードバックＭＵＸ３８はその出力端子
で、ＭＵＸ３８の制御選択入力（Ｓ０）に接続されるフ
ィールド−プログラム可能ヒューズ４０によって制御さ
れる、その１Ｄまたは１Ｏ端子に与えられる信号の１つ
を発生する。こうしてＳ０端子に与えられるフィードバ
ック選択制御信号に応答して、フィードバックＭＵＸ３
８はその１Ｄまたは１Ｏ入力端子に与えられる信号から
選択して、ライン４２上にフィードバック信号を発生す
る。ライン４２上のフィードバック信号は集積回路内部
の論理回路へのフィードバックのために真、および補数
のバッファ４４のような入力バッファに導伝される。
で、ＭＵＸ３８の制御選択入力（Ｓ０）に接続されるフ
ィールド−プログラム可能ヒューズ４０によって制御さ
れる、その１Ｄまたは１Ｏ端子に与えられる信号の１つ
を発生する。こうしてＳ０端子に与えられるフィードバ
ック選択制御信号に応答して、フィードバックＭＵＸ３
８はその１Ｄまたは１Ｏ入力端子に与えられる信号から
選択して、ライン４２上にフィードバック信号を発生す
る。ライン４２上のフィードバック信号は集積回路内部
の論理回路へのフィードバックのために真、および補数
のバッファ４４のような入力バッファに導伝される。
【００２７】第１図に示される入力／出力セル１０は４
入力、１出力プログラム可能クロック信号選択マルチプ
レクサ（ＣＬＫ ＳＥＬＥＣＴ ＭＵＸ）４６をさらに
含み、これは真および補数の入力端子でクロック（ＣＬ
Ｋ）信号を、そして真および補数の入力端子で独立した
クロック動作する積項を受取り、ライン２４上に、レジ
スタ／ラッチ２２のクロック入力で受取られるクロック
／ラッチ可能化（ＣＬＫ／ＬＥ）信号を発生する。クロ
ック手段（図示されていない）はクロック信号ＣＬＫを
与え、そしてプログラム可能ＡＮＤアレイ（図示されて
いない）は積項（ＣＰＴ）を与える。１対のフィールド
−プログラム可能ヒューズ４７および４８はＭＵＸ４６
の制御選択出力に接続され、その状態はＭＵＸ４６の入
力で与えられる信号を決定し、これはＣＬＫ ＳＥＬＥ
ＣＴ ＭＵＸ４６の出力で発生されるであろう。
入力、１出力プログラム可能クロック信号選択マルチプ
レクサ（ＣＬＫ ＳＥＬＥＣＴ ＭＵＸ）４６をさらに
含み、これは真および補数の入力端子でクロック（ＣＬ
Ｋ）信号を、そして真および補数の入力端子で独立した
クロック動作する積項を受取り、ライン２４上に、レジ
スタ／ラッチ２２のクロック入力で受取られるクロック
／ラッチ可能化（ＣＬＫ／ＬＥ）信号を発生する。クロ
ック手段（図示されていない）はクロック信号ＣＬＫを
与え、そしてプログラム可能ＡＮＤアレイ（図示されて
いない）は積項（ＣＰＴ）を与える。１対のフィールド
−プログラム可能ヒューズ４７および４８はＭＵＸ４６
の制御選択出力に接続され、その状態はＭＵＸ４６の入
力で与えられる信号を決定し、これはＣＬＫ ＳＥＬＥ
ＣＴ ＭＵＸ４６の出力で発生されるであろう。
【００２８】独立したクロック動作する積項（ＣＰＴ）
はクロック動作する積項をダイナミックに提供するため
の手段によって、ライン２４上にクロック／ラッチ可能
化信号ＣＬＫ／ＬＥを発生する。第１図に示されるよう
に、これはプログラム可能ＡＮＤアレイ（図示されてい
ない）または他の論理回路を用いて達成されてもよい。
はクロック動作する積項をダイナミックに提供するため
の手段によって、ライン２４上にクロック／ラッチ可能
化信号ＣＬＫ／ＬＥを発生する。第１図に示されるよう
に、これはプログラム可能ＡＮＤアレイ（図示されてい
ない）または他の論理回路を用いて達成されてもよい。
【００２９】第１図に示される好ましい実施例の付加の
特徴は、レジスタ／ラッチ２２のリセット（ＲＳＴ）入
力端子に独立した非同期リセット（ＡＳＹＮ ＲＳＴ）
信号をダイナミックに与えることを含む。これはプログ
ラム可能ＡＮＤアレイまたは他の論理回路によって第１
図で達成される。極性制御ＸＯＲゲート５４は第１の入
力端子でＡＳＹＮ ＲＳＴ信号を受取り、そしてフィー
ルドプログラム可能ヒューズ５６はＸＯＲゲート５４の
第２の入力に接続される。このフィールドプログラム技
術を用いることによって、ＡＳＹＮ ＲＳＴ信号の極性
は制御され得る。極性制御された非同期リセット信号
（ＡＲ）はゲート５４の出力で発生され、そしてレジス
タ／ラッチ２２のリセット（ＲＳＴ）端子に導伝され
る。非同期リセット信号はレジスタ／ラッチ２２が、非
同期リセット信号ＡＳＹＮ ＲＳＴがＨＩＧＨにいくと
き、そのＱ出力端子で論理ＺＥＲＯ出力信号を発生する
ことを引き起こす。この切換はレジスタ／ラッチ２２に
与えられるＣＬＫ／ＬＥ信号と独立して発生する。非同
期リセット信号ＡＲはレジスタ／ラッチ２２によってラ
イン５８上で受取られる。
特徴は、レジスタ／ラッチ２２のリセット（ＲＳＴ）入
力端子に独立した非同期リセット（ＡＳＹＮ ＲＳＴ）
信号をダイナミックに与えることを含む。これはプログ
ラム可能ＡＮＤアレイまたは他の論理回路によって第１
図で達成される。極性制御ＸＯＲゲート５４は第１の入
力端子でＡＳＹＮ ＲＳＴ信号を受取り、そしてフィー
ルドプログラム可能ヒューズ５６はＸＯＲゲート５４の
第２の入力に接続される。このフィールドプログラム技
術を用いることによって、ＡＳＹＮ ＲＳＴ信号の極性
は制御され得る。極性制御された非同期リセット信号
（ＡＲ）はゲート５４の出力で発生され、そしてレジス
タ／ラッチ２２のリセット（ＲＳＴ）端子に導伝され
る。非同期リセット信号はレジスタ／ラッチ２２が、非
同期リセット信号ＡＳＹＮ ＲＳＴがＨＩＧＨにいくと
き、そのＱ出力端子で論理ＺＥＲＯ出力信号を発生する
ことを引き起こす。この切換はレジスタ／ラッチ２２に
与えられるＣＬＫ／ＬＥ信号と独立して発生する。非同
期リセット信号ＡＲはレジスタ／ラッチ２２によってラ
イン５８上で受取られる。
【００３０】レジスタ／ラッチ２２はまた、ライン６０
上でそのプリセット（Ｐ）端子に導伝される独立した非
同期プリセット（ＡＳＹＮ ＰＲＳＴ）信号を受取る。
極性制御ＸＯＲゲート６１は第１の入力端子でＡＳＹＮ
ＰＲＳＴ信号を受取り、そしてフィールド−プログラ
ム可能ヒューズ５９はＸＯＲゲート６１の第２の入力に
接続される。このフィールド−プログラム技術を用いる
ことによって、ＡＳＹＮ ＰＳＲＴの信号の極性は制御
され得る。極性制御された非同期プリセット信号（Ａ
Ｐ）はゲート６１の出力で発生され、レジスタ／ラッチ
２２のプリセット（ＰＲＳＴ）端子に導伝される。非同
期プリセット信号がセットされると、レジスタラッチ２
２のＱ出力で発生される信号は、レジスタ／ラッチ２２
によって受取られるＣＬＫ／ＬＥ信号によってクロック
動作されるとき、ＨＩＧＨ信号にセットされる。非同期
プリセット信号ＡＳＹＮ ＰＲＳＴまたは非同期リセッ
ト信号ＡＳＹＮ ＲＳＴを与える手段は第１図には示さ
れていないが、プログラム可能ＡＮＤアレイなどによっ
て発生される種々の積項をダイナミックに用いて実現さ
れ得る。
上でそのプリセット（Ｐ）端子に導伝される独立した非
同期プリセット（ＡＳＹＮ ＰＲＳＴ）信号を受取る。
極性制御ＸＯＲゲート６１は第１の入力端子でＡＳＹＮ
ＰＲＳＴ信号を受取り、そしてフィールド−プログラ
ム可能ヒューズ５９はＸＯＲゲート６１の第２の入力に
接続される。このフィールド−プログラム技術を用いる
ことによって、ＡＳＹＮ ＰＳＲＴの信号の極性は制御
され得る。極性制御された非同期プリセット信号（Ａ
Ｐ）はゲート６１の出力で発生され、レジスタ／ラッチ
２２のプリセット（ＰＲＳＴ）端子に導伝される。非同
期プリセット信号がセットされると、レジスタラッチ２
２のＱ出力で発生される信号は、レジスタ／ラッチ２２
によって受取られるＣＬＫ／ＬＥ信号によってクロック
動作されるとき、ＨＩＧＨ信号にセットされる。非同期
プリセット信号ＡＳＹＮ ＰＲＳＴまたは非同期リセッ
ト信号ＡＳＹＮ ＲＳＴを与える手段は第１図には示さ
れていないが、プログラム可能ＡＮＤアレイなどによっ
て発生される種々の積項をダイナミックに用いて実現さ
れ得る。
【００３１】第１図の入力／出力セル１０はまた出力選
択ＭＵＸ２６によって発生される出力信号を受取る出力
反転バッファ６２を含む。出力反転バッファ６２はライ
ン６４上で受取られる出力可能化信号によって可能化さ
れる。ライン６４上に出力可能化信号をダイナミックに
与えるための手段もまた含まれる。第１図に示されるよ
うに、プログラム可能ＡＮＤアレイによって与えられる
積項はライン６８ａ上のプログラム可能４入力、１出力
出力可能化マルチプレクサ（ＭＵＸ）６６の入力に与え
られる。ＭＵＸ６６はまた第２の入力で、信号ライン６
８ｂを介して集積回路チップの外部ピンから出力可能化
信号を受取る。ＭＵＸ６６はまた第３および第４の入力
で、それぞれ高電位Ｖｃｃおよび接地電位Ｇndを受取
る。１対のフィールド−プログラム可能ヒューズ６９お
よび７０は、ＭＵＸ６６の１対の出力選択入力に接続さ
れ、これはＭＵＸ６６の出力で発生される信号を決定す
る。ＭＵＸ６６によって発生される出力可能化信号は信
号ライン６４を介してバッファ６２に導伝される。バッ
ファ６２によって発生される信号はＩ／Ｏピン１２に、
ＩＮＰＵＴ ＳＥＬＥＣＴ ＭＵＸ１８の１０入力端子
に導伝され、そしてフィードバック回路経路７２を介し
てＩ／Ｏピン１２から直接に新および補数バッファ７４
に導伝される。バッファ７４の出力端子で発生された信
号はチップ内部の回路に導伝される。
択ＭＵＸ２６によって発生される出力信号を受取る出力
反転バッファ６２を含む。出力反転バッファ６２はライ
ン６４上で受取られる出力可能化信号によって可能化さ
れる。ライン６４上に出力可能化信号をダイナミックに
与えるための手段もまた含まれる。第１図に示されるよ
うに、プログラム可能ＡＮＤアレイによって与えられる
積項はライン６８ａ上のプログラム可能４入力、１出力
出力可能化マルチプレクサ（ＭＵＸ）６６の入力に与え
られる。ＭＵＸ６６はまた第２の入力で、信号ライン６
８ｂを介して集積回路チップの外部ピンから出力可能化
信号を受取る。ＭＵＸ６６はまた第３および第４の入力
で、それぞれ高電位Ｖｃｃおよび接地電位Ｇndを受取
る。１対のフィールド−プログラム可能ヒューズ６９お
よび７０は、ＭＵＸ６６の１対の出力選択入力に接続さ
れ、これはＭＵＸ６６の出力で発生される信号を決定す
る。ＭＵＸ６６によって発生される出力可能化信号は信
号ライン６４を介してバッファ６２に導伝される。バッ
ファ６２によって発生される信号はＩ／Ｏピン１２に、
ＩＮＰＵＴ ＳＥＬＥＣＴ ＭＵＸ１８の１０入力端子
に導伝され、そしてフィードバック回路経路７２を介し
てＩ／Ｏピン１２から直接に新および補数バッファ７４
に導伝される。バッファ７４の出力端子で発生された信
号はチップ内部の回路に導伝される。
【００３２】以前に述べられたように、プログラム可能
ヒューズ２０、３１、３２、４０、５６、５９、６９お
よび７０による第１図に示される回路要素の制御は、回
路１０を含む集積回路チップ内部の回路によって発生さ
れる積項によって代わりに与えられることができる。別
のそれに代る方法としては当業者にとって認められるで
あろうように、集積回路チップの外部端子（ピン）に与
えられる信号によってこれらの要素のいずれかを制御す
ることである。第２図に示される回路の説明を簡潔にす
るために、点線７６内の入力／出力セル１０の部分は入
力／出力（Ｉ／Ｏ）論理マクロセル７８と称される。
ヒューズ２０、３１、３２、４０、５６、５９、６９お
よび７０による第１図に示される回路要素の制御は、回
路１０を含む集積回路チップ内部の回路によって発生さ
れる積項によって代わりに与えられることができる。別
のそれに代る方法としては当業者にとって認められるで
あろうように、集積回路チップの外部端子（ピン）に与
えられる信号によってこれらの要素のいずれかを制御す
ることである。第２図に示される回路の説明を簡潔にす
るために、点線７６内の入力／出力セル１０の部分は入
力／出力（Ｉ／Ｏ）論理マクロセル７８と称される。
【００３３】この発明の入力／出力セル１０の機能をよ
り明確に論じるために、第２図はプログラム可能アレイ
論理（ＰＡＬ）素子１００でのこの発明の実現化例を示
す。第２図に示されるプログラム可能アレイ論理（ＰＡ
Ｌ）素子１００は、論理セルの他の組合わせが用いられ
得るけれども、当業者にとって馴染みの深い積の総和の
機構を用いて構成される。したがって複数個の多重入力
プログラム可能ＡＮＤアレイ１０１が素子上に形成され
る。ＡＮＤアレイ１０１は、複数個の多重入力ＯＲゲー
ト１０２を用いて合計される「積項」として周知のもの
を提供する。したがって、ＯＲゲート１０２の各々の出
力は「積の総和の項」である。ＰＡＬの内部構造をさら
に詳細に知るためには、著作権１９８４年アドバンスト
・マイクロ・ディバイシズ・インコーポレイテッド（Ad
vanced Micro Devices, Inc.）の「プログラム可能アレ
イ論理ハンドブック（Ｐrogrammable Ａrray Ｌogic
Ｈandbook ）」を参照することができる。
り明確に論じるために、第２図はプログラム可能アレイ
論理（ＰＡＬ）素子１００でのこの発明の実現化例を示
す。第２図に示されるプログラム可能アレイ論理（ＰＡ
Ｌ）素子１００は、論理セルの他の組合わせが用いられ
得るけれども、当業者にとって馴染みの深い積の総和の
機構を用いて構成される。したがって複数個の多重入力
プログラム可能ＡＮＤアレイ１０１が素子上に形成され
る。ＡＮＤアレイ１０１は、複数個の多重入力ＯＲゲー
ト１０２を用いて合計される「積項」として周知のもの
を提供する。したがって、ＯＲゲート１０２の各々の出
力は「積の総和の項」である。ＰＡＬの内部構造をさら
に詳細に知るためには、著作権１９８４年アドバンスト
・マイクロ・ディバイシズ・インコーポレイテッド（Ad
vanced Micro Devices, Inc.）の「プログラム可能アレ
イ論理ハンドブック（Ｐrogrammable Ａrray Ｌogic
Ｈandbook ）」を参照することができる。
【００３４】第２図の図はラインのグリッド１１０を用
いるプログラム可能ＡＮＤアレイを概略的に示す。第３
図はグリッド１１０の論理的同等物を例示するために用
いられる。第２図の垂直線１０３の各々は真および補数
のバッファ４４および７４からの入力信号１０４または
フィードバック信号の１つを表わす。第２図に示される
水平ライン１０５の各々は、プログラム可能ＡＮＤアレ
イ１０１へのラインの各交差１１１について１つの、複
数個の入力を表わす。第３図に例示されるように、水平
ラインと垂直ラインの各交差１１１は垂直ライン１０３
の１つとプログラム可能ＡＮＤアレイ１０１への多重入
力１１２の１つとの間の可融リンク１０５a として示さ
れる。プログラム可能ＡＮＤアレイ１０１は周知のヒュ
ーズプログラム技術を用いてフィールドプログラム可能
であり、特定のプログラム可能ＡＮＤアレイ１０１の積
項を制御する入力を選択する。
いるプログラム可能ＡＮＤアレイを概略的に示す。第３
図はグリッド１１０の論理的同等物を例示するために用
いられる。第２図の垂直線１０３の各々は真および補数
のバッファ４４および７４からの入力信号１０４または
フィードバック信号の１つを表わす。第２図に示される
水平ライン１０５の各々は、プログラム可能ＡＮＤアレ
イ１０１へのラインの各交差１１１について１つの、複
数個の入力を表わす。第３図に例示されるように、水平
ラインと垂直ラインの各交差１１１は垂直ライン１０３
の１つとプログラム可能ＡＮＤアレイ１０１への多重入
力１１２の１つとの間の可融リンク１０５a として示さ
れる。プログラム可能ＡＮＤアレイ１０１は周知のヒュ
ーズプログラム技術を用いてフィールドプログラム可能
であり、特定のプログラム可能ＡＮＤアレイ１０１の積
項を制御する入力を選択する。
【００３５】第２図に見られるように、入力信号の各々
は真および補数のバッファ１１３のようなバッファを介
して入力ライン１０４に与えられる。真および補数のバ
ッファ１１３、４４、７４からの入力信号およびフィー
ドバック信号の各々はプログラム可能リンクを介してプ
ログラム可能アレイ論理素子上のプログラム可能ＡＮＤ
アレイ１０１のいずれかに連結され得る。こうしてプロ
グラム可能アレイ論理素子１００はユーザによって形が
変えられ、広い多様な論理タスクをなしとげる。この発
明の出力論理回路１０はプログラム可能アレイ論理素子
１００の融通性を増す。
は真および補数のバッファ１１３のようなバッファを介
して入力ライン１０４に与えられる。真および補数のバ
ッファ１１３、４４、７４からの入力信号およびフィー
ドバック信号の各々はプログラム可能リンクを介してプ
ログラム可能アレイ論理素子上のプログラム可能ＡＮＤ
アレイ１０１のいずれかに連結され得る。こうしてプロ
グラム可能アレイ論理素子１００はユーザによって形が
変えられ、広い多様な論理タスクをなしとげる。この発
明の出力論理回路１０はプログラム可能アレイ論理素子
１００の融通性を増す。
【００３６】プログラム可能アレイ論理（ＰＡＬ）素子
１００上でのこの発明の入力／出力セル１０の実現が説
明される。第１図に用いられる参照番号は同様の構成要
素を識別するために第２図で用いられるであろう。
１００上でのこの発明の入力／出力セル１０の実現が説
明される。第１図に用いられる参照番号は同様の構成要
素を識別するために第２図で用いられるであろう。
【００３７】したがって、第１図に説明される入力／出
力論理マクロセル７８はプログラム可能アレイ論理素子
内の入力／出力（Ｉ／Ｏ）ピン１２の各々で、プログラ
ム可能アレイ論理素子１００内に含まれる。この発明の
入力／出力セル１０は、第１図を参照して上に詳細に論
じられる入力／出力ピン１２を形づくる。
力論理マクロセル７８はプログラム可能アレイ論理素子
内の入力／出力（Ｉ／Ｏ）ピン１２の各々で、プログラ
ム可能アレイ論理素子１００内に含まれる。この発明の
入力／出力セル１０は、第１図を参照して上に詳細に論
じられる入力／出力ピン１２を形づくる。
【００３８】Ｉ／Ｏピンは第１図を参照して論じられた
反転バッファ６２を介してＩ／Ｏ論理マクロセル７６に
接続される。ライン６４上に保持される出力可能化信号
はライン６８上のプログラム可能ＡＮＤアレイから導伝
される積項から発生される。こうしてプログラム可能Ａ
ＮＤアレイから出力の総和を含む回路はライン６４上に
出力可能化信号をダイナミックに提供する。
反転バッファ６２を介してＩ／Ｏ論理マクロセル７６に
接続される。ライン６４上に保持される出力可能化信号
はライン６８上のプログラム可能ＡＮＤアレイから導伝
される積項から発生される。こうしてプログラム可能Ａ
ＮＤアレイから出力の総和を含む回路はライン６４上に
出力可能化信号をダイナミックに提供する。
【００３９】第２図に示されるように、ライン１４上の
論理信号はＯＲゲート１０６a および１０６b からの積
項の総和の組合わせ信号として与えられる。第２図で
は、５つの別々のプログラム可能ＡＮＤゲート１０１か
らの信号を受取る５入力ＯＲゲート１０６a が入力選択
ＭＵＸ１８によって受取られた組合わせの信号を与え
る。しかしながら、技術分野で認められるように、プロ
グラム可能ＡＮＤゲートのいかなる数もこの組合わせ信
号を与えるためにＯＲゲート１０６a への入力として設
計され得る。
論理信号はＯＲゲート１０６a および１０６b からの積
項の総和の組合わせ信号として与えられる。第２図で
は、５つの別々のプログラム可能ＡＮＤゲート１０１か
らの信号を受取る５入力ＯＲゲート１０６a が入力選択
ＭＵＸ１８によって受取られた組合わせの信号を与え
る。しかしながら、技術分野で認められるように、プロ
グラム可能ＡＮＤゲートのいかなる数もこの組合わせ信
号を与えるためにＯＲゲート１０６a への入力として設
計され得る。
【００４０】好ましい実施例では、クロックは入力ピン
（図示されていない）に接続されており、ライン１０７
a 上のクロック信号ＣＬＫに加えて、ライン１０７上の
クロック（ＣＫ）信号をプログラム可能アレイに与え
る。第２図では、アレイへ入力を与えるクロック信号ラ
イン１０７と１０７a の間の接続はそれはこの発明に必
要ではないので図示されていない。
（図示されていない）に接続されており、ライン１０７
a 上のクロック信号ＣＬＫに加えて、ライン１０７上の
クロック（ＣＫ）信号をプログラム可能アレイに与え
る。第２図では、アレイへ入力を与えるクロック信号ラ
イン１０７と１０７a の間の接続はそれはこの発明に必
要ではないので図示されていない。
【００４１】第１図を参照して論じられたライン６０上
の入力選択ＭＵＸ信号および同期プリセット信号以外
に、ダイナミック制御信号の各々は単一のプログラム可
能ＡＮＤアレイの出力として与えられる。したがって、
非同期リセット信号（ＡＳＹＮＲＳＴ）はライン１２０
上でプログラム可能ＡＮＤアレイの出力として与えられ
る。クロック動作する積項（ＣＰＴ）信号はライン１２
２上にプログラム可能ＡＮＤアレイの出力として与えら
れる。出力可能化選択信号は５入力ＯＲゲート１０６b
を介してライン６８b 上にプログラム可能ＡＮＤアレイ
の出力として与えられる。出力可能化信号はライン６８
上にプログラム可能ＡＮＤアレイの出力として与えられ
る。上で述べられた制御信号のいずれも、もし所望され
るなら積の項の総和のようなより複雑な論理回路によっ
て実現され得る。
の入力選択ＭＵＸ信号および同期プリセット信号以外
に、ダイナミック制御信号の各々は単一のプログラム可
能ＡＮＤアレイの出力として与えられる。したがって、
非同期リセット信号（ＡＳＹＮＲＳＴ）はライン１２０
上でプログラム可能ＡＮＤアレイの出力として与えられ
る。クロック動作する積項（ＣＰＴ）信号はライン１２
２上にプログラム可能ＡＮＤアレイの出力として与えら
れる。出力可能化選択信号は５入力ＯＲゲート１０６b
を介してライン６８b 上にプログラム可能ＡＮＤアレイ
の出力として与えられる。出力可能化信号はライン６８
上にプログラム可能ＡＮＤアレイの出力として与えられ
る。上で述べられた制御信号のいずれも、もし所望され
るなら積の項の総和のようなより複雑な論理回路によっ
て実現され得る。
【００４２】プログラム可能アレイ論理素子１００上の
入力／出力セル１０の各々は入力／出力論理マクロセル
７６を含む。種々のダイナミック制御信号を与える手段
は単一のプログラム可能ＡＮＤアレイ１０１の出力から
の単純な積項としてか、または複数個のプログラム可能
ＡＮＤアレイを総和するＯＲゲート１０２の出力からの
積項の総和のいずれかとして、種々の態様で形づくられ
得る。さらに、各Ｉ／Ｏピンは独特の形にされ得る。
入力／出力セル１０の各々は入力／出力論理マクロセル
７６を含む。種々のダイナミック制御信号を与える手段
は単一のプログラム可能ＡＮＤアレイ１０１の出力から
の単純な積項としてか、または複数個のプログラム可能
ＡＮＤアレイを総和するＯＲゲート１０２の出力からの
積項の総和のいずれかとして、種々の態様で形づくられ
得る。さらに、各Ｉ／Ｏピンは独特の形にされ得る。
【００４３】第２図に示されるプログラム可能アレイ論
理（ＰＡＬ）素子１００は２つの別々のＩ／Ｏピンを形
づくる２つの入力／出力セル１０とともに例示されてい
る。しかしながら、省略記号１１６および１１７はいか
なる数のＩ／Ｏピンおよび入力も素子内に設計され得、
そしてプログラム可能アレイ論理グリッド１１０のいか
なる大きさも集積回路およびパッキング技術の制限内で
形成され得ることを示す。
理（ＰＡＬ）素子１００は２つの別々のＩ／Ｏピンを形
づくる２つの入力／出力セル１０とともに例示されてい
る。しかしながら、省略記号１１６および１１７はいか
なる数のＩ／Ｏピンおよび入力も素子内に設計され得、
そしてプログラム可能アレイ論理グリッド１１０のいか
なる大きさも集積回路およびパッキング技術の制限内で
形成され得ることを示す。
【００４４】典型的なプログラム可能アレイ論理素子は
たとえば２４の外部ピンを含んでもよく、それらの大多
数はこの発明によって教えられたような入力／出力セル
１０を用いる入力／出力ピンとして形づくられる。
たとえば２４の外部ピンを含んでもよく、それらの大多
数はこの発明によって教えられたような入力／出力セル
１０を用いる入力／出力ピンとして形づくられる。
【００４５】第２図では、非同期プリセット信号ＡＳＹ
Ｎ ＰＲＳＴはプログラム可能アレイ論理素子１００上
の出力論理マクロセル７６のレジスタ／ラッチ２２（第
１図を参照）のすべてに共通に与えられる。非同期プリ
セット信号はライン６０上でプログラム可能ＡＮＤアレ
イの出力からの積項としてダイナミックに与えられる。
他のダイナミック制御信号と同様に、非同期プリセット
ＡＳＹＮ ＰＲＳＴ信号または非同期リセット信号ＡＳ
ＹＮ ＲＳＴはこの発明に従った積の項の総和のような
他の論理回路で実現され得る。ＡＳＹＮ ＰＲＳＴ信号
は図面を簡単にするために出力論理マクロセル７６の各
々に接続されずに示されている。
Ｎ ＰＲＳＴはプログラム可能アレイ論理素子１００上
の出力論理マクロセル７６のレジスタ／ラッチ２２（第
１図を参照）のすべてに共通に与えられる。非同期プリ
セット信号はライン６０上でプログラム可能ＡＮＤアレ
イの出力からの積項としてダイナミックに与えられる。
他のダイナミック制御信号と同様に、非同期プリセット
ＡＳＹＮ ＰＲＳＴ信号または非同期リセット信号ＡＳ
ＹＮ ＲＳＴはこの発明に従った積の項の総和のような
他の論理回路で実現され得る。ＡＳＹＮ ＰＲＳＴ信号
は図面を簡単にするために出力論理マクロセル７６の各
々に接続されずに示されている。
【００４６】プログラム可能アレイ論理素子１００の機
能は１１のプログラム可能ヒューズ２０、２３、３１、
３２、４０、４７、４８、５６、５９、６９および７０
と関連してダイナミックに与えられた制御信号によって
向上される。この発明のヒューズ−プログラム可能入力
／出力セル１０の機能説明は第ＩＡ表、第ＩＢ表、第Ｉ
Ｃ表、第ＩＤ表および第ＩＥ表で表の形で示されてい
る。
能は１１のプログラム可能ヒューズ２０、２３、３１、
３２、４０、４７、４８、５６、５９、６９および７０
と関連してダイナミックに与えられた制御信号によって
向上される。この発明のヒューズ−プログラム可能入力
／出力セル１０の機能説明は第ＩＡ表、第ＩＢ表、第Ｉ
Ｃ表、第ＩＤ表および第ＩＥ表で表の形で示されてい
る。
【００４７】第ＩＡ表に関すれば、Ｉ／Ｏセル１０の種
々の可融リンク２０、２３、３０、３２および４０は示
された機能を発生するようにセットされ得、そこではヒ
ューズ２０の場合、項目「０」と「１」はそれぞれヒュ
ーズ２０が入力選択ＭＵＸ１８がそれぞれ１Ｄ入力と１
０入力で信号を渡すようにセットされるという意味であ
る。ヒューズ２３の場合、項目「０」および「１」はそ
れぞれ、ヒューズ２３がレジスタ／ラッチ２２がそれぞ
れレジスタとラッチとして動作するようにセットされる
という意味である。ヒューズ３１（出力選択ヒューズ）
の場合、項目「０」および「１」はそれぞれ、ヒューズ
３１が出力選択ＭＵＸ２６がそれぞれＯＲゲート１６お
よびレジスタ／ラッチ２２から信号を渡すようにセット
されることを、そしてヒューズ３２（出力極性ヒュー
ズ）の場合、項目「０」および「１」はそれぞれ、ヒュ
ーズ３２が出力選択ＭＵＸ２６はそれぞれ真および補数
の入力で信号を渡すようにセットされることを意味す
る。ヒューズ４０の場合、項目「０」および「１」はそ
れぞれヒューズ４０がフィードバックＭＵＸ３８がそれ
ぞれ「ＯＲ」ゲート１６およびレジスタ／ラッチ２２か
らの信号を渡すようにセットされることを意味する。第
ＩＢ図ないし第ＩＥ図における項目を解釈するために同
様の機構が用いられる。項目「Ｘ」は「関係がない」を
指す。「入力／出力」と示される列の項目はレジスタ／
ラッチ２２（ヒューズ２０および２３によって制御され
る）によって行なわれる機能を示す。「出力極性」で示
される列の項目は出力選択ＭＵＸ２６によって発生され
る信号がアクティブＨＩＧＨかまたはアクティブＬＯＷ
（ヒューズ３２によって制御される）のどちらであるか
を示し、そしてヒューズ３１はＭＵＸ２６で発生された
出力の性質を組合わせか、レジスタされたかまたはラッ
チされたかのいずれかとして決定する。「フィードバッ
ク」で示される列の項目はフィードバック選択ＭＵＸ３
８（ヒューズ４０によって制御される）によって発生さ
れる信号の性質を示す。
々の可融リンク２０、２３、３０、３２および４０は示
された機能を発生するようにセットされ得、そこではヒ
ューズ２０の場合、項目「０」と「１」はそれぞれヒュ
ーズ２０が入力選択ＭＵＸ１８がそれぞれ１Ｄ入力と１
０入力で信号を渡すようにセットされるという意味であ
る。ヒューズ２３の場合、項目「０」および「１」はそ
れぞれ、ヒューズ２３がレジスタ／ラッチ２２がそれぞ
れレジスタとラッチとして動作するようにセットされる
という意味である。ヒューズ３１（出力選択ヒューズ）
の場合、項目「０」および「１」はそれぞれ、ヒューズ
３１が出力選択ＭＵＸ２６がそれぞれＯＲゲート１６お
よびレジスタ／ラッチ２２から信号を渡すようにセット
されることを、そしてヒューズ３２（出力極性ヒュー
ズ）の場合、項目「０」および「１」はそれぞれ、ヒュ
ーズ３２が出力選択ＭＵＸ２６はそれぞれ真および補数
の入力で信号を渡すようにセットされることを意味す
る。ヒューズ４０の場合、項目「０」および「１」はそ
れぞれヒューズ４０がフィードバックＭＵＸ３８がそれ
ぞれ「ＯＲ」ゲート１６およびレジスタ／ラッチ２２か
らの信号を渡すようにセットされることを意味する。第
ＩＢ図ないし第ＩＥ図における項目を解釈するために同
様の機構が用いられる。項目「Ｘ」は「関係がない」を
指す。「入力／出力」と示される列の項目はレジスタ／
ラッチ２２（ヒューズ２０および２３によって制御され
る）によって行なわれる機能を示す。「出力極性」で示
される列の項目は出力選択ＭＵＸ２６によって発生され
る信号がアクティブＨＩＧＨかまたはアクティブＬＯＷ
（ヒューズ３２によって制御される）のどちらであるか
を示し、そしてヒューズ３１はＭＵＸ２６で発生された
出力の性質を組合わせか、レジスタされたかまたはラッ
チされたかのいずれかとして決定する。「フィードバッ
ク」で示される列の項目はフィードバック選択ＭＵＸ３
８（ヒューズ４０によって制御される）によって発生さ
れる信号の性質を示す。
【００４８】
【表１】
【００４９】
【表２】
【００５０】
【表３】
【００５１】
【表４】
【００５２】
【表５】
【００５３】具体例によって、飛ばされたヒューズ７０
と関連したライン６８a 上のプログラム可能なダイナミ
ックに変化する出力可能化信号は出力反転バッファ６２
を不能化することができ、そしてＩ／Ｏピン１２が入力
／出力論理マクロセル７６の出力選択ＭＵＸ２６によっ
て与えられた出力と独立した入力信号を与えることを可
能にする。Ｉ／Ｏピン１２からの入力信号はプログラム
可能論理アレイグリッド１１０へのフィードバックとし
てライン７２の上で真および補数のバッファ７４に与え
られる。ライン６８上の出力可能化信号がダイナミック
に後ろに変化するとき、Ｉ／Ｏピン１２は出力ピンとし
てその機能を再開する。
と関連したライン６８a 上のプログラム可能なダイナミ
ックに変化する出力可能化信号は出力反転バッファ６２
を不能化することができ、そしてＩ／Ｏピン１２が入力
／出力論理マクロセル７６の出力選択ＭＵＸ２６によっ
て与えられた出力と独立した入力信号を与えることを可
能にする。Ｉ／Ｏピン１２からの入力信号はプログラム
可能論理アレイグリッド１１０へのフィードバックとし
てライン７２の上で真および補数のバッファ７４に与え
られる。ライン６８上の出力可能化信号がダイナミック
に後ろに変化するとき、Ｉ／Ｏピン１２は出力ピンとし
てその機能を再開する。
【００５４】ライン１２０上にダイナミックに与えられ
た非同期リセット信号ＡＳＹＮ ＲＳＴを介して利用可
能な機能における向上の具体例は、以下のように進む。
ライン１２０上の非同期リセット信号ＡＳＹＮ ＲＳＴ
がＨＩＧＨになるとき、出力選択ＭＵＸ２６によって受
取られるレジスタ／ラッチ２２の出力はＬＯＷに変化す
るであろう。こうして出力選択ＭＵＸ２６によって受取
られたレジスタ／ラッチ２２の出力の補数はＨＩＧＨに
行く。ダイナミックフィードバックＭＵＸ３８選択信号
Ｓ０およびダイナミック出力選択ＭＵＸ２６信号Ｓ１お
よびＳ２はその時選択すべき予測可能なレジスタされた
出力を有し、これはＯＲゲート１６によって発生される
組合わせの論理信号から独立している。こうして、非同
期リセット信号ＡＳＹＮ ＲＳＴ、プログラム可能ヒュ
ーズ４０を介したフィードバック選択信号Ｓ０、プログ
ラム可能ヒューズ３２を介した出力選択信号Ｓ１および
ライン３０を介して出力選択信号Ｓ２を制御する信号を
与えるプログラム可能ＡＮＤアレイのプログラミングを
まとめることによって、先行技術の素子ではなされ得な
いプログラム可能アレイ論理素子１００の特定の機能が
実現され得る。制御信号の他の組合わせは他の機能を与
えるために考えられ得る。
た非同期リセット信号ＡＳＹＮ ＲＳＴを介して利用可
能な機能における向上の具体例は、以下のように進む。
ライン１２０上の非同期リセット信号ＡＳＹＮ ＲＳＴ
がＨＩＧＨになるとき、出力選択ＭＵＸ２６によって受
取られるレジスタ／ラッチ２２の出力はＬＯＷに変化す
るであろう。こうして出力選択ＭＵＸ２６によって受取
られたレジスタ／ラッチ２２の出力の補数はＨＩＧＨに
行く。ダイナミックフィードバックＭＵＸ３８選択信号
Ｓ０およびダイナミック出力選択ＭＵＸ２６信号Ｓ１お
よびＳ２はその時選択すべき予測可能なレジスタされた
出力を有し、これはＯＲゲート１６によって発生される
組合わせの論理信号から独立している。こうして、非同
期リセット信号ＡＳＹＮ ＲＳＴ、プログラム可能ヒュ
ーズ４０を介したフィードバック選択信号Ｓ０、プログ
ラム可能ヒューズ３２を介した出力選択信号Ｓ１および
ライン３０を介して出力選択信号Ｓ２を制御する信号を
与えるプログラム可能ＡＮＤアレイのプログラミングを
まとめることによって、先行技術の素子ではなされ得な
いプログラム可能アレイ論理素子１００の特定の機能が
実現され得る。制御信号の他の組合わせは他の機能を与
えるために考えられ得る。
【００５５】ＰＡＬ素子１００の動作の向上の別の具体
例は、ユーザがレジスタ／ラッチ２２を入力、出力とし
て、または埋込レジスタとしてダイナミックに配置する
ことができることを含む。プログラム可能ヒューズ２０
に関連して、ＯＲゲート１６によって発生された積の項
の総和すなわち、入力選択ＭＵＸ１８の１Ｄ入力端子に
与えられる信号、を与えるプログラム可能ＡＮＤアレイ
をプログラミングすることによって、ユーザは出力選択
ＭＵＸ２６がレジスタ／ラッチ２２のＱ出力端子で発生
される信号をＩ／Ｏピン１２に送ったりまたは送らなか
ったりすることを引き起こし、そしてＯＵＴＰＵＴ Ｓ
ＥＬＥＣＴ ＭＵＸ２６の出力で与えられる信号が真お
よび補数のバッファ７４を介してプログラム可能ＡＮＤ
アレイに戻って導伝されることを引き起こし得る。さら
に、プログラム可能アレイによって発生されるＯＥ信号
のプログラミングをまとめることによって、反転バッフ
ァ６２は不能化され得、そしてＩ／Ｏピン１２は入力と
して機能を果たし、そのためそこに与えられる信号は真
および補数のバッファ７４を介してプログラム可能ＡＮ
Ｄアレイに戻って導伝されるであろう。
例は、ユーザがレジスタ／ラッチ２２を入力、出力とし
て、または埋込レジスタとしてダイナミックに配置する
ことができることを含む。プログラム可能ヒューズ２０
に関連して、ＯＲゲート１６によって発生された積の項
の総和すなわち、入力選択ＭＵＸ１８の１Ｄ入力端子に
与えられる信号、を与えるプログラム可能ＡＮＤアレイ
をプログラミングすることによって、ユーザは出力選択
ＭＵＸ２６がレジスタ／ラッチ２２のＱ出力端子で発生
される信号をＩ／Ｏピン１２に送ったりまたは送らなか
ったりすることを引き起こし、そしてＯＵＴＰＵＴ Ｓ
ＥＬＥＣＴ ＭＵＸ２６の出力で与えられる信号が真お
よび補数のバッファ７４を介してプログラム可能ＡＮＤ
アレイに戻って導伝されることを引き起こし得る。さら
に、プログラム可能アレイによって発生されるＯＥ信号
のプログラミングをまとめることによって、反転バッフ
ァ６２は不能化され得、そしてＩ／Ｏピン１２は入力と
して機能を果たし、そのためそこに与えられる信号は真
および補数のバッファ７４を介してプログラム可能ＡＮ
Ｄアレイに戻って導伝されるであろう。
【００５６】第２図の実施例には示されていないが、非
同期プリセット信号は同様に、独立してこの発明の入力
／出力セル１０に付加の融通性を与える入力／出力マク
ロセル７６の各々にダイナミックに与えられ得る。
同期プリセット信号は同様に、独立してこの発明の入力
／出力セル１０に付加の融通性を与える入力／出力マク
ロセル７６の各々にダイナミックに与えられ得る。
【００５７】レジスタ／ラッチ２２から受取られる信号
とゲート１６を介して出力選択ＭＵＸ２６によって発生
される信号から独立して受取られる組合わせの信号とを
選択するフィードバックマルチプレクサ３８を提供する
ことによって、プログラム可能アレイ論理素子１００の
性能を向上させる付加の特徴が見られる。こうしてヒュ
ーズ４０を介したフィードバック選択とライン６４上の
出力可能化信号をまとめることによって、反転バッファ
６２は不能化され、レジスタまたは組合わせ信号のいず
れかである論理信号が真および補数のバッファ４１を介
してプログラム可能論理アレイに戻って供給され得るの
と同時に、Ｉ／Ｏピン１２がライン７２を横切って入力
信号を真および補数のバッファ７４に与えることを可能
にする。こうして真および補数バッファ４４を介したフ
ィードバックは出力反転バッファ６２の不能化によって
は影響されない。
とゲート１６を介して出力選択ＭＵＸ２６によって発生
される信号から独立して受取られる組合わせの信号とを
選択するフィードバックマルチプレクサ３８を提供する
ことによって、プログラム可能アレイ論理素子１００の
性能を向上させる付加の特徴が見られる。こうしてヒュ
ーズ４０を介したフィードバック選択とライン６４上の
出力可能化信号をまとめることによって、反転バッファ
６２は不能化され、レジスタまたは組合わせ信号のいず
れかである論理信号が真および補数のバッファ４１を介
してプログラム可能論理アレイに戻って供給され得るの
と同時に、Ｉ／Ｏピン１２がライン７２を横切って入力
信号を真および補数のバッファ７４に与えることを可能
にする。こうして真および補数バッファ４４を介したフ
ィードバックは出力反転バッファ６２の不能化によって
は影響されない。
【００５８】前述の具体例が例示するように、プログラ
ム可能アレイ論理素子１００の機能はこの発明の出力論
理回路１０によって非常に向上される。さらに出力論理
回路１０は集積回路チップ上で実現される特定の回路の
融通性およびダイナミック制御を高めるために様々な集
積回路素子で利用され得る。このように、チップ上で実
現される論理素子の数に関して所与の集積回路チップ上
の入力／出力ポートの数が比較的少ないことによって生
じる限界は最小にされ得る。
ム可能アレイ論理素子１００の機能はこの発明の出力論
理回路１０によって非常に向上される。さらに出力論理
回路１０は集積回路チップ上で実現される特定の回路の
融通性およびダイナミック制御を高めるために様々な集
積回路素子で利用され得る。このように、チップ上で実
現される論理素子の数に関して所与の集積回路チップ上
の入力／出力ポートの数が比較的少ないことによって生
じる限界は最小にされ得る。
【００５９】この発明のＩ／Ｏ論理マクロセル７６を用
いるプログラム可能アレイ論理（ＰＡＬ）素子２００の
代わりの実施例は第４図に示される。プログラム可能Ａ
ＮＤアレイ２００は、８Ｉ／Ｏピン１２a の代表のもの
にインターフェイスするＩ／Ｏ論理マクロセルの第１の
列７６a と、８Ｉ／Ｏピン１２b の代表のものにインタ
ーフェイスするＩ／Ｏ論理マクロセルの第２の列７６b
を有して示される。この実施例はクロック動作の機構に
おいてのみが第２図に例示されるものと異なっているの
で、そこで示される要素の多くは明解さのために第４図
から省かれている。それぞれマクロセル７６a またはマ
クロセル７６b の部分を形成する要素を参照するとき接
尾辞「a 」または「b 」が第４図でその説明に用いられ
ている。
いるプログラム可能アレイ論理（ＰＡＬ）素子２００の
代わりの実施例は第４図に示される。プログラム可能Ａ
ＮＤアレイ２００は、８Ｉ／Ｏピン１２a の代表のもの
にインターフェイスするＩ／Ｏ論理マクロセルの第１の
列７６a と、８Ｉ／Ｏピン１２b の代表のものにインタ
ーフェイスするＩ／Ｏ論理マクロセルの第２の列７６b
を有して示される。この実施例はクロック動作の機構に
おいてのみが第２図に例示されるものと異なっているの
で、そこで示される要素の多くは明解さのために第４図
から省かれている。それぞれマクロセル７６a またはマ
クロセル７６b の部分を形成する要素を参照するとき接
尾辞「a 」または「b 」が第４図でその説明に用いられ
ている。
【００６０】ＰＡＬ２００を含む集積回路パッケージに
与えられる第１のクロック信号（ＣＬＫ／Ｉ）は信号ラ
イン２０２上をＩ／Ｏ論理マクロセル７６b のＣＬＫ選
択ＭＵＸ４６b の１Ｄ入力におよびヒューズ−プログラ
ム可能クロックマルチプレクサ（ＣＬＫ ＭＵＸ）２０
４の第１の入力端子に導伝され、ＰＡＬ２００に与えら
れる第２のクロック信号（ＣＬＫ／ＩＩ）はＣＬＫ Ｍ
ＵＸ２０４の第２の入力端子のみならず、プログラム可
能ＡＮＤアレイ２０８にクロックを与えるクロック駆動
／インバータ２０６にも導伝される。ＣＬＫ ＭＵＸ２
０４の制御選択入力（ＳＯ）に接続されるフィールド−
プログラム可能ヒューズ２１０の適切なプログラミング
によって、その出力で発生されたクロック信号はＣＬＫ
ＩまたはＣＬＫ ＩＩ信号のいずれかである。ＭＵＸ
２０４によって発生されるクロック信号は、Ｉ／Ｏ論理
マクロセル７６a のＣＬＫ選択ＭＵＸ４６a の１Ｄ入力
に導伝される。各マクロセルはヒューズ−プログラム可
能クロック極性選択を可能にするので、各列は別々のプ
ログラム可能クロック極性を有することができる。さら
に、ヒューズ−プログラム可能ＣＬＫ ＭＵＸ２０４を
提供することによって、各列で共通のクロック（ＣＬＫ
Ｉ）または異なるクロックＣＬＫ ＩおよびＣＬＫ
ＩＩを使用することが可能になる。
与えられる第１のクロック信号（ＣＬＫ／Ｉ）は信号ラ
イン２０２上をＩ／Ｏ論理マクロセル７６b のＣＬＫ選
択ＭＵＸ４６b の１Ｄ入力におよびヒューズ−プログラ
ム可能クロックマルチプレクサ（ＣＬＫ ＭＵＸ）２０
４の第１の入力端子に導伝され、ＰＡＬ２００に与えら
れる第２のクロック信号（ＣＬＫ／ＩＩ）はＣＬＫ Ｍ
ＵＸ２０４の第２の入力端子のみならず、プログラム可
能ＡＮＤアレイ２０８にクロックを与えるクロック駆動
／インバータ２０６にも導伝される。ＣＬＫ ＭＵＸ２
０４の制御選択入力（ＳＯ）に接続されるフィールド−
プログラム可能ヒューズ２１０の適切なプログラミング
によって、その出力で発生されたクロック信号はＣＬＫ
ＩまたはＣＬＫ ＩＩ信号のいずれかである。ＭＵＸ
２０４によって発生されるクロック信号は、Ｉ／Ｏ論理
マクロセル７６a のＣＬＫ選択ＭＵＸ４６a の１Ｄ入力
に導伝される。各マクロセルはヒューズ−プログラム可
能クロック極性選択を可能にするので、各列は別々のプ
ログラム可能クロック極性を有することができる。さら
に、ヒューズ−プログラム可能ＣＬＫ ＭＵＸ２０４を
提供することによって、各列で共通のクロック（ＣＬＫ
Ｉ）または異なるクロックＣＬＫ ＩおよびＣＬＫ
ＩＩを使用することが可能になる。
【００６１】この発明の好ましい実施例の前述の説明は
例示および説明の目的で提示されている。これはあます
ところない訳ではなく、また発明を開示された正確な形
状に制限することも意図されておらず、そして上の教示
を考慮すれば明らかに多くの修正および変形が可能であ
る。プログラム可能アレイ論理素子の実施例はこの発明
の原理およびその実際の応用を最善に説明し、それによ
って他の技術分野の当業者が種々の実施例においてそし
て考えられる特定の使用に適合される種々の修正でこの
発明を最善に利用することを可能にするために選択され
そして説明された。この発明の範囲は添付の特許請求の
範囲によって規定されることが意図される。
例示および説明の目的で提示されている。これはあます
ところない訳ではなく、また発明を開示された正確な形
状に制限することも意図されておらず、そして上の教示
を考慮すれば明らかに多くの修正および変形が可能であ
る。プログラム可能アレイ論理素子の実施例はこの発明
の原理およびその実際の応用を最善に説明し、それによ
って他の技術分野の当業者が種々の実施例においてそし
て考えられる特定の使用に適合される種々の修正でこの
発明を最善に利用することを可能にするために選択され
そして説明された。この発明の範囲は添付の特許請求の
範囲によって規定されることが意図される。
【図１】第１図はこの発明の好ましい実施例の論理図で
ある。
ある。
【図２】第２図はこの発明を実現するプログラム可能ア
レイ論理素子の概略図である。
レイ論理素子の概略図である。
【図３】第３図は第１図および第２図にその複数個が概
略に示されたプログラム可能ＡＮＤアレイの論理的同等
物の図である。
略に示されたプログラム可能ＡＮＤアレイの論理的同等
物の図である。
【図４】第４図は２重クロックを用いてこの発明を実現
するプログラム可能アレイ論理素子の概略図である。
するプログラム可能アレイ論理素子の概略図である。
図において、１０は入力／出力セル、１２はＩ／Ｏピ
ン、１４，２４，２８，３０，４２，５８，６０，６４
および１０７はライン、１６はＯＲゲート、１８は入力
選択マルチプレクサ、１９はＯＲゲート、２０はフィー
ルドプログラム可能ヒューズ、２２はレジスタ、２３は
フィールドプログラム可能レジスタ／ラッチヒューズ、
２６は出力選択マルチプレクサ、３１および３２はフィ
ールドプログラム可能ヒューズ、３８はフィードバック
マルチプレクサ、４０はフィールドプログラム可能ヒュ
ーズ、４４，７４および１１３は真および補数バッフ
ァ、４６はプログラム可能クロック信号選択マルチプレ
クサ、４７，４８，５６，５９，６９，７０および２１
０はフィールドプログラム可能ヒューズ、５４および６
１はＸＯＲゲート、６２は出力反転バッファ、６６は出
力可能化マルチプレクサ、７２はフィードバック回路経
路、１００はプログラム可能アレイ論理素子、１０１は
ＡＮＤアレイ、１０２は多数入力ＯＲゲート、１０３は
縦のライン、１０５は水平のライン、１１０はグリッ
ド、１０５a は可融リンク、１１２は多重入力、１０４
は入力ライン、２００はプログラム可能ＡＮＤアレイ、
２０２は信号ライン、２０４はヒューズプログラム可能
クロックマルチプレクサ、２０６はクロック駆動器／イ
ンバータ、２０８はプログラム可能ＡＮＤアレイ、であ
る。
ン、１４，２４，２８，３０，４２，５８，６０，６４
および１０７はライン、１６はＯＲゲート、１８は入力
選択マルチプレクサ、１９はＯＲゲート、２０はフィー
ルドプログラム可能ヒューズ、２２はレジスタ、２３は
フィールドプログラム可能レジスタ／ラッチヒューズ、
２６は出力選択マルチプレクサ、３１および３２はフィ
ールドプログラム可能ヒューズ、３８はフィードバック
マルチプレクサ、４０はフィールドプログラム可能ヒュ
ーズ、４４，７４および１１３は真および補数バッフ
ァ、４６はプログラム可能クロック信号選択マルチプレ
クサ、４７，４８，５６，５９，６９，７０および２１
０はフィールドプログラム可能ヒューズ、５４および６
１はＸＯＲゲート、６２は出力反転バッファ、６６は出
力可能化マルチプレクサ、７２はフィードバック回路経
路、１００はプログラム可能アレイ論理素子、１０１は
ＡＮＤアレイ、１０２は多数入力ＯＲゲート、１０３は
縦のライン、１０５は水平のライン、１１０はグリッ
ド、１０５a は可融リンク、１１２は多重入力、１０４
は入力ライン、２００はプログラム可能ＡＮＤアレイ、
２０２は信号ライン、２０４はヒューズプログラム可能
クロックマルチプレクサ、２０６はクロック駆動器／イ
ンバータ、２０８はプログラム可能ＡＮＤアレイ、であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カピル・シャンカー アメリカ合衆国、カリフォルニア州、サ ン・ホセ、ノース・カピトゥル・アベニ ュー、247、ナンバー、128−３ (72)発明者 ファラス・エヌ・ムバラク アメリカ合衆国、カリフォルニア州、サ ン・ホセ、ボイントン・アベニュー、 429、ナンバー、１
Claims (13)
- 【請求項１】 第１のクロック信号と第２のクロック信
号とを有するプログラム可能アレイ論理装置であって、 複数の組合せ論理信号を発生するための組合せ論理と、 第１のポートと、 第２のポートと、 前記第１のポートおよび前記組合せ論理に接続された第
１の入出力論理装置とを含み、前記第１の入出力論理装
置は、第１の複数の制御信号に応答して、前記第１のポ
ートに第１のデータを出力するように適合され、前記第
１のデータは前記組合せ論理信号の第１のサブセットに
基づくものであり、前記第１の複数の制御信号は、前記
プログラム可能アレイ論理装置の外部ピンに印加される
第１の信号セットと、前記組合せ論理信号の第２のサブ
セットとから選択可能であり、前記第１の入出力論理装
置は、前記第１のクロック信号と前記第２のクロック信
号とのいずれかに選択的に応答し、 前記プログラム可能アレイ論理装置はさらに、 前記第２のポートおよび前記組合せ論理に接続された第
２の入出力論理装置を含み、前記第２の入出力論理装置
は、第２の複数の制御信号に応答して、前記第２のポー
トに第２のデータを出力するように適合され、前記第２
のデータは前記組合せ論理信号の第３のサブセットに基
づくものであり、前記第２の複数の制御信号は、前記プ
ログラム可能アレイ論理論理装置の外部ピンに印加され
る第２の信号セットと、前記組合せ論理信号の第４のサ
ブセットとから選択可能であり、前記第２の入出力論理
装置は、前記第１のクロック信号と前記第２のクロック
信号とのいずれかに選択的に応答する、プログラム可能
アレイ論理装置。 - 【請求項２】 前記第１の入出力論理装置は、前記第１
のクロック信号に応答可能であり、前記第２の入出力論
理装置は前記第２のクロック信号に応答する、請求項１
に記載のプログラム可能アレイ論理装置。 - 【請求項３】 前記第１の入出力論理装置は、前記第１
のクロック信号に応答可能であり、前記第２の入出力論
理装置は前記第１のクロック信号と前記第２のクロック
信号とのいずれかに応答可能である、請求項１に記載の
プログラム可能アレイ論理装置。 - 【請求項４】 前記第１のクロック信号と前記第２のク
ロック信号とを受け、前記第１のクロック信号と前記第
２のクロック信号との一方を選択的に前記第１の入出力
論理装置に与えるためのマルチプレクサをさらに含む、
請求項１に記載のプログラム可能アレイ論理装置。 - 【請求項５】 集積回路の一部分によって発生されたデ
ータ信号と複数個のダイナミック制御信号とに応答する
プログラム可能論理装置であって、 プログラム可能モード制御信号を受信し、かつ前記デー
タ信号を受信し、レジスタまたはラッチモードのいずれ
かで選択的に動作可能なクロック／ラッチ可能化信号に
応答し、前記モード選択信号に応答して前記データ信号
をレジスタまたはラッチし、かつレジスタ／ラッチ出力
でレジスタまたはラッチされた信号を出力するためのレ
ジスタ／ラッチ手段と、 第１のプログラム可能クロック選択信号に応答し、かつ
クロック信号と前記ダイナミック制御信号の第１の信号
とを受信し、前記第１のクロック選択信号に応答して前
記受信された信号の１つを出力に選択的に結合させるた
めのクロック選択マルチプレクサ手段とを含み、前記ク
ロック選択マルチプレクサ手段の前記出力で発生された
前記信号は前記レジスタ／ラッチ手段によって受信され
た前記クロック／ラッチ可能化信号である、プログラム
可能論理装置。 - 【請求項６】 前記クロック選択マルチプレクサ手段は
第２のプログラム可能クロック選択信号をさらに受信
し、前記クロック選択マルチプレクサ手段は前記第２の
クロック選択信号に応答して真または逆の極性で前記レ
ジスタ／トランスペアレントラッチ手段によって受信さ
れた前記クロック／ラッチ可能化信号をさらに選択的に
発生する、請求項５に記載のプログラム可能論理装置。 - 【請求項７】 前記クロック選択マルチプレクサ手段は
その状態が前記第２のクロック選択信号を決定する第２
のプログラム可能可融リンクを含む、請求項６に記載の
プログラム可能論理装置。 - 【請求項８】 前記第２のクロック選択信号はメモリセ
ルによって発生される、請求項６に記載のプログラム可
能論理装置。 - 【請求項９】 前記クロック選択マルチプレクサ手段は
その状態が前記第１のクロック選択信号を決定する第１
のプログラム可能可融リンクを含む、請求項５に記載の
プログラム可能論理装置。 - 【請求項１０】 前記第１のクロック選択信号はメモリ
セルによって発生される、請求項５に記載のプログラム
可能論理装置。 - 【請求項１１】 集積回路チップ上に含まれたプログラ
ム可能アレイ論理装置において、前記装置は第１および
第２のバンククロック信号を受信し、前記装置はそれぞ
れ第１および第２のクロック信号に応答する少なくとも
第１および第２の複数個の論理回路を含み、前記第１の
クロック信号は前記第１のバンククロック信号であり、 プログラム可能クロック選択信号に応答し、かつ前記第
１および第２のバンククロック信号を受信し、前記クロ
ック選択信号に応答して前記受信された信号の１つを出
力に選択的に結合させるためのバンククロック選択マル
チプレクサ手段を含み、前記バンククロック選択マルチ
プレクサ手段で発生された信号は前記第２のクロック信
号である、プログラム可能アレイ論理装置。 - 【請求項１２】 前記クロック選択信号はメモリセルに
よって発生される、請求項１１に記載のプログラム可能
アレイ論理装置。 - 【請求項１３】 前記バンククロック選択マルチプレク
サ手段はその状態が前記クロック選択信号を決定するプ
ログラム可能可融リンクを含む、請求項１１に記載のプ
ログラム可能アレイ論理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/795,159 US4771285A (en) | 1985-11-05 | 1985-11-05 | Programmable logic cell with flexible clocking and flexible feedback |
| US795159 | 1985-11-05 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61262588A Division JPS62114327A (ja) | 1985-11-05 | 1986-11-04 | プログラム可能入力／出力セルおよびプログラム可能アレイ論理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140919A JPH06140919A (ja) | 1994-05-20 |
| JP2614169B2 true JP2614169B2 (ja) | 1997-05-28 |
Family
ID=25164856
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61262588A Granted JPS62114327A (ja) | 1985-11-05 | 1986-11-04 | プログラム可能入力／出力セルおよびプログラム可能アレイ論理装置 |
| JP5079723A Expired - Lifetime JP2614169B2 (ja) | 1985-11-05 | 1993-04-06 | プログラム可能アレイ論理装置およびプログラム可能論理装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61262588A Granted JPS62114327A (ja) | 1985-11-05 | 1986-11-04 | プログラム可能入力／出力セルおよびプログラム可能アレイ論理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4771285A (ja) |
| EP (1) | EP0225715B1 (ja) |
| JP (2) | JPS62114327A (ja) |
| AT (1) | ATE73590T1 (ja) |
| DE (1) | DE3684254D1 (ja) |
Families Citing this family (82)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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