JPH0431446B2 - - Google Patents

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JPH0431446B2
JPH0431446B2 JP60502783A JP50278385A JPH0431446B2 JP H0431446 B2 JPH0431446 B2 JP H0431446B2 JP 60502783 A JP60502783 A JP 60502783A JP 50278385 A JP50278385 A JP 50278385A JP H0431446 B2 JPH0431446 B2 JP H0431446B2
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)
  • Non-Volatile Memory (AREA)

Description

請求の範囲 １ 入力信号を受ける複数の入力端子を備え； 入力信号を受け、出力信号を送るための複数の
Ｉ／Ｏ端子を備え； アドレス可能な行と列に配置された複数の第１
のメモリセルを有していてプログラム可能な、少
なくとも第１のANDアレイにして、前記メモリ
セルそれぞれが、その状態に対応した論理的デー
タの保持のために個別にプログラム可能になつて
いる第１のANDアレイと、この第１のANDアレ
イに結合され、所定の入力信号に応じて前記メモ
リセルと１つ以上についてその状態を検出し、対
応した第１のデータ信号を発生する第１のセンス
手段と、第１の信号格納手段と、第１の帰還手段
と、前記第１のデータ信号を、前記Ｉ／Ｏ端子の
１つ、前記信号格納手段、または、前記帰還手段
へ、選択的に結合される第１のマルチプレツクス
手段とを含んでいる、複数の第１のマクロセルを
備え； 前記マクロセルそれぞれのANDアレイにおけ
るメモリセルの第１グループに対して前記入力端
子からの入力信号を結合する全面的入力信号バス
と、前記マクロセルの少なくとも幾つかのメモリ
セルの第２グループに対して、前記マクロセルの
少なくとも幾つかのメモリセルの前記帰還手段に
与えられる信号を結合する局部的帰還バスと、前
記マクロセルのすべての前記ANDアレイのメモ
リセルの第３グループに対して、前記帰還手段の
幾つかに与えられる信号を結合する全面的帰還バ
スとを含んでいる、複数のデータバスを備えるプ
ログラマブル集積回路論理アレイ装置。
２ 請求の範囲第１項記載のプログラマブル集積
回路論理アレイ装置であつて、アドレス可能な行
と列に配置された複数のメモリセルを有していて
プログラム可能な、ANDアレイにして、前記メ
モリセルそれぞれが、その状態に対応した論理的
データの保持のために個別にプログラム可能にな
つているANDアレイと、所定の入力信号に応じ
て前記メモリセルの１つ以上の状態を検出し、対
応した第２のデータ信号を発生する第２のセンス
手段と、第２の信号格納手段と、第２の帰還手段
と、前記第２のデータ信号を、前記第２の信号格
納手段、または、前記第２の帰還手段へ、結合さ
せる第２のマルチプレツクス手段とを含んでい
る、複数の第２のマクロセルを備えるプログラマ
ブル集積回路論理アレイ装置。
３ 請求の範囲第２項記載のプログラマブル集積
回路論理アレイ装置であつて、プログラム可能
な、複数の第３のANDアレイを備え、それらの
種々のものを、前記第１のマクロセルの幾つかの
前記第１のマクロセル対が共用し、そのように前
記第３のANDアレイを共用している第１のマク
ロセルの前記センス手段も、その共用されている
ANDアレイのメモリセルの状態を検出するよう
にされている、プログラマブル集積回路論理アレ
イ装置。
４ 請求の範囲第３項記載のプログラマブル集積
回路論理アレイ装置であつて、前記入力端子の１
つを前記入力信号バスへ結合し、当該入力端子へ
与えられた入力信号をある期間中安定に保つ入力
ラツチ回路を複数備えているプログラマブル集積
回路論理アレイ装置。
５ 請求の範囲第４項記載のプログラマブル集積
回路論理アレイ装置であつて、前記入力ラツチ回
路は入力レベル変換用インバータ段と、ドライバ
素子と、前記インバータ段を前記ドライバ素子へ
結合する切換え可能なパスゲートおよびラツチと
を含むプログラマブル集積回路論理アレイ装置。
６ 請求の範囲第５項記載のプログラマブル集積
回路論理アレイ装置であつて、前記メモリセルは
EPROM技術を用いて形成されているプログラマ
ブル集積回路論理アレイ装置。
７ 請求の範囲第６項記載のプログラマブル集積
回路論理アレイ装置であつて、前記センス手段は
少くとも１つのORゲートを含み、そのORゲー
トは対応するANDアレイの複数のメモリセルに
結合され、前記各ANDアレイはORゲートごとに
選択可能な数の積項を有するプログラマブル集積
回路論理アレイ装置。
８ 請求の範囲第１項記載のプログラマブル集積
回路論理アレイ装置であつて、プログラム可能
な、複数の第２のANDアレイを備え、それらの
種々のものを、前記第１のマクロセルの幾つかの
前記第１のマクロセル対が共用し、そのように前
記第２のANDアレイを共用している第１のマク
ロセルの前記センス手段も、その共用されている
ANDアレイのメモリセルの状態を検出するよう
にされている、プログラマブル集積回路論理アレ
イ装置。
９ 請求の範囲第１項記載のプログラマブル集積
回路論理アレイ装置であつて、前記入力端子の１
つを前記入力信号バスへ結合し、当該入力端子へ
与えられた入力信号をある期間安定に保つ入力ラ
ツチ回路を複数備えているプログラマブル集積回
路論理アレイ装置。
１０ 請求の範囲第９項記載のプログラマブル集
積回路論理アレイ装置であつて、前記入力ラツチ
回路は入力レベル変換用インバータ段と、ドライ
バ素子と、前記インバータ段を前記ドライバ素子
へ結合する切換え可能なパスゲートおよびラツチ
とを含むプログラマブル集積回路論理アレイ装
置。
１１ 請求の範囲第１項記載のプログラマブル集
積回路論理アレイ装置であつて、前記メモリセル
はEPROM技術を用いて形成されているプログラ
マブル集積回路論理アレイ装置。
１２ 請求の範囲第２項記載のプログラマブル集
積回路論理アレイ装置であつて、前記メモリセル
はEPROM技術を用いて形成されているプログラ
マブル集積回路論理アレイ装置。
１３ 請求の範囲第１項記載のプログラマブル集
積回路論理アレイ装置であつて、前記センス手段
は少くとも１つのORゲートを含み、そのORゲ
ートは対応するANDアレイの複数のメモリセル
に結合され、前記各ANDアレイはORゲートごと
に選択可能な数の積項を有するプログラマブル集
積回路論理アレイ装置。
１４ 請求の範囲第２項記載のプログラマブル集
積回路論理アレイ装置であつて、前記センス手段
は少くとも１つのORゲートを含み、そのORゲ
ートは対応するANDアレイの複数のメモリセル
に結合され、前記各ANDアレイはORゲートごと
に選択可能な数の積項を有するプログラマブル集
積回路論理アレイ装置。
１５ 請求の範囲第１項記載のプログラマブル集
積回路論理アレイ装置であつて、前記第１のマル
チプレツクス手段は、前記第１のセンス手段の出
力または前記第１の信号格納手段の出力を前記
Ｉ／Ｏ端子の１つに接続する第１のスイツチング
手段を含むプログラマブル集積回路論理アレイ装
置。
１６ 請求の範囲第１５項記載のプログラマブル
集積回路論理アレイ装置であつて、前記第１のマ
ルチプレツクス手段は、前記第１のセンス手段の
出力または前記Ｉ／Ｏ端子の１つを前記第１の帰
還手段へ結合するように動作する第２のスイツチ
ング手段を更に含むプログラマブル集積回路論理
アレイ装置。
１７ 請求の範囲第７項記載のプログラマブル集
積回路論理アレイ装置であつて、前記マルチプレ
ツクス手段それぞれは、対応する前記センス手段
の出力または対応する前記信号格納手段の出力
を、前記Ｉ／Ｏ端子の１つに接続する第１の手段
を含むプログラマブル集積回路論理アレイ装置。
１８ 請求の範囲第１７項記載のプログラマブル
集積回路論理アレイ装置であつて、前のマルチプ
レツクス手段それぞれは、対応する前記センス手
段の出力または前記Ｉ／Ｏ端子の１つを前記帰還
手段へ結合するように動作する第２のスイツチン
グ手段を更に含むプログラマブル集積回路論理ア
レイ装置。
発明の背景 発明の分野 本発明は全体としてプログラマブル論理アレイ
装置に関するものであり、更に詳しくいえば、
CMOSフローテイングゲート技術を用いて作ら
れた改良した、消去可能な電気的にプログラマブ
ルな論理アレイ装置に関するものである。
関連する出願 本発明の主題は、1984年５月３日付に出願され
た「EPROM技術を用いるプログラマブル論理ア
レイ装置（Programmable Logic Array
Device Using EPROM Technology）」と題す
るわれわれの未決の米国特許出願第607018号に関
連するものである。プログラマブル論理アレイ
（PLA）を構成するためにEPROMトランジスタ
を使用する方法の基礎的な説明を与えるために、
その出願の開示を参考までにここにとくに含め
た。
技術および従来技術についての説明 本発明の製造に用いられる集積回路技術は
CMOSフローテイングゲート（CMOS EPROM）
である。フローテイングゲート技術により、正常
な動作電圧（０〜５ボルト）が加えらてた時に
「プログラムされた」トランジスタが開回路に類
似して機能するように、あるトランジスタを「プ
ログラミング」できる。プログラムされない状態
においては、それらの同じトランジスタのゲート
端子に５ボルトが加えられるとそれらのトランジ
スタが導通し、０ボルトがゲート端子に加えられ
ると開回路を呈する。
過去におけるこの技術の通常の用途は、電気的
にプログラマブルな読取専用メモリ（EPROM）
を製造することであつた。EPROM技術における
プログラマブル素子は二層ポリシリコンMOSト
ランジスタである。プログラマブル素子のアレイ
へのアクセス回路を変更することにより、プログ
ラマブル論理アレイ（PLA）を実現できる。従
来の米国特許には、カーン（Kahng）、第
3500142号、フローマン−ベンツコフスキー
（Frohman−Bentchkowsky）、第3600819；フロ
ーマン−ベンツコフスキー（Frohman−
Bentchkowsky）、第3728695号；フローマン−ベ
ンツコフスキー（Frohman−Bentchkowsky）、
第3744036号；フローマン−ベンツコフスキー
（Frohman−Bentchkowsky）、第3755721号；フ
ローマン−ベンツコフスキー（Frohman−
Bentchkowsky）、第3825946号；シムコ
（Simko）他の第3984822号；およびローストロー
（Lohstroh）他、第4019197号がある。
プログラマブル論理アレイ、およびプログラマ
ブル・アレイ論理（PAL）のような類似の回路
素子はかなり以前から存在していた。たとえば、
クロウフオード（Crawford）他に付与された米
国特許第3541543号、スペンサ・ジユニア
（Spenser、Jr.）へ付与された米国特許第3566153
号、プローブステイング（Proebsting）へ付与さ
れた米国特許第3702985号、グリーヤ（Greer）
へ付与された米国特許第3816725号、第3818452
号、第3849638号を参照されたい。最初に実現さ
れたものは、マスクでプログラムするものであつ
た。一例が1968〜1970年中にテキサス・インスツ
ルメンツ（Texas Instruments）により製造され
たＰチヤネルMOS装置である。
最近採用の技術は、シグネチツクス
（Signetics）、モノリシツク・メモリーズ社
（Monolithic Memories、Inc.）、アドバンスド・
マイクロ・デバイセズ（Advanced Micro
Devices）、ハリス・セミコンダクタ（Harris
Semiconductor）等のような製造者により行われ
たヒユーズ・プログラマブル・バイポーラ技術で
ある。
PLAとPALが複雑となるのは下記の理由によ
るのである。
(a) 入力端子の数； (b) ANDアレイ中の積項の数； (c) ORアレイ中の和項の数； (d) 蓄積素子（フリツプフロツプ）の数； (e) ORアレイ（またはフリツプフロツプ）の出
力端子からANDアレイへの帰還線の数； (f) 出力端子の数。
本発明の概要 本発明は、論理的な複雑さがNANDゲート
（２入力）約1200個である電気的にプログラム可
能な集積回路に関するものである。好適な実施例
はALTERAEP1200と名づけられ、入力、出力、
および帰還の多くの組合せを構成できるように、
十分な数の付加回路を有するプログラマブル論理
アレイ（PLA）として一般に分類できる。
EP1200は下記のような特性を有する。
(a) （オフチツプから）ANDアレイへの36個の
入力端子； (b) 236個の積項（Ｐ項）； (c) 28個の和項（それぞれ４〜16個のＰ項を有す
る固定OR構造）； (d) 28個のＤ型フリツプフロツプ； (e) 56本の帰還線；および (f) 24個の出力端子。
上記に加えて、EP1200にはいくつかの別の特
徴もある。それらは下記の通りである。
(a) ANDアレイの入力の１つ（ピン＃38）は、
Ｄフリツプフロツプへのクロツクとしても機能
する； (b) Ｐ項は下記のようにして群ごとにまとめられ
る： (1) それぞれ４個を有する４個の固定OR／
NORゲート（16個のＰ項）； (2) それぞれ６個を有する４個の固定OR／
NORゲート（24個のＰ項）； (3) それぞれ８個を有する８個の固定OR／
NORゲート（64個のＰ項）； (4) それぞれ10個を有する４個の固定OR／
NORゲート（40個のＰ項）； (5) 出力ドライバの１つの群の出力イネイブル
（OE）へそれぞれ１つ（４個を含む６つの
群）（６個のＰ項）； (6) Ｄフリツプフロツプへ非同期リセツト信号
のための６個のＰ項； (c) OR／NORゲートからの各和項は「能動高」
または「能動低」とすることができる； (d) Ｉ／Ｏピンは、Ｄフリツプフロツプからの組
合せデータ（能動高または能動低）または登録
されているデータ（能動高または能動低）を出
力できる； (e) 帰還は、Ｉ／Ｏピン、レジスタの出力端子、
ORゲートの出力端子（後述するＡ−４セルと
Ｂ−４セルから）の３つのデータ源の１つから
帰還を行うことができる； (f) 出力データと帰還データの選択はアーキテク
チヤ特徴選択部中のEPROMトランジスタをプ
ラグラミングすることにより行われる； (g) EPROMトランジスタは全てのプログラム可
能な素子のために使用される。したがつて、こ
の装置は電気的にプログラム可能で、紫外線で
消去できる。
EP1200は、74LSxxシリーズおよび最近は
74HCxxおよび74HCTxx（CMOS）のシリーズの
ような標準のフアミリー論理部品のための交換部
品として使用しようとするものである。論理交換
部品としては、１個のEP1200は20〜50個の標準
的なフアミリー論理部品に交換されるのが代表的
なものである。そのように交換できる理由は： (a) 論理密度が高いこと（狭いボード面積内に多
くの論理素子）； (b) 装置のパワーが少ないことにある。
本発明の究極の目的は、より低い全システムコ
ストで一層強力なシステムを得ることである。
EP1200の典型的な用途はデコーダ、比較器、
およびマルチプレクサのようなランダムな論理交
換のため、および状態マシンのためである。論理
交換の用途はEP1200の組合せ特徴を使用し、状
態マシンは登録された帰還特徴を使用する。
本発明のそれらの特徴およびその他の特徴は、
図面に示されている好適な実施例について下記の
説明を読むことにより、当業者には明らかとなる
であろう。
図面の説明 第１図（第１ａ図および第１ｂ図）は本発明に
よる改良したプログラマブル論理アレイ装置を概
略的に表す線図、 第２図は第１図に示す装置に組込まれる第１の
種類のマクロセルを概略的に示す線図、 第３図は第１図に示す装置に組込まれる第２の
種類のマクロセルを概略的に示す線図、 第４図は第１図に示す装置に組込まれる第３の
種類のマクロセルを概略的に示す線図、 第５図は第１図に示す部品のマクロセルおよび
バスの機能的な特徴および相互関係を示すブロツ
ク図、 第６図は第１図に示す実施例で利用される種類
の入口回路およびラツチを概略的に示す線図であ
る。
好適な実施例の説明 ここで図面を参照する。いくつかの図におい
て、同じ番号は同じ素子まは類似する素子を示す
ものである。第１図は本発明のモノリシツク集積
回路を示すブロツク図である。全体として５０で
示されている図示の装置は40ピン装置であつて、
それらのピンには１〜４０の番号がつけられてい
る。この装置はアルテラ（ALTERA）EP1200と
名づけられ、本願の譲受人により製造されてい
る。主な回路素子は、ピン３３〜３８と２〜７に
それぞれ接続される入力ラツチ５２，５４と、プ
ログラム可能なANDアレイ群Ａ，Ｂと、行ドラ
イバ５６，５８と、ORゲート６０〜７４と、Ｄ
フリツプフロツプ７６〜９０と、マルチプレクサ
（MUX）９２〜１０６と、まとめて群で示され
ている出力ドライバ１０８〜１１８と、Ｉ／Ｏピ
ン２１〜３２と８〜１９にそれぞれ接続される入
力ラツチ１２０，１２２とである。この最初の説
明自体は、ブロツクおよび素子についての詳しい
説明ではなくて、種々のブロツクの間の相互接続
に主として関するものである。種々の回路部品の
詳細が上記のわれわれの未決の出願に開示されて
いない範囲まで、第２図〜第６図には含まれてい
る。
図をみると気がつくように、この回路は破線１
２４に関して対称的である。ANDアレイの入力
は、入力ピン３３〜３８（Ｉ１〜Ｉ６）と２〜７
（Ｉ７〜Ｉ１２）を通じ、入力ラツチ５２，５４
と行ドライバ５６，５８をそれぞれ介して与えら
れ、そして、MUX回路９２〜１０６から全面的
な帰還および局部的な帰還としても与えられる。
ANDアレイは物理的に２つの群（Ａ，Ｂで示さ
れている）に分けられる。各群の全部で64個の入
力端子と118個の積項（１項）を有する。ANDア
レイは、Ａ側では４つの副群Ａ−１、Ａ−２、Ａ
−３、Ａ−４と、Ｂ側では４つの副群Ｂ−１、Ｂ
−２、Ｂ−３、Ｂ−４に更に分けられる。Ａ側と
Ｂ側は互いに鏡像関係にあるから、下記の説明の
ほとんどはＡ側だけについてのものであり、Ｂ側
についての説明はそれに含まれているものとす
る。また、副群Ａ−２、Ａ−３は同一であるから
Ａ−２について詳しく説明する。
各副群Ａ−１、Ａ−２、Ａ−３は、積項の数以
外は全ての面で同一である４個のマクロセルより
成る。群Ａ−４は４つの面で異なる。第１に、群
Ａ−４中のマクロセルに関連するＩ／Ｏセルがな
い。第２に、群Ａ−４は２個のマクロセルを含ん
でいるだけである。第３に、MUX９８は登録さ
れた帰還または組合せ帰還を与えるように構成で
きる。群Ａ−４のマクロセルのことを「埋込まれ
た」マクロセル（すなわち、Ｉ／Ｏピンへの直接
接続が行われない）と呼ぶ。
群Ａ−１とＡ−２は群Ａ−３と２つの面で異な
る。第１は、群Ａ−１とＡ−２が「局部的帰還」
のみを行う、すなわち、帰還がパス線１３０，１
３２を介してチツプのＡ半分のみをドライブする
ことである。これとは対照的に、群Ａ−３は「全
面的帰還」を与える、すなわち、帰還がバス線１
３４を介してチツプＡとＢの半分の両方へ与えら
れることである。群Ａ−４もバス線１３６を介し
て全面的帰還を与えることに注意されたい。第２
に、群Ａ−３は個々のマクロセルの間で積項を共
用させることである。これが第４図に概略的に示
されている。
埋込まれたレジスタ、全面的な帰還。
次に、Ａ−４（Ｂ−４）マクロセルの簡略化し
た回路図と論理図が示されている第２図を参照し
て、埋込まれたレジスタおよび全面的帰還につい
て説明する。この回路は、われわれの前記未決の
出願に記述されているように、EPROMトランジ
スタで作られたプログラム可能な「AND」アレ
イ１４０より成る。ANDアレイ１４０の単一の
積項の回路の詳細が参照のために６７で示されて
いる。好適な実施例においては、Ａ−４マクロセ
ルのためのANDアレイは８個の積項を有する。
各積項は64個の入力を有して、ORゲート及びセ
ンス増幅器６６へ信号を供給する。ANDアレイ
１４０へは入力ラツチ５２，５４（第１図）と、
帰還マルチプレクサ（MUX）９８（第２図）
と、他の帰還マルチプレクサ（MUX）９２，９
４，９６，１００および１０２（第１図）から入
力が与えられる。入力ラツチ５２，５４へは入力
ピンＩ１〜Ｉ１２からデータが与えられた、帰還
マルチプレクサ９８へＤフリツプフロツプ８２ま
たはORゲート６６の出力端子からデータが与え
られる。信号は真および相補信号対としてAND
アレイ１４０へ与えられる。これは第１図および
第２図に５６で示されている記号により示されて
いる。
図示のように、ORゲート６６の出力がＤフリ
ツプフロツプ８２のＤ入力端子と帰還マルチプレ
クサ（FMUX）９８の１つの入力端子へ与えら
れる。FMUX９８の出力は、９９で示されてい
るように、ANDアレイへ帰還される。FMUXは
フリツプフロツプ８２の出力端子からのデータま
たはORゲートからのデータ（帰還すべき）を選
択する。その選択は、われわれの前記未決の米国
特許出願に説明されているように、EPROMトラ
ンジスタの状態により制御される。消去された状
態においては、フリツプフロツプの出力がデータ
ソースとして選択される。プログラムされた状態
においては、ORゲートの出力が選択される。こ
れにより、状態マシンの用途において有用である
登録された帰還、または「組合せ」帰還を行うこ
とができる。その場合には複雑な論理が実現され
る。Ａ−４マクロセル（同様にＢ−４）からの帰
還は「全面的」である、すなわち、帰還がバス１
３６（第１図）を介してＡ，Ｂの全てのマクロセ
ルに対して行われる。
Ｄフリツプフロツプ８２の他の全てのＤフリツ
プフロツプに共通のクロツク信号FFCKを有す
る。リセツト信号は信号RESNで示され、他のマ
クロセルＡ−３とＡ−４にも共通である。
Ｉ／Ｏマクロセル、局部的帰還。
第３図には、Ａ−１またはＡ−２（Ｂ−１また
はＢ−２）マクロセルの簡略化した回路図と論理
図が示されている。そのような各マクロセルは、
ORゲート・センス増幅器５９へデータを与える
プログラム可能なANDアレイ１４２より成る。
（前記Ａ−４に類似する）。ORゲート５９は、反
転制御回路６１を通つた後で、Ｄフリツプフロツ
プ７６と、出力マルチプレクサ（OMUX）９１
と、FMUX９３とへ与えられる。反転制御回路
６１はEPROMビツト（図示せず）により制御さ
れる二位置スイツチ６３である。そのビツトは５
９からのOR出力をインバータ６５を通つて送ら
せたり、そのインバータを迂回させたりする。こ
のようにしてOR出力は選択的に反転できる。
OMUX９１はＤフリツプフロツプ７６からの
データまたは反転制御回路の出力を受け、そのデ
ータを出力ドライバ９５を通つてＩ／Ｏパツド９
７へ送る。出力ドライバ９５は出力イネイブルを
有する。この出力イネイブルはANDアレイ１４
２からのＰ項（OE）により制御される。このOE
出力は、ANDアレイ１４２に関連する４個の出
力ドライバ（他の３個は示されていない）を制御
する。Ａ−２マクロセル出力ドライバを制御する
別のOE信号もある。FMUX９２はＤフリツプフ
ロツプ７６の出力またはＩ／Ｏパツド９７の出力
端子からのデータを入力回路およびラツチ１２０
を介して受ける。FMUX９２の出力は行ドライ
バ５７を介してANDアレイへ帰還される。Ａ−
１とＡ−２（Ｂ−１とＢ−２）からの帰還はバス
１３０と１３２（第１図）を介する局部的帰還の
みである。このことは、Ａ−１とＡ−２（Ｂ−１
とＢ−２マクロセルからの帰還は、１つの側、す
なわち、Ａ(B)側におけるANDアレイのみに行わ
れることを意味する。この構成は部品の有用性を
多少損じるが、チツプの中央（第１図参照）の、
群ＡとＢの間のストツプからの（Ａ−１、Ａ−２
と、Ｂ−１、Ｂ−２の）行線により同じ水平バス
を使用できるから、シリコンチツプの面積が大幅
に節約される。正味の節約は16本の行線により占
められる面積である。そのために、アレイの面積
が20％節約されることによりアレイの行線が80本
から64本に減少する。
第３図において、ORゲートにデータを与える
積項の数を示すために変数「Ｎ」が用いられる。
群Ａ−１内の項の数は変化する。Ａ−１、Ａ−
２、Ｂ−１、Ｂ−２中の４個の各マクロセルはＰ
項を10個、４個、６個および８個有する。これが
第１図にOR当りの積項として示されている。可
変積項（Ｐ項）はチツプ面積を再び節約する。と
いうのは、いくつかの論理機能が少数の積項を必
要とするのに対して、他の論理機能が多くの積項
を必要とするからである。そうすると、論理機能
はほとんどの適切なマクロセルに「適合」でき
る。あるいは、全てのマクロセルに予測される最
も多くのＰ項を与えることができる。そうする
と、代表的な用途ではかなりのＰ項が無駄にな
る。たとえば、あらゆるマクロセルに最大で16個
のＰ項が用いられたとすると、合計のＰ項の数は
460個であるが、この実施例の構成においてはＰ
項の総数は236個である。アレイの面積はほとん
ど100％増す。
Ｉ／Ｏマクロセル、Ｐ項共用、全面的帰還。
第４図に示すように、Ａ−３マクロセルはほと
んどの面で、前記Ａ−１とＡ−２のマクロセルに
類似する。それらのマクロセルはプログラム可能
なANDアレイと、ORゲートおよびセンス増幅器
５９と、反転制御回路６１と、Ｄフリツプフロツ
プ７６と、OMUX９１と、出力ドライバ９５と、
Ｉ／Ｏパツド９７と、入力回路およびラツチ９
９，１０１と、FMUX９２とで構成される。反
転制御回路およびOMUXのためのデータソース
およびデータ宛先は、Ａ−１のそれに類似する。
共用されるＰ項。
Ａ−３マクロセルの１つの大きな特徴は共用さ
れるＰ項を使用することである。第４図に隣接す
る２個のＡ−３マクロセルが示されている。３個
のANDアレイ１４６，１４８，１５０が示され
ている。第１のアレイ１４６は、ORゲートOR
１にデータを与える「N1」個の積項を有するも
のとして示され、第２のアレイ１５０はORゲー
トOR２にデータを与える積項を「N2」個有する
もをとして示されている。第３のANDアレイ１
４８は、OR１とOR２の両方にデータを与える
「N3」個の積項を有するものとして示されてい
る。それらはOR１およびOR２により共用され
る。
項の数Ｎ−１、Ｎ−２、Ｎ−３はセルごとに変
えることができる。ORゲート当りの専用および
共用の積項の数が第１図に、OR当りの積項と共
用される項として示されている。EP1200の設計
においては、群Ａ−３の４個のマクロセルは、12
個と４個の専用積項を有する２個のマクロセルの
間に４個の共用積項を有し、かつ、８個と８個の
専用積項を有する２個のマクロセルの間に４個の
共用積項を有する。したがつて、４個より少く、
16個までの積項を必要とする論理機能は最少の無
駄で受け容れることができる。
全面帰還。
バス１３４を介してのＡ−３（Ｂ−３）のマク
ロセルからの帰還は全面的である。すなわち、Ａ
側とＢ側の両方において全てのANDアレイが帰
還信号を利用できる。
第５図は全体の回路を簡略化したブロツク図で
示すブロツク図である。装置５０の各側に現われ
る３つの種類のマクロセルが、それぞれの種々の
相互接続データ路とともに１５２，１５４，１５
６で示されている。４本の信号バス１６０〜１６
６が示されている。それらの信号バスは次の通り
である。
(a) 全面的入力信号バス１６０…このバスは入力
パツド１６１から信号をとり、それらの信号を
装置の両側の全てのアンドアレイへ与える。
(b) 全面的帰還バス１６２…このバスはマクロセ
ルＡ−３、Ａ−４、Ｂ−３、Ｂ−４の全てから
の帰還信号を含む。このバスはＡ側とＢ側の全
てのANDアレイへ信号を与える。
(c) Ａ側局部帰還バス１６４…このバスはマクロ
セルＡ−１、Ａ−２からの帰還信号を含む。そ
のバスはＡ側のANDアレイのみに信号を与え
る。
(d) Ｂ側職部帰還バス１６６…このバスはマクロ
セルＢ−１、Ｂ−２からの帰還信号を含む。こ
のバスはＢ側のアンドアレイのみに信号を与え
る。
この回路図の目的は、装置の各構成部品の機能
的な相互関係と、それらの部品が４本の主なバス
を介して互いに通信する方法を簡略化して示すも
のである。たとえば、ピン３３における信号Ｉ１
は入力回路およびラツチ５２と、行ドライバ５６
と、バス１６０を通つてANDアレイ１４２へ流
れ、そのANDアレイ１４２においては、それの
先に行われていたプログラミングのために、特定
の出力が発生される。その出力はセンス増幅器お
よびOR／NORゲート６０により検出される。ゲ
ート６０の出力はＤフリツプフロツプ７６と
OMUX９２へ送られる。そうすると、OMUX９
２は、センス増幅器６０の出力またはＤフリツプ
フロツプ７６とドライバ１０８とを交信させる。
ドライバ１０８は信号をＩ／Ｏピン３１へ与え
る。同様に、FMUX９３は、Ｄフリツプフロツ
プ７６の出力、またはＩ／Ｏの入力回路およびラ
ツチ１２０に格納されている信号を行ドライバ５
７に結合するように構成できる。そうすると、行
ドライバ５７はその信号をANDアレイ１４２、
またはＡ側の他の任意のアレイへバス１６４を介
して戻すことができる。その信号がANDアレイ
１６４に入つたとすると、その信号はＩ／Ｏ９９
へ送られ、または図示の代りの経路を経てバス１
６２に結合できる。
あるいは、信号がANDアレイ１４８へ入力さ
れたとすると、Ｉ／Ｏポート９９と１０１の一方
または両方を通り、または全面的帰還バス１６２
を通つて、装置のいずれかの側のANDアレイへ
入力される。また、その信号がANDアレイ１４
０へ入力されると、その信号は、センス増幅器お
よびORゲートから直接循環させる（組合せ帰
還）か、Ｄフリツプフロツプによりクロツクされ
た後でバス１６２へ送る（登録された帰還）こと
ができる。
したがつて、本発明では、ユーザーが選択でき
るプログラミングの選択範囲が大幅に広いことが
明らかであろう。
第６図は入力回路および入力ラツチ５２の回路
図および論理図である。入力回路はレベル変換器
でもある。チツプに来た信号は入力パツドを介し
て入力レベル変換インバータ１６３へ与えられ
る。このインバータはTTLレベルの入力信号を
CMOSレベルの信号に変える。レベル変換イン
バータ１６３からの信号は、Ｐチヤネルトランジ
スタおよびＮチヤネルトランジスタで構成された
伝送ゲート１６５を通じて送られる。それらのト
ランジスタは信号ILEとによりそれぞれ制御
される。ILEが論理０の時は、信号は、ラツチお
よびドライバをそれぞれ構成している３個のイン
バータ１６７，１６９，１７０を介して行ドライ
バへ与えられる。ILEが論理１になると、それら
のトランジスタはターンオフされて、入力レベル
変換器をラツチおよびドライバ１６７〜１７０か
ら分離する。ラツチおよびドライバは、ILEが０
から１に変つた時の入力の状態を「記憶」してお
り、したがつて入力データは保持されているとい
われる。
EP1200の全ての入力部はラツチを有する。こ
れにより、EP1200はILEを適切な時刻にスイツ
チングすることにより、それの入力端子における
信号を捕えることができる。このことは、それの
入力端子におけるデータを、ある期間中にのみ安
定であることを保証できる時に、とくに有用であ
る。この入力ラツチがないと、この目的のために
外部回路を設けねばならない。
以上、本発明を好適な実施例について説明した
が、当業者にとつては他の変更および修正は明ら
かであろう。したがつて、下記の請求の範囲は、
それら全ての変更および修正が本発明の要旨に含
まれるものと解すべきであることを意図するもの
である。
JP60502783A 1984-06-14 1985-06-12 プログラマブル集積回路論理アレイ装置 Granted JPS61502650A (ja)

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US620451 1996-03-22

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